KR102048437B1 - 박막 트랜지스터 기판 및 그를 이용한 디스플레이 장치 - Google Patents
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Abstract
본 발명은, 표시 영역 및 상기 표시 영역 외곽에 형성된 비표시 영역을 구비하는 기판; 상기 기판 상의 표시 영역 내에 형성된 복수 개의 배선; 상기 기판 상의 비표시 영역 내에서 상기 복수 개의 배선과 연결되도록 형성된 복수 개의 링크; 및 상기 기판 상의 비표시 영역 내에서 상기 복수 개의 링크와 연결되도록 형성된 복수 개의 패드를 포함하여 이루어지고, 상기 표시 영역 내에는 동일한 행 또는 동일한 열에 위치하는 제1 화소 및 제2 화소를 포함한 복수 개의 화소가 형성되어 있고, 상기 패드부터 시작하여 상기 링크를 거쳐 각각의 화소까지 이르는 기준 배선들의 저항값이 미리 설정된 범위 내로 설정되고, 이때, 상기 제1 화소의 기준 배선은 상기 제1 화소와 연결되는 패드 및 링크로 이루어지고, 상기 제2 화소의 기준 배선은 상기 제2 화소와 연결되는 패드, 링크, 및 상기 제2 화소 근방의 적어도 하나의 화소의 배선으로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판 및 그를 이용한 디스플레이 장치를 제공한다.
Description
본 발명은 디스플레이 장치에 이용되는 박막 트랜지스터 기판에 관한 것으로서, 보다 구체적으로는 비표시 영역에 형성되는 링크 구조에 관한 것이다.
액정표시장치(Liquid Crystal Display Device) 및 유기 발광장치(Organic Light Emitting Device) 등과 같은 디스플레이 장치는 박막 트랜지스터 기판을 필수구성요소로 포함하고 있다. 구체적으로, 상기 액정표시장치의 경우는 박막 트랜지스터 기판, 상기 박막 트랜지스터 기판과 대향하는 컬러 필터 기판 및 상기 양 기판 사이에 형성된 액정층을 포함하여 이루어지고, 상기 유기 발광장치는 박막 트랜지스터 기판 및 상기 박막 트랜지스터 기판 상에 형성된 발광층을 포함하여 이루어진다.
이와 같은 박막 트랜지스터 기판은 다수의 배선들 및 상기 다수의 배선들을 구동회로에 연결하기 위한 다수의 링크들을 포함하여 이루어지는데, 이하 도면을 참조로 종래의 박막 트랜지스터 기판에 대해서 설명하기로 한다.
도 1은 종래의 박막 트랜지스터 기판의 개략적인 평면도이다.
도 1에서 알 수 있듯이, 종래의 박막 트랜지스터 기판은 기판(10), 상기 기판(10) 상에 형성된 표시 영역(Display Area: DA), 및 상기 표시 영역(DA) 외곽에 형성된 비표시 영역(Non-Display Area: NDA)을 포함하여 이루어진다.
확대도에서 알 수 있듯이, 상기 표시 영역(DA)에는 복수 개의 게이트 배선(12)과 데이터 배선(14)이 서로 교차배열되어 복수 개의 화소를 정의한다. 도시하지는 않았지만, 상기 게이트 배선(12)과 데이터 배선(14)에 의해 정의된 화소 내에는 스위칭 소자로서 박막 트랜지스터가 형성되어 있고, 상기 박막 트랜지스터와 연결되는 화소 전극이 각각의 화소별로 형성되어 있다.
상기 비표시 영역(NDA)에는 상기 복수 개의 게이트 배선(12)과 각각 연결되는 복수 개의 게이트 링크(16) 및 상기 복수 개의 데이터 배선(14)과 각각 연결되는 복수 개의 데이터 링크(18)가 형성되어 있다. 또한, 상기 복수 개의 게이트 링크(16) 각각의 끝단에는 복수 개의 게이트 패드(17)가 형성되어 있고, 상기 복수 개의 데이터 링크(18) 각각의 끝단에는 복수 개의 데이터 패드(19)가 형성되어 있다.
상기 비표시 영역(NDA)에 형성된 게이트 링크(16) 및 데이터 링크(18)는 각각 게이트 구동부(20) 및 데이터 구동부(30)와 연결되어 있다. 구체적으로, 상기 게이트 링크(16)의 끝단에 형성된 게이트 패드(17)가 상기 게이트 구동부(20)에 구비된 패드와 전기적으로 연결되고, 상기 데이터 링크(18)의 끝단에 형성된 데이터 패드(19)가 상기 데이터 구동부(30)에 구비된 패드와 전기적으로 연결되어 있다.
따라서, 상기 게이트 구동부(20)에서의 게이트 구동신호는 상기 비표시 영역(NDA)에 형성된 게이트 패드(17)를 통해서 게이트 링크(16)를 경유한 후 상기 표시 영역(DA)에 형성된 게이트 배선(12)으로 공급된다. 또한, 상기 데이터 구동부(30)에서의 데이터 구동신호는 상기 비표시 영역(NDA)에 형성된 데이터 패드(19)를 통해서 데이터 링크(18)를 경유한 후 상기 표시 영역(DA)에 형성된 데이터 배선(14)으로 공급된다.
한편, 고해상도 및 고정밀화가 진행됨에 따라 구동회로의 집적도가 높아지게 되고 그에 따라 게이트 패드(17) 및 데이터 패드(19)의 간격이 현격하게 줄어들게 되었다. 따라서, 도시된 바와 같이, 상기 복수 개의 게이트 패드(17)는 상기 복수 개의 게이트 배선(12)에 비하여 훨씬 좁은 간격으로 배열되고, 상기 복수 개의 데이터 패드(19)도 상기 복수 개의 데이터 배선(14)에 비하여 훨씬 좁은 간격으로 배열된다.
이와 같이 서로 상이한 간격으로 게이트 배선(12)과 게이트 패드(17)가 배열됨에 따라 상기 복수 개의 게이트 배선(12)과 게이트 패드(17) 사이를 연결하는 복수 개의 게이트 링크(16)들 사이에 서로 길이 차가 발생하게 된다. 또한, 상기 복수 개의 데이터 배선(14)과 데이터 패드(19) 사이를 연결하는 복수 개의 데이터 링크(18)들 사이에도 서로 길이 차가 발생하게 된다.
복수 개의 게이트 링크(16)들 사이에 길이 차가 발생하게 되면, 길이가 긴 게이트 링크(16)와 길이가 짧은 게이트 링크(16) 사이에 저항값의 차가 생기고 그에 따라 길이가 긴 게이트 링크(16)에 연결되는 게이트 배선(12)과 길이가 짧은 게이트 링크(16)에 연결되는 게이트 배선(12) 사이에 게이트 신호 편차로 인해서 휘도 편차가 발생하는 등 화질이 저하되는 문제가 발생한다.
마찬가지로, 복수 개의 데이터 링크(18)들 사이에 길이 차가 발생하게 되면, 길이가 긴 데이터 링크(18)와 길이가 짧은 데이터 링크(18) 사이에 저항값의 차가 생기고 그에 따라 길이가 긴 데이터 링크(18)에 연결되는 데이터 배선(14)과 길이가 짧은 데이터 링크(18)에 연결되는 데이터 배선(14) 사이에 데이터 신호 편차로 인해서 휘도 편차가 발생하는 등 화질이 저하되는 문제가 발생한다.
이와 같은 복수 개의 게이트 링크(16) 및 복수 개의 데이터 링크(18) 사이의 길이 차로 인한 화질 저하 문제를 개선하기 위해서 복수 개의 게이트 링크(16) 사이의 폭을 변경하고 복수 개의 데이터 링크(18) 사이의 폭을 변경하여 저항값의 차이를 보상하는 방안 등에 대해서 제안된바 있다.
그러나, 최근에는 종래와 구별되는 형태, 구체적으로 모서리가 각진 4각형 형태가 아닌 곡선형의 박막 트랜지스터 기판에 대한 설계가 이루어지고 있고, 그와 같은 곡선형의 박막 트랜지스터 기판의 경우에 있어서 복수 개의 링크 사이의 저항값의 차이를 보상하는 방안에 대해서는 전혀 제안된바 없다.
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 곡선형의 박막 트랜지스터 기판에서 복수 개의 링크 사이의 저항값의 차이를 보상할 수 있는 박막 트랜지스터 기판 및 그를 이용한 디스플레이 장치를 제공하는 것을 목적으로 한다.
본 발명은 상기 목적을 달성하기 위해서, 표시 영역 및 상기 표시 영역 외곽에 형성된 비표시 영역을 구비하는 기판; 상기 기판 상의 표시 영역 내에 형성된 복수 개의 배선; 상기 기판 상의 비표시 영역 내에서 상기 복수 개의 배선과 연결되도록 형성된 복수 개의 링크; 및 상기 기판 상의 비표시 영역 내에서 상기 복수 개의 링크와 연결되도록 형성된 복수 개의 패드를 포함하여 이루어지고, 상기 표시 영역 내에는 동일한 행 또는 동일한 열에 위치하는 제1 화소 및 제2 화소를 포함한 복수 개의 화소가 형성되어 있고, 상기 패드부터 시작하여 상기 링크를 거쳐 각각의 화소까지 이르는 기준 배선들의 저항값이 미리 설정된 범위 내로 설정되고, 이때, 상기 제1 화소의 기준 배선은 상기 제1 화소와 연결되는 패드 및 링크로 이루어지고, 상기 제2 화소의 기준 배선은 상기 제2 화소와 연결되는 패드, 링크, 및 상기 제2 화소 근방의 적어도 하나의 화소의 배선으로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판을 제공한다.
본 발명은 또한, 상기 박막 트랜지스터 기판을 포함하여 이루어진 디스플레이 장치를 제공한다.
이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.
본 발명의 일 실시예에 따르면, 기판이 곡선형의 외곽을 포함하는 구조로 이루어지고 표시 영역은 상기 기판에 대응하는 구조로 이루어진 경우에 있어서, 단순히 각각의 화소마다 패드와 링크만을 대상으로 저항값을 설정하는 것이 아니라 패드부터 시작하여 동일한 행 또는 동일한 열에 배열되는 화소들까지 이르는 기준 배선들을 대상으로 저항값을 설정함으로써, 전체 화소에서 휘도 편차가 줄어들게 되어 화질 저하 문제가 발생하지 않는다.
도 1은 종래의 박막 트랜지스터 기판의 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 모서리 영역을 도시한 것으로서, 이는 복수 개의 데이터 링크의 구조를 도시한 것이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 모서리 영역을 도시한 것이다.
도 5a 및 도 5b는 본 발명의 다양한 실시예에 따른 박막 트랜지스터 기판의 모서리 영역을 도시한 것으로서, 이들은 동일한 행에 배열되는 복수의 화소들까지 이르는 기준 배선들 사이의 저항값 차이를 보상하는 방법을 보여주기 위한 것이다.
도 6a 내지 도 6c는 본 발명의 다양한 실시예에 따른 동일한 행의 화소들 사이에서 화소의 열 번호가 증가함에 따른 기준 배선들 사이의 저항값 변화를 보여주는 그래프이다.
도 7은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 모서리 영역을 도시한 것으로서, 이는 복수 개의 게이트 링크와 복수 개의 데이터 링크 모두의 구조를 도시한 것이다.
도 8은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 모서리 영역을 도시한 것으로서, 이는 복수 개의 게이트 링크와 복수 개의 데이터 링크 모두의 구조를 도시한 것이다.
도 9a 및 도 9b는 게이트 링크와 데이터 링크 사이의 교차 각도에 따라서 게이트 링크와 데이터 링크 사이의 교차 면적 변화를 보여주는 도면이다.
도 10은 본 발명의 일 실시예에 따른 게이트 링크와 데이터 링크를 보여주는 개략적인 평면도이다.
도 11은 본 발명에 따른 박막 트랜지스터 기판이 적용되는 액정표시장치의 개략도이다.
도 12는 본 발명에 따른 박막 트랜지스터 기판이 적용되는 유기발광표시장치의 개략도이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 모서리 영역을 도시한 것으로서, 이는 복수 개의 데이터 링크의 구조를 도시한 것이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 모서리 영역을 도시한 것이다.
도 5a 및 도 5b는 본 발명의 다양한 실시예에 따른 박막 트랜지스터 기판의 모서리 영역을 도시한 것으로서, 이들은 동일한 행에 배열되는 복수의 화소들까지 이르는 기준 배선들 사이의 저항값 차이를 보상하는 방법을 보여주기 위한 것이다.
도 6a 내지 도 6c는 본 발명의 다양한 실시예에 따른 동일한 행의 화소들 사이에서 화소의 열 번호가 증가함에 따른 기준 배선들 사이의 저항값 변화를 보여주는 그래프이다.
도 7은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 모서리 영역을 도시한 것으로서, 이는 복수 개의 게이트 링크와 복수 개의 데이터 링크 모두의 구조를 도시한 것이다.
도 8은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 모서리 영역을 도시한 것으로서, 이는 복수 개의 게이트 링크와 복수 개의 데이터 링크 모두의 구조를 도시한 것이다.
도 9a 및 도 9b는 게이트 링크와 데이터 링크 사이의 교차 각도에 따라서 게이트 링크와 데이터 링크 사이의 교차 면적 변화를 보여주는 도면이다.
도 10은 본 발명의 일 실시예에 따른 게이트 링크와 데이터 링크를 보여주는 개략적인 평면도이다.
도 11은 본 발명에 따른 박막 트랜지스터 기판이 적용되는 액정표시장치의 개략도이다.
도 12는 본 발명에 따른 박막 트랜지스터 기판이 적용되는 유기발광표시장치의 개략도이다.
본 명세서에서 기술되는 "상에"라는 용어는 어떤 구성이 다른 구성의 바로 상면에 형성되는 경우뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다.
본 명세서에서 기술되는 "연결된다"라는 용어는 어떤 구성이 다른 구성과 직접적으로 연결되는 경우뿐만 아니라 어떤 구성이 제3의 구성을 통해서 다른 구성과 간접적으로 연결되는 경우까지 포함하는 것을 의미한다.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다.
도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(1)은 표시 영역(Display Area: DA), 및 상기 표시 영역(DA) 외곽에 형성된 비표시 영역(Non-Display Area: NDA)을 구비하는 기판(100)을 포함한다.
상기 기판(100)은 모서리가 각진 일반적인 4각형 형태가 아니라 모서리가 곡선형으로 이루어진다. 도시된 바와 같이, 상기 기판(100)은 곡선형의 4개의 모서리를 가지고 상기 4개의 모서리 사이는 직선 형태의 4개의 변으로 연결된 구조로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다. 구체적으로, 상기 기판(100)은 곡선형의 외곽을 포함하는 구조, 즉, 외곽의 적어도 일부가 곡선형인 구조, 예로서 타원형 구조 또는 원형 구조로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 상기 기판(100)이 곡선형의 외곽을 포함하지 않을 수도 있다.
상기 표시 영역(DA)에는 도시하지는 않았지만, 복수 개의 화소를 정의하도록 복수 개의 게이트 배선과 데이터 배선이 서로 교차배열되어 있다. 전술한 기판(100)의 구조와 유사하게 상기 표시 영역(DA) 또한 4각형 형태로 이루어지지 않는다. 상기 표시 영역(DA)은 상기 기판(100)의 구조에 대응하는 구조로 이루어지지만, 상기 기판(100)과 동일하게 모서리가 곡선형으로 이루어지지는 않는다.
즉, 상기 표시 영역(DA)은 복수 개의 화소가 배열되어 이루어지고 각각의 화소는 4각형 구조로 이루어지기 때문에, 상기 표시 영역(DA)의 모서리는 곡선형이 아니라 계단 형태로 이루어진다. 다만, 모서리 영역의 화소를 곡선형으로 구성할 경우, 상기 표시 영역(DA) 또한 상기 기판(100)과 동일하게 모서리가 곡선형으로 이루어질 수도 있을 것이다.
본 명세서에서, 표시 영역(DA)이 기판(100)의 구조에 대응하는 구조로 이루어진다는 것은 표시 영역(DA)이 기판(100)의 구조와 동일한 구조로 이루어지는 것만을 의미하는 것은 아니다. 즉, 기판(100)이 곡선형 외곽을 구비한 경우 표시 영역(DA) 또한 상기 기판(100)의 곡선형 외곽의 구조에 대응하는 구조로 곡선형 외곽 또는 계단형 외곽을 구비하는 경우에 있어서도, 표시 영역(DA)이 기판(100)의 구조에 대응하는 구조로 이루어진 것으로 해석되어야 한다.
상기 비표시 영역(NDA)에는 상기 복수 개의 게이트 배선과 각각 연결되는 복수 개의 게이트 링크(160) 및 상기 복수 개의 데이터 배선과 각각 연결되는 복수 개의 데이터 링크(180)가 형성되어 있다. 또한, 상기 복수 개의 게이트 링크(160) 각각의 끝단에는 복수 개의 게이트 패드(미도시)가 형성되어 있고, 상기 복수 개의 데이터 링크 각각의 끝단에는 복수 개의 데이터 패드(미도시)가 형성되어 있다.
상기 비표시 영역(NDA)에 형성된 게이트 링크(160) 및 데이터 링크(180)는 각각 게이트 구동부(200) 및 데이터 구동부(300)와 연결되어 있다. 구체적으로, 상기 게이트 링크(160)의 끝단에 형성된 게이트 패드가 상기 게이트 구동부(200)에 구비된 패드와 전기적으로 연결되고, 상기 데이터 링크(180)의 끝단에 형성된 데이터 패드가 상기 데이터 구동부(300)에 구비된 패드와 전기적으로 연결되어 있다.
상기 게이트 구동부(200)는 게이트 연성 회로 필름(210) 및 게이트 구동 집적 회로(220)를 포함하여 이루어진다. 상기 게이트 연성 회로 필름(210)에는 상기 게이트 패드와 대응되는 패드가 형성되어 있으며, 이와 같은 게이트 연성 회로 필름(210)은 TCP(Tape Carrier Package) 또는 COF(Chip On Film)의 구조로 이루어져 TAB(Tape Automated Bonding) 공정에 의해 상기 게이트 패드에 부착될 수 있다. 상기 게이트 구동 집적 회로(220)는 상기 게이트 연성 회로 필름(210)에 실장되어 있으며, 이러한, 상기 게이트 구동 집적 회로(220)는 게이트 스타트 신호, 복수의 클럭 신호, 구동 전원, 게이트 출력 신호 등의 게이트 제어 신호를 생성한다.
상기 데이터 구동부(300)는 데이터 연성 회로 필름(310) 및 데이터 구동 집적 회로(320)를 포함하여 이루어진다. 상기 데이터 연성 회로 필름(310)에는 상기 데이터 패드와 대응되는 패드가 형성되어 있으며, 이와 같은 데이터 연성 회로 필름(310)은 TCP(Tape Carrier Package) 또는 COF(Chip On Film)의 구조로 이루어져 TAB(Tape Automated Bonding) 공정에 의해 상기 데이터 패드에 부착될 수 있다. 상기 데이터 구동 집적 회로(320)는 상기 데이터 연성 회로 필름(310)에 실장되어 있으며, 이러한, 상기 데이터 구동 집적 회로(320)는 외부의 인쇄 회로 기판(미도시)으로부터 입력되는 화소 데이터와 데이터 제어 신호 및 복수의 기준 감마 전압을 이용하여 데이터 신호를 생성한다.
본 발명의 일 실시예에 따르면, 기판(100)이 곡선형의 모서리를 가지고 있고 그에 따라 비표시 영역(NDA)이 상기 곡선형의 모서리에 대응하는 부분에서 계단 형태로 이루어지게 되는데, 이와 같은 비표시 영역(NDA)의 구조로 인해서 상기 복수 개의 게이트 링크(160) 및 복수 개의 데이터 링크(180) 등을 후술하는 바와 같이 설계한다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 모서리 영역을 도시한 것으로서, 이는 복수 개의 데이터 링크(180)의 구조를 보여주기 위한 것이다.
도 3에서 알 수 있듯이, 표시 영역(DA)에는 복수 개의 게이트 배선(120)과 데이터 배선(140)이 서로 교차배열되어 복수 개의 화소를 정의한다. 도시하지는 않았지만, 상기 게이트 배선(120)과 데이터 배선(140)에 의해 정의된 화소 내에는 스위칭 소자로서 박막 트랜지스터가 형성되고, 상기 박막 트랜지스터와 연결되는 화소 전극이 각각의 화소별로 형성된다.
전술한 바와 같이, 복수 개의 화소는 4각형 구조로 이루어져 있고, 상기 표시 영역(DA)의 모서리는 계단 형태로 이루어진다. 상기 계단 형태도 반드시 도 3의 구조로 한정되는 것은 아니고, 모서리 영역의 화소의 배열을 다양하게 변경함에 따라 상기 계단 형태도 다양하게 변경될 수 있다.
설명의 편의를 위해서 복수 개의 화소에 번호를 부여하였다. 상기 화소 번호의 앞자리 수는 화소의 행수를 의미하고 뒷자리 수는 화소의 열수를 의미한다. 예로서, 제16번 화소는 제1행 및 제6열의 화소이고, 제24번 화소는 제2행 및 제4열의 화소이고, 제61번 화소는 제6행 및 제1열의 화소이다.
비표시 영역(NDA)에는 상기 복수 개의 데이터 배선(140)과 각각 연결되는 복수 개의 데이터 링크(180)가 형성되어 있고, 상기 복수 개의 데이터 링크(180) 각각의 끝단에는 복수 개의 데이터 패드(190)가 형성되어 있다.
상기 데이터 링크(180)는 상기 데이터 배선(140)과 동일한 층에서 동일한 데이터 금속으로 이루어질 수 있다. 즉, 상기 데이터 링크(180)는 상기 데이터 배선(140)과 일체(one body)로 형성될 수 있다. 상기 데이터 패드(190)는 상기 데이터 링크(180)와 동일한 층에 형성된 데이터 금속 및 상기 데이터 금속과 전기적으로 연결되는 데이터 패드 전극의 조합으로 이루어질 수 있다. 즉, 상기 데이터 패드(190)는 전술한 바와 같이 데이터 구동부(300)와 연결하기 위해서 외부로 노출되는 데이터 패드 전극이 필요하게 되며, 따라서, 상기 데이터 금속 위의 절연층에 콘택홀을 형성한 후 상기 콘택홀을 통해서 상기 데이터 금속과 연결되는 데이터 패드 전극이 추가로 형성된다.
상기 표시 영역(DA)의 모서리가 계단 형태로 이루어짐에 따라서, 상기 모서리 영역에서 상기 데이터 패드(190)와 상기 데이터 배선(140) 사이를 연결하는 데이터 링크(180)는 직선 형태가 아닌 곡선 형태로 형성되는 것이 바람직하다. 또한, 상기 곡선 형태의 복수 개의 데이터 링크(180)들 사이에 간섭을 줄이기 위해서 상기 복수 개의 데이터 패드(190)는 서로 길이가 상이한 것이 바람직하다. 즉, 도시된 바와 같이, 최외곽의 데이터 패드(190)의 길이를 상대적으로 짧게 형성하고 안쪽으로 갈수록 데이터 패드(190)의 길이를 증가시키는 것이, 상기 곡선 형태의 복수 개의 데이터 링크(180)들 사이에 간섭을 줄이기 위해서 바람직하다.
상기 복수 개의 데이터 패드(190)는 상기 복수 개의 데이터 배선(140)에 비하여 훨씬 좁은 간격으로 배열되고, 따라서, 상대적으로 좁은 간격으로 배열되는 복수 개의 데이터 패드(190)와 상대적으로 넓은 간격으로 배열되는 복수 개의 데이터 배선(140) 사이를 연결하는 복수 개의 데이터 링크(180)들 사이에 서로 길이 차가 발생하게 된다. 또한, 전술한 바와 같이, 복수 개의 데이터 패드(190)들 사이에도 서로 길이 차가 발생하게 된다. 따라서, 상기 길이 차로 인해서 발생하는 저항값의 차이를 보상할 필요가 있다.
이때, 상기 저항값의 차이를 보상함에 있어서, 본 발명의 일 실시예에 따르면, 동일한 행에 배열되는 화소들을 기준으로 하여, 상기 화소들 각각의 기준 배선들 사이의 저항값의 차이를 보상하게 된다. 이와 같은 기준 배선들 사이의 저항값의 차이에 대한 보상은 도 4a 및 도 4b를 참조하여 설명하기로 한다.
본 명세서에서 기준 배선이라 함은 저항값을 계산하기 위한 기준이 되는 배선으로서, 패드(데이터 패드 또는 게이트 패드)부터 시작하여 링크(데이터 링크 또는 게이트 링크)를 거쳐 각각의 화소까지 이르는 총 배선을 의미한다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 모서리 영역을 도시한 것으로서, 이들은 각각 제2행 및 제6행에 배열되는 화소들 사이에서 발생하는 기준 배선들 사이의 저항값의 차이를 보상하는 방법을 보여주기 위한 것이다.
도 4a에서 알 수 있듯이, 제2행에는 제24번 화소부터 제29번 화소까지가 배열되어 있다. 편의상 도 4a에서 제24번 화소부터 제29번 화소까지의 기준 배선을 볼드체로 표기하였다.
상기 제24번 및 제25번 화소의 경우는 기준 배선의 길이가 각각의 화소에 연결된 데이터 패드(190) 및 데이터 링크(180)의 길이의 합이 되지만, 상기 제26번 화소 내지 제29번 화소의 경우는 기준 배선의 길이가 각각의 화소에 연결된 데이터 패드(190)와 데이터 링크(180), 및 각각의 화소 위쪽 화소의 데이터 배선(140)의 길이의 합이 된다.
따라서, 상기 제24번 및 제25번 화소의 경우는 각각의 화소와 연결되는 데이터 패드(190) 및 데이터 링크(180)의 총 길이의 합이 저항값의 기준이 되고, 상기 제26번 내지 제29번 화소의 경우는 각각의 화소와 연결되는 데이터 패드(190), 데이터 링크(180), 및 각각의 화소 위쪽 화소(즉, 제16번 내지 제19번 화소)의 데이터 배선(140)의 총 길이의 합이 저항값의 기준이 된다.
도 4b에서 알 수 있듯이, 제6행에는 제61번 화소부터 제69번 화소까지가 배열되어 있다. 편의상 도 4b에서 제61번 화소부터 제69번 화소까지의 기준 배선을 볼드체로 표기하였다.
상기 제61번 화소의 경우는 기준 배선의 길이가 상기 제61번 화소에 연결된 데이터 패드(190) 및 데이터 링크(180)의 길이의 합이 되고, 상기 제62번 화소의 경우는 기준 배선의 길이가 상기 제62번 화소에 연결된 데이터 패드(190)와 데이터 링크(180), 및 상기 제62번 화소 위쪽의 제42번 및 제52번 화소의 데이터 배선(140)의 길이의 합이 되고, 상기 제63번 화소의 경우는 기준 배선의 길이가 상기 제63번 화소에 연결된 데이터 패드(190)와 데이터 링크(180), 및 상기 제63번 화소 위쪽의 제33번, 제43번 및 제53번 화소의 데이터 배선(140)의 길이의 합이 되고, 상기 제64번 화소의 경우는 기준 배선의 길이가 상기 제64번 화소에 연결된 데이터 패드(190)와 데이터 링크(180), 및 상기 제64번 화소 위쪽의 제24번, 제34번, 제44번 및 제54번 화소의 데이터 배선(140)의 길이의 합이 되고, 상기 제66번 화소의 경우는 기준 배선의 길이가 상기 제66번 화소에 연결된 데이터 패드(190)와 데이터 링크(180), 및 상기 제66번 화소 위쪽의 제16번, 제26번, 제36번, 제46번 및 제56번 화소의 데이터 배선(140)의 길이의 합이 된다.
따라서, 상기 제61번 화소의 경우는 상기 제61번 화소와 연결되는 데이터 패드(190) 및 데이터 링크(180)의 총 길이의 합이 저항값의 기준이 되고, 상기 제62번 내지 제69번 화소의 경우는, 각각의 화소와 연결되는 데이터 패드(190), 데이터 링크(180), 및 각각의 화소 위쪽 화소의 데이터 배선(140)의 총 길이의 합이 저항값의 기준이 된다.
결과적으로, 본 발명의 일 실시예에 따르면 단순히 데이터 패드(190) 및 데이터 링크(180)의 총 길이의 합을 저항값 기준으로 설정하는 것이 아니라, 데이터 패드(190)부터 시작하여 동일한 행에 배열되는 화소들까지 이르는 기준 배선들 사이의 총 길이의 합을 저항값 기준으로 설정하게 된다.
이와 같이, 상기 기준 배선들 사이의 총 길이의 합을 통해서 저항값이 계산되면, 계산된 저항값의 차이를 보상해야 하며, 상기 저항값의 차이에 대한 보상은 데이터 패드(190)와 데이터 링크(180) 중 적어도 하나의 폭을 변경하는 방법을 통해 수행할 수도 있고, 데이터 패드(190)와 데이터 링크(180) 중 적어도 하나에 꺽임 구조를 삽입하는 방법을 통해 수행할 수도 있으며, 이에 대해서는 도 5a 내지 도 5b를 참조하여 설명하기로 한다.
도 5a 및 도 5b는 본 발명의 다양한 실시예에 따른 박막 트랜지스터 기판의 모서리 영역을 도시한 것으로서, 이들은 동일한 행에 배열되는 복수의 화소들까지 이르는 기준 배선들 사이의 저항값 차이를 보상하는 방법을 보여주기 위한 것이다.
도 5a에서 알 수 있듯이, 복수 개의 데이터 링크(180) 사이의 폭을 서로 상이하게 함으로써, 동일한 행에 배열되는 복수의 화소들까지 이르는 기준 배선들 사이의 저항값 차이를 보상할 수 있다.
구체적으로, 데이터 패드(190)부터 시작하여 데이터 링크(180)를 거쳐 동일한 행의 화소까지 이르는 기준 배선들 사이의 총 길이의 합이 상대적으로 큰 경우는 저항이 크기 때문에 그에 해당하는 데이터 링크(180)의 폭을 상대적으로 크게 형성하고, 데이터 패드(190)부터 시작하여 데이터 링크(180)를 거쳐 동일한 행의 화소까지 이르는 기준 배선들 사이의 총 길이의 합이 상대적으로 작은 경우는 저항이 작기 때문에 그에 해당하는 데이터 링크(180)의 폭을 상대적으로 작게 형성한다.
일반적으로 최외곽의 열에 위치하는 화소의 기준 배선의 길이가 가장 크기 때문에, 최외곽의 열에 위치하는 화소, 예로서, 제61번 화소에 연결된 데이터 링크(180)의 폭을 가장 크게 형성한다.
한편, 전술한 바와 같이 복수 개의 데이터 링크(180) 사이의 폭을 서로 상이하게 하는 대신에, 복수 개의 데이터 패드(190) 사이의 폭을 서로 상이하게 할 수도 있다. 예로서, 상기 제61번 화소에 연결된 데이터 링크(180)의 폭을 가장 크게 형성하는 대신에 상기 제61번 화소에 연결된 데이터 패드(190)의 폭을 가장 크게 형성할 수도 있다. 다만, 데이터 패드(190)의 길이는 상대적으로 짧기 때문에 상기 데이터 패드(190)의 폭만을 크게 형성하여 저항값 차이를 보상하는데 한계가 발생할 수 있으며, 그 경우에는 데이터 링크(180)의 폭을 상대적으로 크게 형성하거나 또는 데이터 링크(180)와 데이터 패드(190)의 폭 모두를 상대적으로 크게 형성할 수도 있다.
도 5b에서 알 수 있듯이, 데이터 링크(180)에 지그재그 구조 또는 'ㄹ'자 구조 등과 같은 꺽임 구조를 삽입함으로써, 동일한 행에 배열되는 복수의 화소들까지 이르는 기준 배선들 사이의 저항값 차이를 보상할 수 있다.
구체적으로, 데이터 패드(190)부터 시작하여 데이터 링크(180)를 거쳐 동일한 행의 화소까지 이르는 기준 배선들 사이의 총 길이의 합이 상대적으로 큰 경우는 저항이 크기 때문에 그에 해당하는 데이터 링크(180)에는 꺽임 구조를 삽입하지 않거나 또는 상대적으로 작은 길이의 꺽임 구조를 삽입하고, 데이터 패드(190)부터 시작하여 데이터 링크(180)를 거쳐 동일한 행의 화소까지 이르는 기준 배선들 사이의 총 길이의 합이 상대적으로 작은 경우는 저항이 작기 때문에 그에 해당하는 데이터 링크(180)에는 상대적으로 긴 길이의 꺽임 구조를 삽입한다.
일반적으로 최외곽의 열에 위치하는 화소의 기준 배선의 길이가 가장 크기 때문에, 최외곽의 열에 위치하는 화소, 예로서, 제61번 화소에 연결된 데이터 링크(180)에는 꺽임 구조를 삽입하지 않고, 안쪽으로 갈수록, 예로서, 제62번 화소 및 제63번 화소 방향으로 갈수록 보다 긴 길이의 꺽임 구조를 삽입할 수 있다.
한편, 데이터 링크(180)에 꺽임 구조를 삽입하는 대신에, 데이터 패드(190)에 꺽임 구조를 삽입할 수도 있다. 또한, 데이터 링크(180)와 데이터 패드(190) 모두에 꺽임 구조를 삽입하는 것도 가능하다.
이상과 같이, 데이터 패드(190)와 데이터 링크(180) 중 적어도 하나의 폭을 변경하거나 또는 데이터 패드(190)와 데이터 링크(180) 중 적어도 하나에 꺽임 구조를 삽입함으로써 동일한 행에 배열되는 복수의 화소들까지 이르는 기준 배선들 사이의 저항값 차이를 보상할 수 있지만, 본 발명이 반드시 그에 한정되는 것은 아니고, 당업계에 공지된 다양한 저항값 차이의 보상 방법이 적용될 수 있다.
한편, 상기 저항값 차이를 보상함에 있어서 모든 기준 배선들 사이의 저항값을 동일하게 설정할 수도 있지만, 모든 기준 배선들 사이의 저항값을 동일하지는 않지만 미리 설정된 편차 범위 내로 설정할 수도 있다.
특히, 상기와 같이 기준 배선들 사이의 저항값 차이를 미리 설정된 편차 범위 내로 설정할 경우에 있어서, 화소의 열 번호가 증가함에 따라서 상기 저항값이 점차로 증가하거나 또는 점차로 감소하게 설정하는 것이 바람직하다. 예를 들어, 제1열의 화소에서 제2열의 화소, 및 제3 열의 화소 등으로 열 번호가 증가함에 따라 상기 저항값이 점차로 증가하거나 또는 점차로 감소하는 것이 바람직하며, 이와 같은 상기 저항값이 점차로 증가하거나 감소하게 되면 사용자가 휘도 편차를 인식하지 못하게 된다.
도 6a 내지 도 6c는 본 발명의 다양한 실시예에 따른 동일한 행의 화소들 사이에서 화소의 열 번호가 증가함에 따른 기준 배선들 사이의 저항값 변화를 보여주는 그래프이다.
도 6a에서 알 수 있듯이, 모든 화소들에서 기준 배선들 사이의 저항값이 동일하게 설정될 수 있다. 그러나, 현실적으로 기준 배선들 사이의 길이 차가 심하여 모든 기준 배선들 사이의 저항값을 동일하게 설정하지 못하는 경우가 발생하며, 그 경우에는 도 6b 및 도 6c와 같이 미리 설정된 편차범위 내에서 저항값이 점차로 증가하거나 또는 점차로 감소하도록 설정할 수 있다.
도 6b는 화소의 열 번호가 증가함에 따라 기준 배선들 사이의 저항값이 일정한 기울기를 가지면서 점차로 감소하다가 최저점에 이르면 다시 일정한 기울기를 가지면서 점차로 증가하도록 설정한 것이다. 일반적으로 중앙측의 화소에서 기준 배선이 길이가 가장 짧기 때문에 중앙측의 화소에서 기준 배선의 저항값을 가장 작게 설정한다.
도 6c는 기준 배선들 사이의 저항값이 싸인 곡선(sine curve)을 이루도록 설정한 것이다. 도 6b의 경우 중앙측의 화소에서 저항값의 급격한 변화가 발생하여 사용자가 휘도 편차를 인식할 가능성이 있지만, 도 6c의 경우는 모든 열의 화소에서 저항값이 부드럽게 변화하기 때문에 사용자가 휘도 편차를 인식할 가능성이 없다.
도 7은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 모서리 영역을 도시한 것으로서, 이는 복수 개의 게이트 링크(160)와 복수 개의 데이터 링크(180) 모두의 구조를 보여주기 위한 것이다.
도 7에서 알 수 있듯이, 표시 영역(DA)에는 복수 개의 게이트 배선(120)과 데이터 배선(140)이 서로 교차배열되어 복수 개의 화소를 정의한다. 상기 표시 영역(DA)의 구체적인 구성은 전술한 바와 동일하므로, 그에 대한 반복 설명은 생략하기로 한다.
비표시 영역(NDA)에는 상기 복수 개의 데이터 배선(140)과 각각 연결되는 복수 개의 데이터 링크(180)가 형성되어 있고, 상기 복수 개의 데이터 링크(180) 각각의 끝단에는 복수 개의 데이터 패드(190)가 형성되어 있다. 상기 데이터 링크(180) 및 데이터 패드(190)의 구체적인 구성은 전술한 바와 동일하므로, 그에 대한 반복 설명은 생략하기로 한다.
또한, 비표시 영역(NDA)에는 상기 복수 개의 게이트 배선(120)과 각각 연결되는 복수 개의 게이트 링크(160)가 형성되어 있고, 상기 복수 개의 게이트 링크(160) 각각의 끝단에는 복수 개의 게이트 패드(170)가 형성되어 있다.
상기 게이트 링크(160)는 상기 게이트 배선(120)과 동일한 층에서 동일한 게이트 금속으로 이루어질 수 있다. 즉, 상기 게이트 링크(160)는 상기 게이트 배선(120)과 일체(one body)로 형성될 수 있다. 상기 게이트 패드(170)는 상기 게이트 링크(160)와 동일한 층에 형성된 게이트 금속 및 상기 게이트 금속과 전기적으로 연결되는 게이트 패드 전극의 조합으로 이루어질 수 있다. 즉, 상기 게이트 패드(170)는 전술한 바와 같이 게이트 구동부(200)와 연결하기 위해서 외부로 노출되는 게이트 패드 전극이 필요하게 되며, 따라서, 상기 게이트 금속 위의 절연층에 콘택홀을 형성한 후 상기 콘택홀을 통해서 상기 게이트 금속과 연결되는 게이트 패드 전극이 추가로 형성된다.
상기 표시 영역(DA)의 모서리가 계단 형태로 이루어짐에 따라서, 상기 모서리 영역에서 상기 게이트 패드(170)와 상기 게이트 배선(120) 사이를 연결하는 게이트 링크(160)는 직선 형태가 아닌 곡선 형태로 형성되는 것이 바람직하다. 또한, 상기 곡선 형태의 복수 개의 게이트 링크(160)들 사이에 간섭을 줄이기 위해서 상기 복수 개의 게이트 패드(170)는 서로 길이가 상이한 것이 바람직하다. 즉, 도시된 바와 같이, 최외곽의 게이트 패드(170)의 길이를 상대적으로 짧게 형성하고 안쪽으로 갈수록 게이트 패드(170)의 길이를 증가시키는 것이, 상기 곡선 형태의 복수 개의 게이트 링크(160)들 사이에 간섭을 줄이기 위해서 바람직하다.
상기 복수 개의 게이트 패드(170)는 상기 복수 개의 게이트 배선(120)에 비하여 훨씬 좁은 간격으로 배열되고, 따라서, 상대적으로 좁은 간격으로 배열되는 복수 개의 게이트 패드(170)와 상대적으로 넓은 간격으로 배열되는 복수 개의 게이트 배선(120) 사이를 연결하는 복수 개의 게이트 링크(160)들 사이에 서로 길이 차가 발생하게 된다. 또한, 전술한 바와 같이, 복수 개의 게이트 패드(170)들 사이에도 서로 길이 차가 발생하게 된다. 따라서, 상기 길이 차로 인해서 발생하는 저항값의 차이를 보상할 필요가 있다.
이때, 상기 저항값의 차이를 보상함에 있어서, 본 발명의 일 실시예에 따르면, 동일한 열에 배열되는 화소들을 기준으로 하여, 상기 화소들 각각의 기준 배선들 사이의 저항값의 차이를 보상하게 된다.
이와 같은 기준 배선들 사이의 저항값의 차이에 대한 보상은 전술한 도 4a 및 도 4b에 따른 방법과 동일한 방법을 사용한다. 즉, 게이트 패드(170)부터 시작하여 동일한 열에 배열되는 화소들까지 이르는 기준 배선들 사이의 총 길이의 합을 저항값 기준으로 설정한 후, 상기 기준 배선들 사이의 총 길이의 합을 통해서 저항값을 계산하고, 계산한 저항값의 차이를 보상한다.
상기 저항값의 차이를 보상하는 방법은 전술한 도 5a 및 도 5b에 따른 방법과 동일한 방법을 사용한다. 즉, 상기 게이트 패드(170)와 게이트 링크(160) 중 적어도 하나의 폭을 변경하거나 또는 상기 게이트 패드(170)와 게이트 링크(160) 중 적어도 하나에 꺽임 구조를 삽입하는 등의 방법을 통해서 상기 저항값의 차이를 보상한다. 보다 구체적으로는, 게이트 패드(170)부터 시작하여 게이트 링크(160)를 거쳐 동일한 열의 화소까지 이르는 기준 배선들 사이의 총 길이의 합이 상대적으로 큰 경우는 저항이 크기 때문에, 그에 해당하는 게이트 링크(160) 또는 게이트 패드(170)의 폭을 상대적으로 크게 형성한다. 또한, 게이트 패드(170)부터 시작하여 게이트 링크(160)를 거쳐 동일한 열의 화소까지 이르는 기준 배선들 사이의 총 길이의 합이 상대적으로 큰 경우는 저항이 크기 때문에, 그에 해당하는 게이트 링크(160) 또는 게이트 패드(170)에는 꺽임 구조를 삽입하지 않거나 또는 상대적으로 작은 길이의 꺽임 구조를 삽입한다.
또한, 상기 저항값 차이를 보상함에 있어서는 전술한 도 6a 내지 도 6c에 따른 방법과 동일한 방법을 사용한다. 즉, 모든 기준 배선들 사이의 저항값을 동일하게 설정할 수도 있고, 화소의 행 번호가 증가함에 따라 기준 배선들 사이의 저항값이 일정한 기울기를 가지면서 점차로 감소하다가 최저점에 이르면 다시 일정한 기울기를 가지면서 점차로 증가하도록 설정할 수도 있고, 기준 배선들 사이의 저항값이 싸인 곡선(sine curve)을 이루도록 설정할 수도 있다.
도 8은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 모서리 영역을 도시한 것으로서, 이는 복수 개의 게이트 링크(160)와 복수 개의 데이터 링크(180) 모두의 구조를 보여주기 위한 것이다.
도 8에 따른 실시예는 복수 개의 게이트 링크(160)와 복수 개의 데이터 링크(180) 사이의 교차 각도가 변경된 것을 제외하고 전술한 도 7에 따른 실시예와 동일하며, 따라서, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
본 발명의 또 다른 실시예에 따르면, 표시 영역(DA)이 4각형 구조로 이루어지지 않고, 표시 영역(DA)의 모서리가 계단 형태로 이루어지기 때문에, 표시 영역(DA)의 모서리에서 게이트 링크(160)와 데이터 링크(180)가 교차하게 된다.
상기 게이트 링크(160)와 데이터 링크(180)는 절연층을 사이에 두고 서로 위아래로 이격되도록 위치한다. 예로서, 도 8에서 화살표로 인출된 도면에서 알 수 있듯이, 상기 게이트 링크(160)는 상기 기판(100) 상에 형성되고, 상기 게이트 링크(160) 상에 게이트 절연막(165)이 형성되고, 상기 게이트 절연막(165) 상에 상기 데이터 링크(180)가 형성될 수 있다. 즉, 상기 게이트 링크(160)는 상기 게이트 절연막(165)의 아래에 위치하고, 상기 데이터 링크(180)는 상기 게이트 절연막(165)의 위에 위치한다.
이와 같이, 게이트 링크(160)와 데이터 링크(180)가 절연층을 사이에 두고 서로 위아래로 이격된 경우, 상기 게이트 링크(160)와 데이터 링크(180) 사이에 위치하는 절연층이 정전기 등에 의해서 파괴되어 상기 게이트 링크(160)와 데이터 링크(180) 사이에 쇼트(short)가 발생할 수 있고, 또한, 상기 게이트 링크(160)와 데이터 링크(180) 사이의 커패시터에 의한 악영향이 발생할 수 있다. 따라서, 도 8에 따른 실시예에서는, 서로 교차하는 게이트 링크(160)와 데이터 링크(180) 사이에 쇼트 발생 및 커패시터에 의한 악영향을 최소화하기 위해서, 상기 게이트 링크(160)와 데이터 링크(180)의 교차 각도를 90도로 설정한 것이다. 즉, 상기 게이트 링크(160)와 데이터 링크(180)의 교차 각도를 90도로 설정하게 되면, 상기 게이트 링크(160)와 데이터 링크(180) 사이의 교차 면적이 최소화되어 상기 쇼트 발생을 줄일 수 있고 커패시터에 의한 악영향을 최소화할 수 있다.
도 9a 및 도 9b는 게이트 링크(160)와 데이터 링크(180) 사이의 교차 각도에 따라서 게이트 링크(160)와 데이터 링크(180) 사이의 교차 면적 변화를 보여주는 도면이다.
게이트 링크(160)와 데이터 링크(180) 사이의 교차 각도가 90도로 설정된 도 9b의 경우가 게이트 링크(160)와 데이터 링크(180) 사이의 교차 각도가 90도를 벗어나도록 설정된 도 9a의 경우보다 게이트 링크(160)와 데이터 링크(180) 사이의 교차 면적(빗금으로 표기된 부분의 면적)이 더 작음을 알 수 있다.
따라서, 게이트 링크(160)와 데이터 링크(180) 사이의 교차 각도를 90도로 설정한 도 9b의 경우 게이트 링크(160)와 데이터 링크(180) 사이의 교차 면적을 최소화할 수 있어 게이트 링크(160)와 데이터 링크(180) 사이의 쇼트(short) 발생 및 커패시터에 의한 악영향을 최소화할 수 있다.
한편, 게이트 링크(160)와 데이터 링크(180) 사이의 교차 면적을 최소화하기 위해서 상기 교차하는 영역에서 게이트 링크(160)와 데이터 링크(180)의 폭을 줄이는 것도 가능하다.
도 10은 본 발명의 일 실시예에 따른 게이트 링크와 데이터 링크를 보여주는 개략적인 평면도이다.
도 10에서 알 수 있듯이, 게이트 링크(160)와 데이터 링크(180)가 교차하는 영역에서, 상기 게이트 링크(160) 및 데이터 링크(180) 각각의 폭을 줄일 수 있다.
즉, 게이트 링크(160)와 데이터 링크(180)가 교차하는 영역의 게이트 링크(160)의 폭을 게이트 링크(160)와 데이터 링크(180)가 교차하지 않는 영역의 게이트 링크(160)의 폭보다 작게 형성할 수 있고, 또한, 게이트 링크(160)와 데이터 링크(180)가 교차하는 영역의 데이터 링크(180)의 폭을 게이트 링크(160)와 데이터 링크(180)가 교차하지 않는 영역의 데이터 링크(180)의 폭보다 작게 형성할 수 있다.
이상은 본 발명의 다양한 실시예에 따른 박막 트랜지스터 기판에 대해서 설명하였는데, 특히, 게이트 구동 집적 회로(220) 및 데이터 구동 집적 회로(320)가 각각 별도의 게이트 연성 회로 필름(210) 및 데이터 연성 회로 필름(310)에 실장되는 TCP(Tape Carrier Package) 또는 COF(Chip On Film)의 구조에 대한 것이다. 다만, 본 발명이 반드시 그에 한정되는 것은 아니고, 본 발명은 게이트 구동 집적 회로(220) 및 데이터 구동 집적 회로(320)가 기판(100) 상에 직접 실장되는 COG(Chip On Glass)에도 적용될 수 있으며, 나아가 게이트 구동부(200)가 기판(100) 상에 직접 형성되는 GIP(Gate In Panel) 구조에도 적용될 수 있다.
도 11 및 도 12는 본 발명에 따른 박막 트랜지스터 기판이 적용되는 다양한 디스플레이 장치에 관한 것으로서, 도 11은 액정표시장치의 개략도이고, 도 12는 유기발광표시장치의 개략도이다.
도 11에서 알 수 있듯이, 본 발명의 일 실시예에 따른 액정표시장치는, 전술한 다양한 형태의 박막 트랜지스터 기판(1), 상기 박막 트랜지스터 기판(1)과 마주하는 대향 기판(400), 및 상기 양 기판(1, 400) 사이에 형성된 액정층(500)을 포함하여 이루어질 수 있다. 상기 대향 기판(400) 등의 구성은 당업계에 공지된 다양한 형태로 변경될 수 있다.
도 12에서 알 수 있듯이, 본 발명의 일 실시예에 따른 유기발광표시장치는, 전술한 다양한 형태의 박막 트랜지스터 기판(1), 상기 박막 트랜지스터 기판(1) 상에 형성되어 발광 영역을 정의하는 뱅크층(600), 상기 뱅크층에 의해 정의된 발광 영역 내에 차례로 형성된 제1 전극(700), 유기발광층(800), 및 제2 전극(900)을 포함하여 이루어진다. 상기 뱅크층(600), 제1 전극(700), 유기발광층(800), 및 제2 전극(900) 등의 구성은 당업계에 공지된 다양한 형태로 변경될 수 있다.
100: 기판 120: 게이트 배선
140: 데이터 배선 160: 게이트 링크
170: 게이트 패드 180: 데이터 링크
190: 데이터 패드 200: 게이트 구동부
300: 데이터 구동부
140: 데이터 배선 160: 게이트 링크
170: 게이트 패드 180: 데이터 링크
190: 데이터 패드 200: 게이트 구동부
300: 데이터 구동부
Claims (11)
- 표시 영역 및 상기 표시 영역 외곽에 형성된 비표시 영역을 구비하는 기판;
상기 기판 상의 표시 영역 내에 형성된 복수 개의 배선;
상기 기판 상의 비표시 영역 내에서 상기 복수 개의 배선과 연결되도록 형성된 복수 개의 링크; 및
상기 기판 상의 비표시 영역 내에서 상기 복수 개의 링크와 연결되도록 형성된 복수 개의 패드를 포함하여 이루어지고,
상기 표시 영역 내에는 동일한 행에 위치하는 제1 화소 및 제2 화소를 포함한 복수 개의 화소가 형성되어 있고,
상기 제1 화소는 최외곽의 열에 위치하고,
상기 패드부터 시작하여 상기 링크를 거쳐 각각의 화소까지 이르는 기준 배선들의 저항값이 미리 설정된 범위 내로 설정되고, 이때, 상기 제1 화소의 기준 배선은 상기 제1 화소와 연결되는 패드 및 링크로 이루어지고, 상기 제2 화소의 기준 배선은 상기 제2 화소와 연결되는 패드, 링크, 및 상기 링크에 연결되어 상기 제2 화소까지 이르는 배선으로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판. - 제1항에 있어서,
상기 기판은 곡선형의 외곽을 포함하는 구조로 이루어지고, 상기 표시 영역은 상기 기판에 대응하는 구조로 이루어지며, 상기 복수 개의 화소는 상기 곡선형의 외곽에 대응하는 위치에 형성된 것을 특징으로 하는 박막 트랜지스터 기판. - 제2항에 있어서,
상기 곡선형의 외곽에 대응하는 상기 표시 영역은 계단 형태로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판. - 제1항에 있어서,
상기 제1 화소와 연결되는 링크 및 상기 제2 화소와 연결되는 링크는 곡선 형태로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판. - 제1항에 있어서,
상기 제1 화소와 연결되는 패드 및 상기 제2 화소와 연결되는 패드는 서로 길이가 상이한 것을 특징으로 하는 박막 트랜지스터 기판. - 제1항에 있어서,
상기 복수 개의 화소의 기준 배선들 사이의 저항값이 점차로 증가하거나 또는 점차로 감소하는 것을 특징으로 하는 박막 트랜지스터 기판. - 제1항에 있어서,
상기 복수 개의 화소의 기준 배선들 사이의 저항값이 싸인 곡선을 이루는 것을 특징으로 하는 박막 트랜지스터 기판. - 제1항에 있어서,
상기 복수 개의 배선은 서로 교차 배열되는 복수 개의 게이트 배선 및 복수 개의 데이터 배선을 포함하여 이루어지고,
상기 복수 개의 링크는 상기 복수 개의 게이트 배선과 연결되는 복수 개의 게이트 링크 및 상기 복수 개의 데이터 배선과 연결되는 복수 개의 데이터 링크를 포함하여 이루어지고,
상기 복수 개의 패드는 상기 복수 개의 게이트 링크와 연결되는 복수 개의 게이트 패드 및 상기 복수 개의 데이터 링크와 연결되는 복수 개의 데이터 패드를 포함하여 이루어지고,
상기 복수 개의 게이트 링크 중 적어도 하나의 게이트 링크와 상기 복수 개의 데이터 링크 중 적어도 하나의 데이터 링크는 서로 교차하는 것을 특징으로 하는 박막 트랜지스터 기판. - 제8항에 있어서,
상기 서로 교차하는 게이트 링크와 데이터 링크는 90도로 교차하는 것을 특징으로 하는 박막 트랜지스터 기판. - 제8항에 있어서,
상기 게이트 링크와 데이터 링크가 교차하는 영역의 상기 게이트 링크의 폭이 상기 게이트 링크와 데이터 링크가 교차하지 않는 영역의 상기 게이트 링크의 폭보다 작거나 또는 상기 게이트 링크와 데이터 링크가 교차하는 영역의 상기 데이터 링크의 폭이 상기 게이트 링크와 데이터 링크가 교차하지 않는 영역의 상기 데이터 링크의 폭보다 작은 것을 특징으로 하는 박막 트랜지스터 기판. - 박막 트랜지스터 기판을 포함하여 이루어진 디스플레이 장치에 있어서,
상기 박막 트랜지스터 기판은 전술한 제1항 내지 제10항 중 어느 한 항에 따른 박막 트랜지스터 기판으로 이루어진 것을 특징으로 하는 디스플레이 장치.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020130103787A KR102048437B1 (ko) | 2013-08-30 | 2013-08-30 | 박막 트랜지스터 기판 및 그를 이용한 디스플레이 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020130103787A KR102048437B1 (ko) | 2013-08-30 | 2013-08-30 | 박막 트랜지스터 기판 및 그를 이용한 디스플레이 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20150025774A KR20150025774A (ko) | 2015-03-11 |
KR102048437B1 true KR102048437B1 (ko) | 2019-11-25 |
Family
ID=53021929
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020130103787A KR102048437B1 (ko) | 2013-08-30 | 2013-08-30 | 박막 트랜지스터 기판 및 그를 이용한 디스플레이 장치 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR102048437B1 (ko) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102426742B1 (ko) * | 2015-12-31 | 2022-07-27 | 엘지디스플레이 주식회사 | 어레이 기판 및 이를 포함하는 표시 장치 |
EP4386734A1 (en) | 2016-01-21 | 2024-06-19 | Apple Inc. | Power and data routing structures for organic light-emitting diode displays |
KR20170092726A (ko) | 2016-02-03 | 2017-08-14 | 삼성디스플레이 주식회사 | 표시장치 |
KR102582642B1 (ko) * | 2016-05-19 | 2023-09-26 | 삼성디스플레이 주식회사 | 표시 장치 |
KR102581759B1 (ko) | 2016-05-23 | 2023-09-25 | 삼성디스플레이 주식회사 | 표시 장치 |
KR102530765B1 (ko) | 2016-09-09 | 2023-05-11 | 삼성디스플레이주식회사 | 표시장치, 구동장치, 및 표시장치의 구동방법 |
KR102582660B1 (ko) | 2016-11-10 | 2023-09-25 | 삼성디스플레이 주식회사 | 표시 장치 및 그 구동 방법 |
KR102567958B1 (ko) | 2016-11-10 | 2023-08-17 | 삼성디스플레이 주식회사 | 표시 장치, 표시 장치의 제어 방법, 및 단말 |
KR102637181B1 (ko) | 2016-11-18 | 2024-02-15 | 삼성디스플레이 주식회사 | 표시 장치 및 그 구동 방법 |
KR102420079B1 (ko) | 2017-06-16 | 2022-07-13 | 삼성디스플레이 주식회사 | 디스플레이 장치 |
CN107203080B (zh) * | 2017-07-27 | 2020-05-29 | 厦门天马微电子有限公司 | 一种阵列基板及显示面板 |
KR102445772B1 (ko) * | 2017-08-02 | 2022-09-21 | 엘지디스플레이 주식회사 | 표시 패널 |
KR102550732B1 (ko) | 2017-12-13 | 2023-07-03 | 삼성디스플레이 주식회사 | 표시장치 |
CN108445686B (zh) * | 2018-03-28 | 2021-03-12 | 上海中航光电子有限公司 | 阵列基板、显示面板与显示装置 |
CN110896089A (zh) | 2018-09-12 | 2020-03-20 | 三星显示有限公司 | 显示装置 |
US11763714B2 (en) * | 2021-08-19 | 2023-09-19 | Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Display device having driving chip |
CN116009312A (zh) * | 2022-12-08 | 2023-04-25 | 合肥京东方显示技术有限公司 | 显示面板和显示装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100444794B1 (ko) * | 1996-10-25 | 2004-10-14 | 삼성전자주식회사 | 액정 표시 장치 |
KR100840330B1 (ko) * | 2002-08-07 | 2008-06-20 | 삼성전자주식회사 | 액정 표시 장치 및 이에 사용하는 구동 집적 회로 |
KR101376654B1 (ko) * | 2007-07-09 | 2014-03-21 | 엘지디스플레이 주식회사 | 액정표시장치 |
KR100906103B1 (ko) * | 2007-12-31 | 2009-07-07 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판 |
KR20100007227A (ko) * | 2008-07-11 | 2010-01-22 | 엘지디스플레이 주식회사 | 액정표시장치 |
-
2013
- 2013-08-30 KR KR1020130103787A patent/KR102048437B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
KR20150025774A (ko) | 2015-03-11 |
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Legal Events
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A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
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