KR20080001197A - 반도체 소자 및 그의 형성 방법 - Google Patents

반도체 소자 및 그의 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 리세스 영역 형성 시 게이트와 중첩되는 부분의 활성영역과 소자분리막 사이의 계면 특성이 취약해지는 문제를 보완하기 위하여 리세스 영역, 소자분리막 및 게이트가 모두 중첩되는 부분의 활성영역에 소정의 돌출부를 형성함으로써, 후속의 게이트 및 랜딩 플러그 형성을 위한 식각 공정에서 랜딩 플러그와 리세스 영역이 서로 단락되는 문제를 해결할 수 있도록 하는 발명에 관한 것이다.

Description

반도체 소자 및 그의 형성 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
도 1은 본 발명의 제 1 실시예에 따른 반도체 소자를 도시한 단면도.
도 2는 본 발명의 제 2 실시예에 따른 반도체 소자를 도시한 단면도.
도 3a 내지 도 3c는 본 발명의 제 1 실시예에 따른 반도체 소자의 형성 방법을 도시한 평면도.
도 4a 및 도 4b는 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법을 도시한 평면도.
도 5는 도 4b의 XX' 방향에 따른 단면을 도시한 단면도.
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 리세스 영역 형성 시 게이트와 중첩되는 부분의 활성영역과 소자분리막 사이의 계면 특성이 취약해지는 문제를 보완하기 위하여 리세스 영역, 소자분리막 및 게이트가 모두 중첩되는 부분의 활성영역에 소정의 돌출부를 형성함으로써, 후속의 게이트 및 랜딩 플러그 형성을 위한 식각 공정에서 랜딩 플러그와 리세스 영역이 서로 단락되는 문제를 해 결할 수 있도록 하는 발명에 관한 것이다.
반도체 소자가 고집적화됨에 따라 게이트의 선폭이 좁아지면서 채널 길이의 감소로 반도체 소자의 전기적 특성이 저하되는 문제가 있다. 이를 극복하기 위하여 리세스 게이트를 사용하게 되었다. 리세스 게이트는 게이트 예정 영역의 반도체 기판을 소정 깊이 식각하여 활성영역과 게이트 사이의 접촉면적을 증가시킴으로써 게이트 채널 길이를 증가시킬 수 있는 기술이다.
그러나 반도체 소자의 크기가 점점 작아지면서 게이트의 선폭은 좁아지는데 반하여 리세스 영역의 선폭은 그대로이거나 소폭 감소하여 리세스 영역과 중첩되는 게이트 사이에 불량이 발생할 위험이 높아졌다.
리세스 영역 형성 시 리세스 영역이 형성되는 활성영역과 소자분리막 사이의 계면 특성이 다른 부분에 비하여 상대적으로 취약해지는 문제가 있다. 따라서, 후속의 게이트 형성 공정 시 상기 취약해진 계면이 유실되어 누설 전류 발생의 원인이 되고, 후속 공정에서 랜딩 플러그 형성시 플러그 물질이 매립되어 리세스 영역과 랜딩 플러그가 서로 단락되는 문제가 발생한다.
이상에서 설명한 바와 같이, 리세스 영역에서의 불량 발생은 문턱전압의 변화 및 누설전류를 발생시키는 것과 같이 반도체 소자의 전기적 특성을 열화시키는 원인이 되고, 반도체 소자의 형성 공정 마진을 감소시키고 소자의 신뢰성을 저하시키는 문제는 문제를 유발한다.
상기 문제점을 해결하기 위하여, 본원 발명은 리세스 영역, 소자분리막 및 게이트가 모두 중첩되는 부분의 활성영역에 돌출부를 형성함으로써, 리세스 영역 형성 시 게이트와 중첩되는 부분의 활성영역과 소자분리막 사이의 계면 특성이 취해져서 문제가 되는 것을 보완하고, 후속의 게이트 및 랜딩 플러그 형성을 위한 식각 공정에서 랜딩 플러그와 리세스 영역이 서로 단락되는 문제를 해결 할 수 있도록 하는 반도체 소자 및 그의 형성 방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 것으로, 본 발명의 제 1 실시예에 따른 반도체 소자는
반도체 기판 상에 바(bar) 형태로 정의되되, 상기 바 형태의 길이 방향에 대하여 수직한 방향으로 형성될 게이트와 중첩되는 영역의 네 꼭짓점 부분이 게이트의 길이 방향으로 돌출된 돌출부를 포함하는 활성영역과,
상기 활성영역 사이의 영역을 매립하는 소자분리막과,
게이트 예정 영역에 형성되며 상기 돌출부 포함하는 영역에 형성된 리세스 영역 및
상기 리세스 영역을 매립하는 게이트를 포함하는 것을 특징으로 한다.
아울러, 본 발명의 제 2 실시예에 따른 반도체 소자는
반도체 기판 상에 바(bar) 형태로 정의 되는 활성영역과,
상기 활성영역 사이의 영역을 매립하는 소자분리막과,
상기 활성영역의 길이 방향에 대하여 수직한 방향으로 형성될 게이트와 중첩되는 영역의 네 꼭짓점 부분에 게이트의 길이 방향으로 돌출된 형태로 형성된 에피 택셜 돌출부와,
게이트 예정 영역에 형성되며 상기 돌출부를 포함하는 영역에 형성된 리세스 영역 및
상기 리세스 영역을 매립하는 게이트를 포함하는 것을 특징으로 한다.
이상의 반도체 소자를 제조하기 위한 것으로, 본 발명의 제 1 실시예에 따른 반도체 소자의 형성 방법은
반도체 기판에 바(bar) 형태의 활성영역을 정의하되, 상기 바 형태의 길이 방향에 대하여 수직한 방향으로 형성될 게이트와 중첩되는 영역의 네 꼭짓점 부분이 게이트의 길이 방향으로 돌출된 돌출부를 포함하는 활성영역을 정의하는 소자분리용 트렌치를 형성하는 단계와,
상기 활성영역 사이의 트렌치를 매립하는 소자분리막을 형성하는 단계와,
상기 게이트 예정 영역의 반도체 기판을 소정 영역 식각하되, 상기 돌출된 영역을 포함하는 영역을 식각하여 리세스 영역을 형성하는 단계 및
상기 리세스 영역을 매립하는 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
아울러, 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법은
반도체 기판 상에 바(bar) 형태의 활성영역을 정의하는 트렌치를 형성하는 단계와,
상기 트랜치를 매립하는 소자분리막을 형성하는 단계와,
상기 활성영역의 길이 방향에 대하여 수직한 방향으로 형성될 게이트와 중첩 되는 영역의 네 꼭짓점 부분을 소정 영역 식각하는 단계와,
상기 식각 영역에 에피택셜 성장 공정을 수행하여 게이트의 길이 방향으로 돌출된 형태로 형성된 에피택셜 돌출부를 형성하는 단계와,
상기 게이트 예정 영역의 반도체 기판을 소정 영역 식각하되, 상기 돌출된 영역을 포함하는 영역을 식각하여 리세스 영역을 형성하는 단계 및
상기 리세스 영역을 매립하는 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 본 발명에 따른 반도체 소자 및 그의 형성 방법에 관하여 상세히 설명하기로 한다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 1을 참조하면, 하기 도 3a의 XX' 방향에 따른 단면을 도시한 것으로 반도체 기판에 활성영역(120)을 정의하는 소자분리막(130)을 구비한다. 여기서, 활성영역(120)과 게이트(150)가 중첩되는 영역의 활성영역(120) 에지부분에 게이트의 길이 방향으로 돌출된 돌출부(125)를 갖도록 한다. 이때, 돌출부(125)는 활성영역(120) 형성 시 정의하는 것이 바람직하며, XX' 단면에서 직접적으로 보이지 않으므로 점선으로 표시된다. 다음에는, 활성영역(120) 내에 리세스 영역(140)이 구비되고, 그 상부에 리세스 영역(140)을 매립하는 게이트(150)가 구비된다.
도 2는 본 발명의 제 2 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 2를 참조하면, 하기 도 4b의 YY' 단면을 따른 단면을 도시한 것으로 반도체 기판(100)에 활성영역(120)을 정의하는 소자분리막(130)이 구비된다. 다음에는, 활성영역(120)과 게이트(150)가 중첩되는 영역의 에지부에 소정의 에피택셜 돌출부(170)가 구비된다. 그 다음에는, 게이트 예정 영역을 따라 리세스 영역(140)이 구비되고, 그 상부에 리세스 영역(140)을 매립하는 게이트(150)가 구비된다.
도 3a 내지 도 3c는 본 발명의 제 1 실시예에 따른 반도체 소자의 형성 방법을 도시한 평면도이다.
도 3a를 참조하면, 반도체 기판(100) 상부에 바(bar) 형태의 활성영역(120)을 정의하는 패드 산화막(미도시) 및 패드 질화막 패턴(미도시)을 순차적으로 형성한다. 여기서, 후속 공정에서 형성되는 게이트는 활성영역(120)의 길이 방향에 대하여 수직한 방향으로 형성되는데, 게이트와 활성영역(120)이 중첩되는 영역이 사각형 형태로 나타나게 된다. 이때, 중첩 영역의 네 꼭짓점 부분이 게이트의 길이 방향으로 활성영역의 경계부로부터 소자분리막 쪽으로 소정 부분 돌출된 형태가 되도록 패드 산화막 및 패드 질화막 패턴을 형성하는 것이 바람직하다. 따라서, 활성영역(120)의 평면 모양은 지네발 모양으로 소정의 돌출부(125)를 구비하게 된다.
다음에는, 지네 형태의 활성영역(120)을 정의하는 패드 산화막 및 패드 질화막 패턴을 식각 장벽으로 반도체 기판(100)을 소정 영역 식각하여 소자분리용 트렌치를 형성한다. 그 다음에는, 트렌치를 매립하는 소자분리용 산화막을 형성한 후 기판 표면을 평탄화하여 소자분리막(130)을 형성한다. 이때, 패드 산화막 및 패드 질화막 패턴을 제거하는 것이 바람직하다. 아울러, 상기와 같은 소자분리막 형성 공정을 STI(Shallow Trench Isolation) 공정이라 하며, 소자분리막(130)은 HDP(Hight Density Plasma) 산화막을 사용하여 형성하는 것이 바람직하다. 그 다음 에는, 정의된 활성영역(120)에 웰 채널 이온 주입 및 소스/드레이인 접합영역 형성 공정을 수행한다. 이때, 소스/드레인 접합 영역은 게이트 형성 후 형성할 수도 있다.
도 3b를 참조하면, 게이트 예정 영역의 반도체 기판(100)을 소정 영역 식각하되, 돌출부(125)를 포함하도록 식각하여 리세스 영역(140)을 형성한다. 이때, 돌출부(125)는 리세스 영역(140) 형성 시 게이트와 중첩되는 부분의 활성영역(120)과 소자분리막(130) 사이의 계면 특성이 취약해져서 후속의 게이트 및 랜딩 플러그 형성을 위한 식각 공정에서 랜딩 플러그와 리세스 영역이 서로 단락되는 문제를 해결 할 수 있다.
도 3c를 참조하면, 리세스 영역(140) 및 반도체 기판(100)의 표면에 게이트 산화막(미도시)을 형성한 후 반도체 기판(100) 전면에 리세스 영역(140)을 매립하는 게이트 폴리실리콘층(미도시)을 형성한다. 다음에는, 게이트 폴리실리콘층 표면을 평탄화하고, 그 상부에 게이트 금속층 및 하드마스크층을 형성한 후 게이트 마스크를 이용한 식각 공정으로 게이트 하드마스크층, 게이트 금속층, 게이트 폴리실리콘층 및 게이트 산화막을 순차적으로 식각하여 게이트(150)를 형성한다. 이때, 게이트(150)는 리세스 영역(140)을 포함하고 있으므로 리세스 게이트(150)가 된다.
도 4a 및 도 4b는 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법을 도시한 평면도이다.
도 4a를 참조하면, 반도체 기판(100) 상부에 바(bar) 형태의 활성영역(120)을 정의하는 패드 산화막(미도시) 및 패드 질화막 패턴(미도시)을 순차적으로 형성 한다. 이때, 도 3a에서와 같이 돌출부를 미리 정의하지 않는 것이 바람직하다.
다음에는, 패드 산화막 및 패드 질화막 패턴을 식각 장벽으로 반도체 기판(100)을 소정 영역 식각하여 소자분리용 트렌치를 형성하고, STI 공정을 이용한 HDP(Hight Density Plasma) 산화막으로 소자분리막(130)을 형성한다.
그 다음에는, 게이트와 활성영역(120)이 중첩되는 영역의 네 꼭짓점 부분을 소정 영역 식각하여 활성영역(120)의 실리콘 결정이 노출되도록 한다. 이때, 부분적으로 충격을 주어 실리콘 노출 영역(160)을 형성하는 것이 바람직하다.
도 4b를 참조하면, 실리콘 노출 영역(160)에 에피택셜 성장 공정을 수행하여 게이트의 길이 방향으로 활성영역의 경계부로부터 소자분리막 쪽으로 소정 부분 돌출된 형태가 되도록 에피택셜 돌출부(170)을 형성한다.
다음에는, 게이트 예정 영역의 반도체 기판(100)을 소정 영역 식각하되, 돌출부(170)를 포함하도록 식각하여 리세스 영역(140)을 형성한다. 그 다음에는, 리세스 영역(140) 및 반도체 기판(100)의 표면에 게이트 산화막(미도시)을 형성한 후 반도체 기판(100) 전면에 리세스 영역(140)을 매립하는 게이트 폴리실리콘층(미도시)을 형성한다. 다음에는, 게이트 폴리실리콘층 표면을 평탄화하고, 그 상부에 게이트 금속층 및 하드마스크층을 형성한 후 게이트 마스크를 이용한 식각 공정으로 게이트 하드마스크층, 게이트 금속층, 게이트 폴리실리콘층 및 게이트 산화막을 순차적으로 식각하여 게이트(150)를 형성한다. 이때, 게이트(150)는 리세스 영역(140)을 포함하고 있으므로 리세스 게이트(150)가 된다.
도 5는 도 4b의 YY' 방향에 따른 단면을 도시한 단면도이다.
도 5를 참조하면, 반도체 기판(100)에 활성영역(120)을 정의하는 소자분리막(130)을 형성하고, 활성영역(120)과 게이트가 중첩되는 영역의 에지부에 에피택셜 돌출부(170)를 형성한다.
상술한 바와 같이, 본원 발명은 리세스 영역 형성 시 게이트와 중첩되는 부분의 활성영역과 소자분리막 사이의 계면 특성이 취약해지는 문제를 보완하기 위하여 리세스 영역, 소자분리막 및 게이트가 모두 중첩되는 부분의 활성영역에 돌출부를 형성한다. 돌출부는 활성영역을 형성하는 최초 공정에서부터 정의하는 방법 및 바 형태의 활성영역을 형성한 후 에피택셜 성장 방법을 이용하여 돌출부를 형성할 수 있으며 후속의 게이트 및 랜딩 플러그 형성을 위한 식각 공정에서 랜딩 플러그와 리세스 영역이 서로 단락되는 문제를 해결 할 수 있다.
이상에서 설명한 바와 같이, 본원 발명은 리세스 영역, 소자분리막 및 게이트가 모두 중첩되는 부분의 활성영역에 돌출부를 형성함으로써, 리세스 영역 형성 시 게이트와 중첩되는 부분의 활성영역과 소자분리막 사이의 계면 특성이 취해져서 문제가 되는 것을 보완하고, 후속의 게이트 및 랜딩 플러그 형성을 위한 식각 공정에서 랜딩 플러그와 리세스 영역이 서로 단락되는 문제를 해결 할 수 있으므로 반도체 소자의 전기적 특성을 향상시키고 소자의 신뢰성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 반도체 기판 상에 바(bar) 형태로 정의되되, 상기 바 형태의 길이 방향에 대하여 수직한 방향으로 형성될 게이트와 중첩되는 영역의 네 꼭짓점 부분이 게이트의 길이 방향으로 돌출된 돌출부를 포함하는 활성영역;
    상기 활성영역 사이의 영역을 매립하는 소자분리막;
    게이트 예정 영역에 형성되며 상기 돌출부 포함하는 영역에 형성된 리세스 영역; 및
    상기 리세스 영역을 매립하는 게이트를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 반도체 기판 상에 바(bar) 형태로 정의 되는 활성영역;
    상기 활성영역 사이의 영역을 매립하는 소자분리막;
    상기 활성영역의 길이 방향에 대하여 수직한 방향으로 형성될 게이트와 중첩되는 영역의 네 꼭짓점 부분에 게이트의 길이 방향으로 돌출된 형태로 형성된 에피택셜 돌출부;
    게이트 예정 영역에 형성되며 상기 돌출부를 포함하는 영역에 형성된 리세스 영역; 및
    상기 리세스 영역을 매립하는 게이트를 포함하는 것을 특징으로 하는 반도체 소자.
  3. 반도체 기판에 바(bar) 형태의 활성영역을 정의하되, 상기 바 형태의 길이 방향에 대하여 수직한 방향으로 형성될 게이트와 중첩되는 영역의 네 꼭짓점 부분이 게이트의 길이 방향으로 돌출된 돌출부를 포함하는 활성영역을 정의하는 소자분리용 트렌치를 형성하는 단계;
    상기 활성영역 사이의 트렌치를 매립하는 소자분리막을 형성하는 단계;
    상기 게이트 예정 영역의 반도체 기판을 소정 영역 식각하되, 상기 돌출된 영역을 포함하는 영역을 식각하여 리세스 영역을 형성하는 단계; 및
    상기 리세스 영역을 매립하는 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 반도체 기판 상에 바(bar) 형태의 활성영역을 정의하는 트렌치를 형성하는 단계;
    상기 트랜치를 매립하는 소자분리막을 형성하는 단계;
    상기 활성영역의 길이 방향에 대하여 수직한 방향으로 형성될 게이트와 중첩되는 영역의 네 꼭짓점 부분을 소정 영역 식각하는 단계;
    상기 식각 영역에 에피택셜 성장 공정을 수행하여 게이트의 길이 방향으로 돌출된 형태로 형성된 에피택셜 돌출부를 형성하는 단계;
    상기 게이트 예정 영역의 반도체 기판을 소정 영역 식각하되, 상기 돌출된 영역을 포함하는 영역을 식각하여 리세스 영역을 형성하는 단계; 및
    상기 리세스 영역을 매립하는 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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Publication number Priority date Publication date Assignee Title
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