KR20070002590A - 반도체 소자의 리세스 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 리세스 게이트 형성 방법에 관한 것으로, 리세스 게이트 마스크를 저장 전극 영역 방향으로 오정렬시켜 비대칭 구조를 형성함으로써 저장 전극 영역의 게이트 측벽 산화막을 증가시켜 전기장의 감소에 의한 누설전류를 방지하여 리프레쉬 특성을 향상시키며, 비트 라인 영역의 게이트 측벽 산화막을 감소시켜 오정렬에 따른 Vt 및 Rc의 변화를 최소화하여 전기적 특성을 향상시키는 기술을 나타낸다.
Description
도 1 및 도 2는 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 평면도 및 단면도.
도 3은 본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 평면도.
도 4a 내지 도 4e는 본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자의 리세스 게이트 형성 방법에 관한 것으로, 리세스 게이트 마스크를 저장 전극 영역 방향으로 오정렬시켜 비대칭 구조를 형성함으로써 저장 전극 영역의 게이트 측벽 산화막을 증가시켜 전기장의 감소에 의한 누설전류를 방지하여 리프레쉬 특성을 향상시키며, 비트 라인 영역의 게이트 측벽 산화막을 감소시켜 오정렬에 따른 Vt 및 Rc의 변화를 최소화하여 전기적 특성을 향상시키는 기술을 나타낸다.
도 1 및 도 2는 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 평면도 및 단면도이다.
도 1을 참조하면, 활성 영역(1)이 구비된 반도체 기판 상부에 게이트 라인(3)이 형성되고, 게이트 라인(3) 상에 리세스 게이트 마스크(5)가 형성된 모습을 도시한 평면도이다.
도 2를 참조하면, 상기 도 1의 ⓐ-ⓐ' 절단면을 도시한 것으로, 소자 분리막(15)이 구비된 반도체 기판(10) 상에 비트 라인 영역 방향으로 오정렬된 리세스 게이트 영역을 형성한다. 다음에, 상기 리세스 게이트 영역을 매립하는 폴리실리콘층(25), 텅스텐 실리사이드층(30) 및 하드 마스층(35)의 적층 구조를 형성하고 상기 적층 구조를 식각하여 리세스 게이트 전극을 형성한다.
상기 리세스 게이트 전극 측벽에 산화막 스페이서(40)를 형성하되, 상기 비트 라인 영역 방향의 오정렬된 부분에 산화막이 증가되도록 형성하는 것이 바람직하다.
다음에 상기 리세스 게이트 전극 및 하드 마스크층(35) 측벽에 질화막 스페이서(45)를 형성하고 질화막 스페이서(45)에 의해 노출된 영역을 절연막으로 매립하여 콘택 플러그(50)를 형성한다.
상술한 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방법에서, 리세스 게이트 형성시 게이트 전극과 리세스 게이트 영역간에 오정렬이 발생하여 저장 전극 영역 측벽의 산화막이 감소됨으로써 전기장 증가에 의한 누설전류가 증가하고 비트 라인 영역 측벽의 산화막이 증가하여 Vt 및 Rc가 증가하는 문제점이 있다.
상기 문제점을 해결하기 위하여, 리세스 게이트 마스크를 저장 전극 영역 방향으로 오정렬시켜 비대칭 구조를 형성함으로써 저장 전극 영역의 게이트 측벽 산화막을 증가시켜 전기장의 감소에 의한 누설전류를 방지하여 리프레쉬 특성을 향상시키며, 비트 라인 영역의 게이트 측벽 산화막을 감소시켜 오정렬에 따른 Vt 및 Rc의 변화를 최소화하여 전기적 특성을 향상시키는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법은
소자 분리막이 구비된 반도체 기판 상부에 웰 및 문턱 전압 조절 영역을 형성하는 단계와,
상기 반도체 기판을 소정 깊이 식각하여 리세스 게이트 영역을 형성하되, 상기 리세스 게이트 영역이 저장 전극 영역의 방향으로 치우치도록 오정렬되는 단계와,
상기 리세스 게이트 영역을 매립하는 폴리실리콘층, 게이트 금속층 및 게이트 하드 마스크층의 적층 구조를 형성하는 단계와,
상기 적층 구조를 식각하여 리세스 게이트 패턴을 형성하되, 상기 오정렬된 리세스 게이트 영역이 일부 노출되는 단계와,
상기 노출된 리세스 게이트 영역 및 상기 리세스 게이트 측벽에 산화막을 형성한 후 소스/드레인 접합을 형성하는 단계와,
상기 리세스 게이트 측벽에 스페이서를 형성한 후 노출된 반도체 기판을 매립하는 콘택 플러그를 형성하는 단계
를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3은 본 발명의 리세스 게이트 마스크를 도시한 평면도이다.
도 3을 참조하면, 활성 영역(60)이 구비된 반도체 기판 상부에 게이트 라인(80)이 형성되고, 게이트 라인(80) 상에 리세스 게이트 마스크(70)가 형성된 모습을 도시한 평면도이다.
여기서, 리세스 게이트 마스크(70)는 저장 전극 영역(35) 방향으로 게이트 길이의 0.1 내지 0.5배 오정렬된 폭을 갖는 것을 나타낸다.
도 4a 내지 도 4e는 본 발명에 따른 반도체 소자 및 그 형성 방법을 도시한 단면도로 상기 도 3의 ⓑ-ⓑ'의 절단면을 도시한 것이다.
도 4a를 참조하면, 소자 분리막(110)이 구비된 반도체 기판(100) 상부에 웰 및 문턱 전압 조절 영역을 형성한다.
도 4b를 참조하면, 반도체 기판(100) 상부에 리세스 게이트 영역을 정의하는 감광막 패턴(120)을 형성하고 감광막 패턴(120)을 마스크로 반도체 기판(100)을 소정 깊이 식각하여 리세스 게이트 영역을 형성한다.
여기서, 상기 리세스 게이트 영역은 종래 기술에서 형성되는 리세스 게이트 영역보다 저장 전극 영역의 방향으로 게이트 선폭의 0.1 내지 0.5 배 오정렬시켜 500 내지 2500Å의 깊이로 식각하여 형성하는 것이 바람직하다.
도 4c를 참조하면, 상기 리세스 게이트 영역을 포함하는 반도체 기판(100) 전면에 게이트 산화막(140)을 형성하고, 상기 리세스 게이트 영역을 매립하는 폴리실리콘층(150), 게이트 금속층(160) 및 게이트 하드 마스크층(170)의 적층 구조를 형성한 후 상기 적층 구조를 식각하여 리세스 게이트를 형성한다.
이때, 상기 도 4b와 같이 상기 리세스 게이트 영역이 오정렬되었으므로 상기 리세스 게이트 식각시 저장 전극 영역 방향의 상기 리세스 게이트 영역에 폴리실리콘층(150)이 완전히 매립되지 않고 일부 노출되는 것이 바람직하다.
도 4d를 참조하면, 반도체 기판(100) 및 상기 리세스 게이트 측벽에 제 1 스페이서(180)를 형성한 후 소스/드레인 영역(185)을 형성한다.
여기서, 제 1 스페이서(180)는 실리콘 산화막으로 형성되며, 제 1 스페이서(180) 형성시 상기 노출된 리세스 게이트 영역이 매립되는 것이 바람직하다.
도 4e를 참조하면, 상기 리세스 게이트 및 반도체 기판(100)의 측벽에 제 2 스페이서(190)를 형성하고 제 2 스페이서(190)에 의해 노출된 반도체 기판(100)을 소정 깊이 식각한 후 상기 노출된 영역을 매립하여 콘택 플러그(200)를 형성한다.
여기서, 제 2 스페이서(190)는 질화막으로 형성하며, 콘택 플러그(200)는 n 형 폴리실리콘층으로 형성하는 것이 바람직하다.
도 5는 본 발명의 다른 실시예에 따른 리세스 게이트 형성 방법을 도시한 단면도이다.
도 5를 참조하면, 활성 영역(210)이 구비된 반도체 기판(200) 상부에 비트 라인 영역 방향의 리세스 게이트 영역은 아웃터 게이트 구조로 형성하며, 저장 전극 영역 방향의 리세스 게이트는 정 얼라인된 리세스 게이트 영역을 형성한다.
다음에, 상기 리세스 게이트 영역을 포함하는 반도체 기판(200) 전면에 게이트 산화막(220)을 형성하고, 상기 리세스 게이트 영역을 매립하는 폴리실리콘층(230), 게이트 금속층(240) 및 하드마스크층(250)의 적층 구조를 형성한 후 상기 적층 구조를 식각한다.
다음에, 폴리실리콘층(230) 및 게이트 금속층(240) 측벽에 산화막 스페이서(260)을 형성한 후 산화막 스페이서(260) 및 하드마스크층(250) 측벽에 질화막 스페이서(270)을 형성한다.
여기서, 상기 리세스 게이트 영역의 폭이 감소되며 비대칭적인 리세스 게이트를 형성되는 것이 바람직하다.
본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법은 리세스 게이트 마스크를 저장 전극 영역 방향으로 오정렬시켜 비대칭 구조를 형성함으로써 저장 전극 영역의 게이트 측벽 산화막을 증가시켜 전기장의 감소에 의한 누설전류를 방지하여 리프레쉬 특성을 향상시키며, 비트 라인 영역의 게이트 측벽 산화막을 감소시켜 오정렬에 따른 Vt 및 Rc의 변화를 최소화하여 전기적 특성이 향상되는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (3)
- 소자 분리막이 구비된 반도체 기판 상부에 웰 및 문턱 전압 조절 영역을 형성하는 단계;상기 반도체 기판을 소정 깊이 식각하여 리세스 게이트 영역을 형성하되, 상기 리세스 게이트 영역이 저장 전극 영역 방향으로 치우치도록 오정렬되는 단계;상기 리세스 게이트 영역을 매립하는 폴리실리콘층, 게이트 금속층 및 게이트 하드 마스크층의 적층 구조를 형성하는 단계;상기 적층 구조를 식각하여 리세스 게이트 패턴을 형성하되, 상기 오정렬된 리세스 게이트 영역이 일부 노출되는 단계;상기 노출된 리세스 게이트 영역 및 상기 리세스 게이트 측벽에 산화막을 형성한 후 소스/드레인 접합을 형성하는 단계; 및상기 리세스 게이트 측벽에 스페이서를 형성한 후 노출된 반도체 기판을 매립하는 콘택 플러그를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법.
- 제 1 항에 있어서,상기 리세스 게이트 영역은 50 내지 2500Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법.
- 제 1 항에 있어서,상기 리세스 게이트 오정렬 폭은 게이트 선폭의 0.1 내지 0.5배 인 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법.
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