KR20070072681A

KR20070072681A - 플래쉬 메모리 소자의 제조방법

Info

Publication number: KR20070072681A
Application number: KR1020060000103A
Authority: KR
Inventors: 윤태언
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-01-02
Filing date: 2006-01-02
Publication date: 2007-07-05

Abstract

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, SA-STI(Self Align-Shallow Trench Isolation)를 이용한 낸드 플래쉬 메모리 소자 제조시 자기 정합적으로 형성된 소자 분리막의 EFH(Effective Field Height)를 낮추기 위해 소자 분리막 상부를 식각하여 소자 분리막의 표면이 제1 폴리실리콘막의 표면보다 낮아지도록 함으로 전체 구조의 표면이 요철 모양을 갖게 된다. 전체 구조상에 식각 정지막을 형성하고, 요철 부위가 매립되도록 제2 HDP 산화막을 형성한 후 제1 폴리실리콘막 상부가 노출될 때까지 연마한다. 이후, 전체 구조상에 제2 폴리실리콘막을 형성한 후 사진 식각 공정으로 제2 폴리실리콘막을 식각하여 플로팅 게이트를 형성하고, 전체 구조상에 유전체막 및 도전층을 형성함으로써 컨트롤 게이트와 반도체 기판 간의 거리를 확보하여 누설 전류를 감소시킬 수 있다.

소자분리막, 질화막, 미스얼라인, 누설 전류

Description

플래쉬 메모리 소자의 제조방법{Method of manufacturing a flash memory device}

도 1은 종래 기술에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.

도 2는 반도체 기판과 컨트롤 게이트에 바이어스 전압을 인가하였을 때 인가된 바이어스 전압이 증가함에 따라 누설 전류가 증가하는 것을 나타낸 그래프이다.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.

<도면의 주요부분에 대한 부호의 설명>

100 : 반도체 기판 102 : 터널 산화막

104 : 제1 폴리실리콘막 106 : 소자 분리막

108 : 식각 정지막 110 : 제2 절연막

112 : 제2 폴리실리콘막 114 : 포토레지스트 패턴

116 : 유전체막 118 : 도전층

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 컨트롤 게이트와 반도체 기판 간의 거리를 확보하여 누설 전류를 감소시키는 플래쉬 메모리 소자의 제조방법에 관한 것이다.

SA-STI(Self Aligned Shallow Trench Isolation) 구조를 이용한 플래쉬 메모리 소자의 제조방법을 도 1을 참조하여 설명하면 다음과 같다.

도 1을 참조하면, 반도체 기판(10) 상에 터널 산화막(11), 플로팅 게이트용 제1 폴리실리콘막(12) 및 질화막(미도시)을 형성 한 후, 식각 마스크를 이용하여 질화막, 제1 폴리실리콘막(12), 터널 산화막(11) 및 반도체 기판(10)의 일부를 식각하여 트렌치를 형성한다. 트렌치가 매립되도록 전체 구조 상부에 HDP(High Density Plasma) 산화막을 형성한 후 질화막 상부가 노출될 때까지 HDP 산화막을 연마하여 소자 분리막(13)을 형성한다. 이후, 질화막을 제거한다.

전체 구조상에 플로팅 게이트용 제2 폴리실리콘막(14)을 형성하고, 식각 마스크를 이용하여 제2 폴리실리콘막(14)을 식각하여 제1 폴리실리콘막(12)과 제2 폴리실리콘막(14)으로 구성된 플로팅 게이트를 형성한다.

전체 구조상에 유전체막(15) 및 컨트롤 게이트용 도전층(16)을 형성한 후 도전층(16), 유전체막(15), 제2 및 제1 폴리실리콘막(14 및 12)을 패터닝함으로써 소자 분리막(13)과 수직한 방향으로 게이트를 형성한다.

그러나, 소자가 축소화되어감에 따라 반도체 기판(10)과 컨트롤 게이트 간의 거리(도 1의 a)가 점점 가까워지고 있다. 게다가, 제2 폴리실리콘막(14) 식각시 미스얼라인(misalign)이 발생하게 되면 반도체 기판(10)과 컨트롤 게이트 간의 거리가 더욱더 가까워진다. 플래쉬 메모리 소자 구동시 컨트롤 게이트와 반도체 기판(10)에 16V 내지 20V의 높은 바이어스 전압이 인가되는데, 반도체 기판(10)과 컨트롤 게이트 사이 소자 분리막(13)이 고전압을 견디지 못하여 브레이크다운(Breakdown)이 발생되고 이로 인하여 누설 전류가 발생된다. 도 2는 반도체 기판(10)과 컨트롤 게이트에 바이어스 전압을 인가하였을 때 인가된 바이어스 전압이 증가함에 따라 누설 전류가 증가하는 것을 나타낸 그래프이다.

상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 컨트롤 게이트와 반도체 기판 간의 거리를 확보하여 누설 전류를 감소시키기 위한 플래쉬 메모리 소자의 제조방법을 제공하는 데 있다.

본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법은, 반도체 기판상에 터널 산화막 및 제1 폴리실리콘막을 형성한 후, 상기 제1 폴리실리콘막, 터널 산화막 및 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 내에 제1 절연막을 매립하여 소자 분리막을 형성하는 단계와, 상기 소자 분리막 상 부를 식각하여 상기 소자 분리막의 표면이 상기 제1 폴리실리콘막의 표면보다 낮아지도록 하는 단계와, 전체 구조상에 식각 정지막과 제2 절연막을 형성하고 상기 제1 폴리실리콘막이 노출되도록 상기 제2 절연막 및 식각 정지막을 평탄 제거하는 단계와, 전체 구조상에 제2 폴리실리콘막을 형성하고 상기 소자 분리막 상부의 제2 폴리실리콘막을 식각하여 상기 제1 폴리실리콘막과 제2 폴리실리콘막으로 이루어진 플로팅 게이트 라인을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법을 제공한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.

도 3a를 참조하면, 반도체 기판(100) 상에 터널 산화막(102), 플로팅 게이트용 제1 폴리실리콘막(104) 및 질화막(미도시)을 형성 한 후, 사진 식각 공정으로 질화막, 제1 폴리실리콘막(104), 터널 산화막(102) 및 반도체 기판(100)의 일부를 식각하여 트렌치를 형성한다. 트렌치가 매립되도록 전체 구조 상부에 제1 절연막을 형성한 후 질화막 상부가 노출될 때까지 제1 절연막을 연마하여 소자 분리막(106)을 형성한다. 이후, 질화막을 제거한다. 소자 분리막(106)의 EFH(Effective Field Height)를 낮추기 위하여 소자 분리막(106) 상부를 식각한다. 이때, 소자 분리막(106)의 표면이 제1 폴리실리콘막(104)의 표면보다 낮아지도록 한다. 소자 분리막 (106)의 상부를 식각함으로써 전체 구조의 표면이 요철 모양을 갖는다. 여기서, 제1 절연막은 HDP 산화막을 이용하여 형성함이 바람직하다.

도 3b를 참조하면, 전체 구조상에 식각 정지막(108)을 형성한다. 이때, 식각 정지막(108)은 질화막으로 형성한다. 상기 요철 부위가 매립되도록 제2 절연막(110)을 형성한다.

도 3c를 참조하면, 제1 폴리실리콘막(104) 상부가 노출될 때까지 식각 정지막(108) 및 제2 절연막(110)을 연마하여 평탄화시킨다.

도 3d를 참조하면, 전체 구조상에 플로팅 게이트용 제2 폴리실리콘막(112)을 형성하고, 소자 분리막(106) 상부의 제2 폴리실리콘막(112)의 일부분을 노출하는 포토레지스트 패턴(114)을 형성한다.

도 3e를 참조하면, 포토레지스트 패턴(114)을 마스크로 이용하여 제2 폴리실리콘막(112)을 식각한다. 이때, 제2 폴리실리콘막(112) 식각시 제2 절연막(110)은 모두 제거되고, 식각 정지막(108)으로 인해 식각이 멈춰진다. 여기서, 제2 절연막은 HDP 산화막을 이용하여 형성함이 바람직하다.

전체 구조상에 유전체막(116) 및 도전층(118)을 형성한 후 도전층(118), 유전체막(116), 제2 및 제1 폴리실리콘막(112 및 104)을 패터닝함으로써 소자 분리막(106)과 수직한 방향으로 게이트를 형성한다.

상술한 바와 같이 제2 폴리실리콘막(112) 식각시 식각 정지막(108)에 의해 식각이 멈춰지게 되므로 소자 분리막(106)이 식각되지 않는다. 이로 인하여 반도체 기판(100)과 컨트롤 게이트 간에 일정한 거리를 확보할 수 있어 반도체 기판(100) 과 컨트롤 게이트 간에 발생하는 누설 전류를 방지할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

상술한 바와 같이 본 발명에 의하면, 소자 분리막의 EFH를 낮춘 다음 식각 정지막을 형성함으로써 제2 폴리실리콘막 식각시 식각 정지막으로 인해 식각이 멈춰져 소자 분리막이 식각 되지 않아 반도체 기판과 컨트롤 게이트 간에 일정한 거리를 확보할 수 있고, 이로 인하여 누설 전류를 방지할 수 있다.

Claims

반도체 기판상에 터널 산화막 및 제1 폴리실리콘막을 형성한 후, 상기 제1 폴리실리콘막, 터널 산화막 및 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계;

상기 트렌치 내에 제1 절연막을 매립하여 소자 분리막을 형성하는 단계;

상기 소자 분리막 상부를 식각하여 상기 소자 분리막의 표면이 상기 제1 폴리실리콘막의 표면보다 낮아지도록 하는 단계;

전체 구조상에 식각 정지막과 제2 절연막을 형성하고 상기 제1 폴리실리콘막이 노출되도록 상기 제2 절연막 및 식각 정지막을 평탄 제거하는 단계; 및

전체 구조상에 제2 폴리실리콘막을 형성하고 상기 소자 분리막 상부의 제2 폴리실리콘막을 식각하여 상기 제1 폴리실리콘막과 제2 폴리실리콘막으로 이루어진 플로팅 게이트 라인을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
제1항에 있어서, 상기 식각 정지막은 질화막으로 형성하는 플래쉬 메모리 소자의 제조방법.
제1항에 있어서, 상기 플로팅 게이트 라인을 형성한 이후에 전체 구조물 상 에 유전체막과 컨트롤 게이트용 도전층을 형성하고, 상기 도전층, 유전체막, 플로팅 게이트 라인을 선택적으로 식각하여 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
제1항에 있어서, 제1 및 제2 절연막은 HDP 산화막을 이용하여 형성하는 플래쉬 메모리 소자의 제조방법.