KR100784078B1 - 플래시 메모리 소자의 제조방법 - Google Patents

플래시 메모리 소자의 제조방법 Download PDF

Info

Publication number
KR100784078B1
KR100784078B1 KR1020060023471A KR20060023471A KR100784078B1 KR 100784078 B1 KR100784078 B1 KR 100784078B1 KR 1020060023471 A KR1020060023471 A KR 1020060023471A KR 20060023471 A KR20060023471 A KR 20060023471A KR 100784078 B1 KR100784078 B1 KR 100784078B1
Authority
KR
South Korea
Prior art keywords
film
conductive film
device isolation
isolation layer
layer
Prior art date
Application number
KR1020060023471A
Other languages
English (en)
Other versions
KR20070093531A (ko
Inventor
이현우
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060023471A priority Critical patent/KR100784078B1/ko
Publication of KR20070093531A publication Critical patent/KR20070093531A/ko
Application granted granted Critical
Publication of KR100784078B1 publication Critical patent/KR100784078B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 반도체 기판 상부에 터널 산화막 및 플로팅 게이트용 제1 도전막을 순차적으로 형성한 후 상기 제1 도전막, 터널 산화막 및 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 내에 절연막을 매립하여 상부가 네거티브 슬로프를 갖는 소자 분리막을 형성하는 단계와, 상기 소자 분리막의 상기 네거티브 슬로프된 부분을 일부 제거하는 단계와, 전체 구조 상부에 상기 제1 도전막 상부에 플로팅 게이트용 제2 도전막을 형성하는 단계와, 전체 구조 상부에 유전체막 및 컨트롤 게이트용 도전막을 순차적으로 형성한 후 상기 컨트롤 게이트용 도전막, 유전체막, 제2 도전막 및 제1 도전막을 식각하여 게이트를 형성하는 단계를 포함함으로써, 소자 분리막 양 측면에 제1 도전막이 잔류하는 것을 방지하여 스텐바이 전류(Standby Current; ISB) 페일(fail) 및 2비트(bit) 페일을 개선할 수 있다.
폴리실리콘막, ISB 페일, 브리지, 2비트 페일

Description

플래시 메모리 소자의 제조방법{Method of manufacturing a flash memory device}
도 1a 내지 도 1c는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 산화막
104 : 제1 도전막 106 : 소자 분리막
108 : 제2 도전막 110 : 유전체막
112 : 컨트롤 게이트용 도전막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 소자 분리막 양 측면에 폴리실리콘막이 잔류하는 것을 방지하여 스텐바이 전류(Standby Current; ISB) 페일(fail) 및 2비트(bit) 페일을 개선하기 위한 플래시 메모리 소자의 제조방법에 관한 것이다.
SA-STI(Self Aligned Shallow Trench Isolation) 방법을 이용한 플래시 메모리 소자의 제조방법을 설명하면 다음과 같다.
반도체 기판 상부에 터널 산화막, 플로팅 게이트용 제1 폴리실리콘막 및 질화막을 형성한 후 질화막, 제1 폴리실리콘막, 터널 산화막 및 반도체 기판의 일부를 제거하여 트렌치를 형성한다. 트렌치가 매립되도록 전체 구조 상부에 절연막을 형성한 후 질화막 상부가 노출될 때까지 절연막을 연마하여 소자 분리막을 형성한다. 이후, 질화막을 제거한 후 세정 공정을 실시한다. 소자 분리막의 EFH(Effective Field Height)를 조절하기 위하여 소자 분리막을 소정 두께 식각한다.
전체 구조 상부에 플로팅 게이트용 제2 폴리실리콘막을 형성하고, 제1 폴리실리콘막 상부에 인접한 소자 분리막과 일부 중첩되도록 제2 폴리실리콘막을 식각하여 제1 폴리실리콘막과 제2 폴리실리콘막으로 구성된 플로팅 게이트 패턴을 형성한다.
전체 구조 상부에 유전체막, 컨트롤 게이트용 도전막을 차례로 형성한 후 소자 분리막의 배열 방향에 수직한 방향으로 컨트롤 게이트용 도전막, 유전체막, 제2 폴리실리콘막 및 제1 폴리실리콘막을 식각하여 터널 산화막 상에 적층된 플로팅 게이트, 유전체막 및 컨트롤 게이트로 이루어진 스택 게이트를 형성한다.
그런데, 상기 공정에서 트렌치 형성시 과도 식각으로 인하여 제1 폴리실리콘 막의 상부 측면이 일부 손실되고, 트렌치를 산화막으로 매립할 경우 제1 폴리실리콘막이 산화되어 소자 분리막 상부가 네거티브 슬로프(negative slope)를 가지게 된다. 이로 인해, 게이트 식각 공정시 소자 분리막에 의해 덮힌 제1 폴리실리콘막이 제대로 식각 되지 않아 소자 분리막을 따라서 제1 폴리실리콘막의 일부가 잔류하게 된다. 따라서, 셀 영역의 경우, 이웃하는 게이트들 간에 브리지(bridge)를 유발하여 2 비트 페일을 발생시키고, 주변 회로 영역의 경우, 불규칙적인 누설 전류가 발생하여 스텐바이 전류(Standby Current; ISB) 페일을 유발한다. 이는 소자가 축소화됨에 따라 더욱더 취약해진다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 소자 분리막 양 측면에 폴리실리콘막이 잔류하는 것을 방지하여 스텐바이 전류(ISB) 페일 및 2비트 페일을 개선하기 위한 플래시 메모리 소자의 제조방법을 제공하는 데 있다.
본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법은, 반도체 기판 상부에 터널 산화막 및 플로팅 게이트용 제1 도전막을 순차적으로 형성한 후 상기 제1 도전막, 터널 산화막 및 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 내에 절연막을 매립하여 상부가 네거티브 슬로프를 갖는 소자 분리막을 형성하는 단계와, 상기 소자 분리막의 상기 네거티브 슬로프된 부분을 일 부 제거하는 단계와, 전체 구조 상부에 상기 제1 도전막 상부에 플로팅 게이트용 제2 도전막을 형성하는 단계와, 전체 구조 상부에 유전체막 및 컨트롤 게이트용 도전막을 순차적으로 형성한 후 상기 컨트롤 게이트용 도전막, 유전체막, 제2 도전막 및 제1 도전막을 식각하여 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1c는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 터널 산화막(102), 플로팅 게이트용 제1 도전막(104) 및 질화막(미도시)을 순차적으로 형성한 후 질화막, 제1 도전막(104), 터널 산화막(102) 및 반도체 기판(100)의 일부를 식각하여 트렌치를 형성한다. 이때, 제1 도전막(104)은 폴리실리콘막으로 형성하는 것이 바람직하며, 트렌치 형성 공정시 과도 식각으로 인하여 제1 도전막(104)의 상부 측면이 일부 손실된다.
트렌치가 매립되도록 전체 구조 상부에 절연막, 예컨데 HDP(High Density Plasma) 산화막을 형성한 후 질화막 상부가 노출될 때까지 절연막을 연마하여 소자 분리막(106)을 형성한다. 이후, 질화막을 제거한 후 세정 공정을 실시한다. 소자 분리막(106)의 EFH를 조절하기 위하여 소자 분리막(106)을 소정 두께 식각한다. 이 때, 소자 분리막(106) 형성시 소자 분리막(106) 상부가 네거티브 슬로프 형태(a)를 가지게 된다.
도 1b를 참조하면, 소자 분리막(106)의 네거티브 슬로프 영역(a)을 일부 식각한다. 이때, 네거티브 슬로프 영역(a)은 소자 분리막(106) 상부로부터 150Å 내지 200Å의 깊이로 식각된다.
도 1c를 참조하면, 전체 구조 상부에 플로팅 게이트용 제2 도전막(108)을 형성한다. 이때, 제2 도전막(108)은 폴리실리콘막으로 형성하는 것이 바람직하다. 제1 도전막(104) 상부에 소자 분리막(106)의 일부 식각된 부분을 포함하여 소자 분리막(106)과 일부 중첩되도록 제2 도전막(108)을 식각하여 제1 도전막(104)과 제2 도전막(108)으로 구성된 플로팅 게이트 패턴을 형성한다.
전체 구조 상부에 유전체막(110), 컨트롤 게이트용 도전막(112)을 차례로 형성한 후 소자 분리막(106)의 배열 방향에 수직한 방향으로 컨트롤 게이트용 도전막(112), 유전체막(110), 제2 도전막(108) 및 제1 도전막(104)을 식각하여 터널 산화막(102) 상에 적층된 플로팅 게이트, 유전체막(110) 및 컨트롤 게이트로 이루어진 스택 게이트를 형성한다. 이때, 게이트 식각 공정시 100Å 내지 150Å의 두께 정도 과도 식각한다.
상기와 같이, 네거티브 슬로프 영역(a)을 일부 제거하고, 게이트 식각 공정시 과도 식각하여 소자 분리막(106)을 따라서 제1 도전막(104)의 일부가 잔류되지 않도록 함으로써, 셀 영역에는 이웃하는 게이트들 간에 브리지가 발생하지 않아 2 비트 페일을 억제할 수 있고, 주변 회로 영역에는 불규칙적인 누설 전류가 개선되 어 스텐바이 전류(ISB) 페일을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명은 다음과 같은 효과가 있다.
첫째, 소자 분리막 상부에 형성된 네거티브 슬로프 영역을 일부 제거하고, 게이트 식각 공정시 과도 식각을 실시하여 소자 분리막을 따라서 제1 도전막의 일부가 잔류하지 않게 함으로써 누설 전류가 개선되어 스텐바이 전류(ISB) 페일을 방지할 수 있다.
둘째, 소자 분리막 상부에 형성된 네거티브 슬로프 영역을 일부 제거하고, 게이트 식각 공정시 과도 식각을 실시하여 소자 분리막을 따라서 제1 도전막의 일부가 잔류하지 않게 함으로써 이웃하는 게이트들 간에 발생하는 브리지가 방지되어 2 비트 페일을 억제할 수 있다.

Claims (4)

  1. 반도체 기판 상부에 터널 산화막 및 플로팅 게이트용 제1 도전막을 순차적으로 형성한 후 상기 제1 도전막, 터널 산화막 및 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내에 절연막을 매립하여 상부가 네거티브 슬로프를 갖는 소자 분리막을 형성하는 단계;
    상기 소자 분리막의 상기 네거티브 슬로프된 부분을 일부 제거하는 단계;
    전체 구조 상부에 상기 제1 도전막 상부에 플로팅 게이트용 제2 도전막을 형성하는 단계; 및
    전체 구조 상부에 유전체막 및 컨트롤 게이트용 도전막을 순차적으로 형성한 후 상기 컨트롤 게이트용 도전막, 유전체막, 제2 도전막 및 제1 도전막을 식각하여 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
  2. 제1항에 있어서, 상기 소자 분리막의 상기 네거티브 슬로프된 부분을 상기 소자 분리막 상부로부터 150Å 내지 200Å의 깊이로 식각하는 플래시 메모리 소자의 제조방법.
  3. 제1항에 있어서, 상기 제2 도전막은 상기 제1 도전막 상부에 상기 소자 분리막의 일부 식각된 부분을 포함하여 상기 소자 분리막과 일부 중첩되도록 형성하는 플래시 메모리 소자의 제조방법.
  4. 제1항에 있어서, 상기 게이트 식각 공정시 100Å 내지 150Å의 두께 정도 과도 식각하는 플래시 메모리 소자의 제조방법.
KR1020060023471A 2006-03-14 2006-03-14 플래시 메모리 소자의 제조방법 KR100784078B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060023471A KR100784078B1 (ko) 2006-03-14 2006-03-14 플래시 메모리 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060023471A KR100784078B1 (ko) 2006-03-14 2006-03-14 플래시 메모리 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20070093531A KR20070093531A (ko) 2007-09-19
KR100784078B1 true KR100784078B1 (ko) 2007-12-10

Family

ID=38687724

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060023471A KR100784078B1 (ko) 2006-03-14 2006-03-14 플래시 메모리 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100784078B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030027378A (ko) * 2001-09-28 2003-04-07 삼성전자주식회사 반도체 메모리 장치의 제조방법
KR20030048958A (ko) * 2001-12-13 2003-06-25 주식회사 하이닉스반도체 자기정렬 플로팅 게이트를 갖는 플래쉬 메모리의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030027378A (ko) * 2001-09-28 2003-04-07 삼성전자주식회사 반도체 메모리 장치의 제조방법
KR20030048958A (ko) * 2001-12-13 2003-06-25 주식회사 하이닉스반도체 자기정렬 플로팅 게이트를 갖는 플래쉬 메모리의 제조 방법

Also Published As

Publication number Publication date
KR20070093531A (ko) 2007-09-19

Similar Documents

Publication Publication Date Title
KR100799024B1 (ko) 낸드 플래시 메모리 소자의 제조방법
JP2007180482A (ja) フラッシュメモリ素子の製造方法
KR20110121360A (ko) 패턴의 무너짐을 방지하는 반도체장치 제조 방법
KR100807112B1 (ko) 플래쉬 메모리 및 그 제조 방법
US8048739B2 (en) Method of manufacturing flash memory device
KR100575339B1 (ko) 플래쉬 메모리 소자의 제조 방법
KR20110120654A (ko) 비휘발성 메모리 장치 제조 방법
JP2007110072A (ja) ＮＡＮＤ型フラッシュメモリ素子の製造方法｛ＭｅｔｈｏｄｏｆｍａｎｕｆａｃｔｕｒｉｎｇａＮＡＮＤｔｙｐｅｆｌａｓｈｍｅｍｏｒｙｄｅｖｉｃｅ｝
KR100784078B1 (ko) 플래시 메모리 소자의 제조방법
JP2006066886A (ja) フラッシュメモリ素子の製造方法
US20080203458A1 (en) Semiconductor Memory Device and Method of Fabricating the Same
KR100948459B1 (ko) 플래시 메모리 소자 및 그의 제조 방법
KR100671603B1 (ko) 플래시 메모리 소자의 제조 방법
KR20060075442A (ko) 플래쉬 메모리 소자의 제조방법
KR100958632B1 (ko) 플래쉬 메모리 소자의 제조방법
KR100691932B1 (ko) 플래시 메모리 소자의 플로팅 게이트 형성 방법
KR20070072681A (ko) 플래쉬 메모리 소자의 제조방법
KR101204922B1 (ko) 반도체 소자 및 그 형성 방법
KR100833443B1 (ko) 플래시 메모리 소자의 제조 방법
KR20070002293A (ko) 플래쉬 메모리 소자의 제조방법
KR20070068647A (ko) 반도체 소자의 제조 방법
KR20070062017A (ko) 플래쉬 메모리 소자의 제조방법
KR20080033614A (ko) 비휘발성 메모리 소자 및 그 제조 방법
KR20130005431A (ko) 비휘발성 메모리 소자 제조 방법
KR20050002088A (ko) 플래쉬 메모리 소자의 플로팅 게이트 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101125

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee