JP2006066886A - フラッシュメモリ素子の製造方法 - Google Patents

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Abstract

【課題】ソース／ドレインコンタクトの形成に当たり、ソース／ドレイン選択トランジスタが露出することを防止して後続するプラグの形成時に短絡現象を防止することができ、素子の信頼性を向上させることが可能イなフラッシュメモリ素子の製造方法を提供する。
【解決手段】半導体基板上の所定の領域に多数のメモリセル２１および選択トランジスタ２２を形成する段階と、全体構造の上部に第１酸化膜２０８、窒化膜２０９及び第２酸化膜２１０を順次形成する段階と、前記第２酸化膜２１０の全面をエッチングして前記選択トランジスタ２２の側壁にスペーサ２１０を形成する段階と、全体構造の上部に層間絶縁膜２１１を形成した後、前記層間絶縁膜２１１の所定の領域をエッチングして前記選択トランジスタの間にコンタクト２１２を形成する段階と、前記コンタクトが埋め込まれるようにプラグを形成する段階とを含む。
【選択図】図８

Description

本発明は、フラッシュメモリ素子の製造方法に係り、特に、ソース／ドレインコンタクトの形成時にソース／ドレイン選択トランジスタが露出することを防止して素子の信頼性を改善することが可能なＮＡＮＤ型フラッシュメモリ素子の製造方法に関する。
ＮＡＮＤ型フラッシュメモリ素子は、ドレインコンタクトの間に多数のトランジスタが配設されてドレイン選択トランジスタが形成され、ソースコンタクトの間に多数のトランジスタが配設されてソース選択トランジスタが形成される。また、ドレイン選択トランジスタとソース選択トランジスタとの間に多数のメモリセル、例えば、１６個、３２個または６４個のメモリセルが接続されてセルストリングが形成される。ここで、セルストリングのメモリセル間の間隔は同じであるが、ドレイン選択トランジスタまたはソース選択トランジスタと隣り合うメモリセル間の間隔は、トランジスタの特性上、メモリセル間の間隔よりも広い。
図１〜図４は、従来のＮＡＮＤ型フラッシュメモリ素子の製造方法を順次示す断面図である。
図１を参照すると、半導体基板１０１上の所定の領域に多数のメモリセルが形成されたセルストリング１１とソース／ドレイン選択トランジスタ１２が形成される。ここで、一つのメモリセルは、半導体基板１０１の上部にトンネル酸化膜１０２、浮遊ゲート１０３、誘電体膜１０４および制御ゲート１０５が積層されてなる。一方、ソース／ドレイン選択トランジスタ１２は、ゲート酸化膜１０６およびゲート１０７が積層されてなる。
図２を参照すると、全体構造の上部に化学気相蒸着（ＣＶＤ）方法により酸化膜１０８を形成した後、全面エッチング工程を行ってソース／ドレイン選択トランジスタ１２の側壁にスペーサを形成する。このとき、スペーサを形成するためのエッチング工程は、ソース／ドレイン選択トランジスタ１２間の半導体基板１０１が完全に露出するまで行う。全体構造の上部に窒化膜１０９を形成するが、これは、ソース／ドレインコンタクトを形成するためのエッチング工程に当たり、ソース／ドレイン選択トランジスタ１２の側面の損傷を防ぐためである。
図３を参照すると、全体構造の上部に層間絶縁膜１１０を形成した後、ソース／ドレインコンタクトマスクを用いてリソグラフィ工程およびエッチング工程を行い、ソース／ドレインコンタクト１１１を形成する。ところが、ソース／ドレイン選択トランジスタ１２間の半導体基板１０１が完全に露出するまでエッチング工程を行えばソース／ドレイン選択トランジスタ１２の側面の窒化膜１０９が損傷されてスペーサが露出し、この後、湿式酸化工程を行えばソース／ドレイン選択トランジスタ１２が露出する。
図４を参照すると、ソース／ドレインコンタクト１１１が埋め込まれるように金属層を形成してプラグ１１２を形成する。これにより、既に露出しているソース／ドレイン選択トランジスタ１２とプラグ１１２が短絡してしまう。これにより、素子の信頼性が低下する。
本発明の目的は、ソース／ドレインコンタクトの形成に当たり、ソース／ドレイン選択トランジスタが露出することを防止して後続するプラグの形成時に短絡現象を防止することができて、素子の信頼性を向上させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
本発明の他の目的は、セルストリングおよびソース／ドレイン選択トランジスタを形成した後、全体構造の上部に側壁酸化膜とバッファ用酸化膜が積層された第１酸化膜、窒化膜およびスペーサ用第２酸化膜を形成した後、ソース／ドレインコンタクトを形成することにより、ソース／ドレインコンタクトのエッチングの際にソース／ドレイン選択トランジスタが露出することを防止することができて、素子の信頼性を向上させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
本発明に係るフラッシュメモリ素子の製造方法は、半導体基板上の所定の領域に多数のメモリセルおよび選択トランジスタを形成する段階と、全体構造の上部に第１酸化膜、窒化膜及び第２酸化膜を順次形成する段階と、前記第２酸化膜の全面をエッチングして前記選択トランジスタの側壁にスペーサを形成する段階と、全体構造の上部に層間絶縁膜を形成した後、前記層間絶縁膜の所定の領域をエッチングして前記選択トランジスタの間にコンタクトを形成する段階と、前記コンタクトが埋め込まれるようにプラグを形成する段階とを含む。
前記第１酸化膜は、側壁酸化膜及びバッファ用酸化膜を積層して形成する。
前記側壁酸化膜は酸化工程により形成し、前記バッファ用酸化膜はＣＶＤ法により形成する。
前記バッファ用酸化膜はＤＣＳを用いたＨＴＯ（ＤＣＳ＋Ｎ２Ｏ）、ＳｉＨ４を用いたＨＴＯ（ＳｉＨ４＋Ｎ２Ｏ）またはＬＰＴＥＯＳを用いて形成する。
前記窒化膜は、ＬＰＣＶＤ法により５０Å以上の厚さに形成する。
前記第２酸化膜は、前記メモリセルの間を完全に埋め込むことが可能な厚さに形成する。
前記第２酸化膜は、ＤＣＳを用いたＨＴＯ（ＤＣＳ＋Ｎ２Ｏ）、ＳｉＨ４を用いたＨＴＯ（ＳｉＨ４＋Ｎ２Ｏ）またはＬＰＴＥＯＳを用いて形成する。
前記層間絶縁膜は、ＢＰＳＧ膜またはＨＤＰ酸化膜を用いて形成する。
本発明によれば、セルストリングおよびソース／ドレイン選択トランジスタを形成し、全体構造の上部に側壁酸化膜とバッファ用酸化膜が積層された第１酸化膜、窒化膜およびスペーサ用第２酸化膜を形成した後、ソース／ドレインコンタクトを形成することによりソース／ドレインコンタクトのエッチングの際にソース／ドレイン選択トランジスタが露出することを防止することができて素子の信頼性を向上させることができ、プラグの形成の際にオーバレイマージンを十分に確保することができる。そして、ＳＡＣ窒化膜を使わないために厚い窒化膜から半導体基板へと伝わる応力がなく、その結果、素子のプログラムディスターバンス特性を高めることができる。なお、ソース／ドレインコンタクトを形成するためのエッチング工程時に直進性に優れたエッチング工程を実現することができ、相対的に広いコンタクト底面の面積を確保することができる。
以下、添付図面に基づいて本発明の実施例について詳細に説明する。
図５〜図８は、本発明に係るＮＡＮＤ型フラッシュメモリ素子の製造方法を順次示す断面図である。
図５を参照すると、半導体基板２０１上の所定の領域に多数のメモリセルが形成されてセルストリング２１が形成され、ソース／ドレイン選択トランジスタ２２が形成される。ここで、セルストリング２１を構成するメモリセルは、半導体基板２０１上の所定の領域にトンネル酸化膜２０２、浮遊ゲート２０３、誘電体膜２０４及び制御ゲート２０５が積層されてなる。一方、ソース／ドレイン選択トランジスタ２２は、ゲート酸化膜２０６及びゲート２０７が積層されてなる。ここで、セルストリング２１のメモリセル間の間隔は同じであるが、ソース／ドレイン選択トランジスタ２２と隣り合うメモリセルの間隔は、トランジスタの特性上、メモリセル間の間隔よりも広い。
図６を参照すると、全体構造の上部に第１酸化膜２０８を形成するが、この第１酸化膜２０８は、側壁酸化膜とバッファ用酸化膜を積層してなる。ここで、側壁酸化膜は酸化工程により形成するが、酸化工程は、素子の特性に合わせて適宜に調節する。そして、バッファ用酸化膜はＣＶＤ法を用いて形成するが、ソース／ドレインコンタクトの確定時に間隔マージンを最大量確保するためにできる限り薄く形成するが、好ましくは、約５０Åの厚さに形成する。一方、バッファ用酸化膜は、ＤＣＳを用いたＨＴＯ（ＤＣＳ＋Ｎ２Ｏ）、ＳｉＨ４を用いたＨＴＯ（ＳｉＨ４＋Ｎ２Ｏ）またはＬＰＴＥＯＳを用いて形成する。そして、第１酸化膜２０８の上に窒化膜２０９を形成するが、この窒化膜２０９は、ソース／ドレインコンタクトを形成するためのエッチング工程を行った後、コンタクト底面の残りの酸化膜を除去するための湿式エッチング工程を行うときに側面方向のエッチングによりバッファ用酸化膜までエッチング剤が入り込むことを防止する重要な役割を果たす。このため、窒化膜２０９は５０Å以上になってこそ始めて酸化膜エッチング剤の浸透を防止する効果を発揮するが、好ましくは、ＬＰＣＶＤ法により形成する。しかしながら、窒化膜２０９があまり厚ければ、セルストリング２１とセルストリング２１との間のキャパシタンスがあまりにも増えてライン間のクロストーク(cross talk)現象が生じてしまうため、セルの特性、例えば、データリテンション(data retention)、プログラムディスターバンス(programdisturbance)特性が劣化する恐れがある。次いで、全体構造の上部に第２酸化膜２１０を形成するが、この第２酸化膜２１０は、周辺回路領域のトランジスタまたはソース／ドレイン選択トランジスタ２２の側壁に形成されるスペーサであって、後続するイオン注入工程の際に下部の半導体基板２０１へのイオン注入を防ぐ通常のゲートスペーサとしての役割を果たす。第２酸化膜２１０の厚さは、しきい値電圧や漏れ電流などのトランジスタ特性によって決められるが、少なくともメモリセル間を完全に埋め込める厚さに形成する必要がある。一方、第２酸化膜２１０は、ＤＣＳを用いたＨＴＯ（ＤＣＳ＋Ｎ２Ｏ）、ＳｉＨ４を用いたＨＴＯ（ＳｉＨ４＋Ｎ２Ｏ）またはＬＰＴＥＯＳを用いて形成することができる。
図７を参照すると、第２酸化膜２１０の全面をエッチングしてソース／ドレイン選択トランジスタ２２の側壁にスペーサを形成する。
図８を参照すると、埋め込み特性に優れたＢＰＳＧ膜またはＨＤＰ酸化膜を用い、全体構造の上部に層間絶縁膜２１１を形成した後、ソース／ドレインコンタクトマスクを用いてリソグラフィ工程及びエッチング工程を行い、ソース／ドレインコンタクト２１２を形成する。一方、ソース／ドレインコンタクト２１２を形成するためのエッチング工程は直進性に優れたエッチングガスを用いて行うことにより、コンタクトの底面を最大限に確保する。そして、ソース／ドレインコンタクト２１２が埋め込まれるように導電層を形成してプラグ２１３を形成する。
従来の技術に係るフラッシュメモリ素子の製造方法を順次示す断面図である。 従来の技術に係るフラッシュメモリ素子の製造方法を順次示す断面図である。 従来の技術に係るフラッシュメモリ素子の製造方法を順次示す断面図である。 従来の技術に係るフラッシュメモリ素子の製造方法を順次示す断面図である。 本発明に係るフラッシュメモリ素子の製造方法を順次示す断面図である。 本発明に係るフラッシュメモリ素子の製造方法を順次示す断面図である。 本発明に係るフラッシュメモリ素子の製造方法を順次示す断面図である。 本発明に係るフラッシュメモリ素子の製造方法を順次示す断面図である。
符号の説明
２１ セルストリング
２２ ソース／ドレイン選択トランジスタ
２０１ 半導体基板
２０２ トンネル酸化膜
２０３ 浮遊ゲート
２０４ 誘電体膜
２０５ 制御ゲート
２０６ ゲート酸化膜
２０７ ゲート
２０８ 第１酸化膜
２０９ 窒化膜
２１０ 第２酸化膜
２１１ 層間絶縁膜
２１２ ソース／ドレインコンタクト
２１３ プラグ

Claims (9)

  1. 半導体基板上の所定の領域に多数のメモリセルおよび選択トランジスタを形成する段階と、
    全体構造の上部に第１酸化膜、窒化膜及び第２酸化膜を順次形成する段階と、
    前記第２酸化膜の全面をエッチングして前記選択トランジスタの側壁にスペーサを形成する段階と、
    全体構造の上部に層間絶縁膜を形成した後、前記層間絶縁膜の所定の領域をエッチングして前記選択トランジスタの間にコンタクトを形成する段階と、
    前記コンタクトが埋め込まれるようにプラグを形成する段階とを含むフラッシュメモリ素子の製造方法。
  2. 前記第１酸化膜は、側壁酸化膜及びバッファ用酸化膜を積層して形成する請求項１記載のフラッシュメモリ素子の製造方法。
  3. 前記側壁酸化膜は、酸化工程により形成する請求項２記載のフラッシュメモリ素子の製造方法。
  4. 前記バッファ用酸化膜は、ＣＶＤ法により形成する請求項２記載のフラッシュメモリ素子の製造方法。
  5. 前記バッファ用酸化膜は、ＤＣＳを用いたＨＴＯ（ＤＣＳ＋Ｎ２Ｏ）、ＳｉＨ４を用いたＨＴＯ（ＳｉＨ４＋Ｎ２Ｏ）またはＬＰＴＥＯＳを用いて形成する請求項２記載のフラッシュメモリ素子の製造方法。
  6. 前記窒化膜は、ＬＰＣＶＤ法により５０Å以上の厚さに形成する請求項１記載のフラッシュメモリ素子の製造方法。
  7. 前記第２酸化膜は、前記メモリセルの間を完全に埋め込むことが可能な厚さに形成する請求項１記載のフラッシュメモリ素子の製造方法。
  8. 前記第２酸化膜は、ＤＣＳを用いたＨＴＯ（ＤＣＳ＋Ｎ２Ｏ）、ＳｉＨ４を用いたＨＴＯ（ＳｉＨ４＋Ｎ２Ｏ）またはＬＰＴＥＯＳを用いて形成する請求項１記載のフラッシュメモリ素子の製造方法。
  9. 前記層間絶縁膜は、ＢＰＳＧ膜またはＨＤＰ酸化膜を用いて形成する請求項１記載のフラッシュメモリ素子の製造方法。
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