KR100948459B1 - 플래시 메모리 소자 및 그의 제조 방법 - Google Patents

플래시 메모리 소자 및 그의 제조 방법 Download PDF

Info

Publication number
KR100948459B1
KR100948459B1 KR1020070122637A KR20070122637A KR100948459B1 KR 100948459 B1 KR100948459 B1 KR 100948459B1 KR 1020070122637 A KR1020070122637 A KR 1020070122637A KR 20070122637 A KR20070122637 A KR 20070122637A KR 100948459 B1 KR100948459 B1 KR 100948459B1
Authority
KR
South Korea
Prior art keywords
forming
semiconductor substrate
film
conductive layer
insulating film
Prior art date
Application number
KR1020070122637A
Other languages
English (en)
Other versions
KR20090055811A (ko
Inventor
김충배
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070122637A priority Critical patent/KR100948459B1/ko
Priority to US12/163,707 priority patent/US7880216B2/en
Publication of KR20090055811A publication Critical patent/KR20090055811A/ko
Application granted granted Critical
Publication of KR100948459B1 publication Critical patent/KR100948459B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Abstract

본 발명은, 반도체 기판의 소자분리영역에 트랜치들을 형성하는 단계; 상기 트랜치들 측벽 및 저면의 표면을 따라 제1 절연막을 형성하는 단계; 상기 트랜치들 하부의 상기 제1 절연막 상에 도전막 패턴들을 각각 형성하는 단계; 상기 도전막 패턴 상에 제2 절연막을 형성하는 단계; 상기 제2 절연막을 포함한 반도체 기판상에 상기 도전막 패턴들과 교차하도록 게이트 라인들을 형성하는 단계; 상기 게이트 라인들 사이의 상기 반도체 기판에 접합 영역을 형성하는 단계; 상기 게이트 라인들을 포함한 반도체 기판상에 층간 절연막을 형성하는 단계; 상기 도전막 패턴과 상기 도전막 패턴의 일측에 위치한 상기 접합 영역을 노출시키는 콘택 홀을 형성하는 단계; 및 상기 콘택 홀 내부에 도전 물질을 매립하여 콘택 플러그를 형성하는 단계로 이루어진다.
플래시 메모리, 비트 라인, 콘택 플러그

Description

플래시 메모리 소자 및 그의 제조 방법{Flash memory device and manufacturing method thereof}
본 발명은 플래시 메모리 소자 및 그의 제조 방법에 관한 것으로, 특히 별도의 드레인 콘택 공정 없이 접합 영역과 비트 라인을 쉽게 연결하여 드레인 콘택 공정 시 발생하는 소자의 신뢰성을 저하시키는 문제를 해소할 수 있는 플래시 메모리 소자 및 그의 제조 방법에 관한 것이다.
플래시 메모리 소자는 셀 어레이(Cell Array) 구조에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있다. NAND형 플래시 메모리 소자의 셀 어레이는 데이터를 저장하기 위한 다수의 셀이 직렬 연결된 셀 스트링들과 셀 스트링들의 양단에 각각 연결된 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터를 더 포함하여 구성된다. 그리고, 드레인 선택 트랜지스터는 드레인 선택 라인(DSL)에 연결되고, 소오스 선택 트랜지스터는 소오스 선택 라인(SSL)에 연결되도록 구성된다. 여기서, 드레인 선택 트랜지스터의 드레인은 셀 스트링당 하나씩 존재하여, 드레인 콘택(Drain Contact, DCT)을 통해 비트 라인(BL)과 연결된다. 또한, 모든 소오스 선택 트랜지스터의 소오스는 공통 소오스 라인(Common Source Line)에 병렬로 연결된다. 한편, 동일 워드 라인(WL)을 공유하는 다수의 셀이 하나의 페이지(page)를 구성한다. 또한, 셀 스트링들은 비트라인의 수만큼 구성되며, 이에 따라 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터도 그만큼 구성된다.
최근, NAND형 플래시 메모리 소자의 고집적화가 급속하게 진행되면서 게이트(Gate)의 높이가 높아짐에 따라 드레인 콘택 플러그 형성 시 콘택 홀의 중간 깊이에서 폭이 넓어지는 보잉(Bowing) 현상이 발생하고 이에 따른 드레인 콘택 플러그와 드레인 콘택 플러그 간의 스페이스가 작아지면서 쇼트 마진이 줄어들어 드레인 콘택 플러그간에 쇼트 불량이 발생된다.
또한, 드레인 콘택 플러그 상부에 비트 라인 형성 시 오버레이 불량으로 비트 라인의 쇼트(Short) 또는 누설(Leakage) 문제가 발생된다. 따라서, 드레인 콘택 플러그를 통해 비트 라인과 접합 영역이 연결되는 공정과정들 동안 전술한 바와 같은 문제를 비롯하여 저항 증가 등과 같은 여러 가지 소자의 신뢰성을 저하시키는 문제가 있었다.
전술한 문제를 해결하기 위해 본 발명은, 별도의 드레인 콘택 공정 없이 접합 영역과 비트 라인을 쉽게 연결하여 드레인 콘택 공정 시 발생하는 소자의 신뢰성을 저하시키는 문제를 해소할 수 있는 플래시 메모리 소자 및 그의 제조 방법을 제공하는데 목적이 있다.
전술한 목적을 달성하기 위해 본 발명은, 반도체 기판의 소자분리영역에 트랜치들을 형성하는 단계; 상기 트랜치들 측벽 및 저면의 표면을 따라 제1 절연막을 형성하는 단계; 상기 트랜치들 하부의 상기 제1 절연막 상에 도전막 패턴들을 각각 형성하는 단계; 상기 도전막 패턴 상에 제2 절연막을 형성하는 단계; 상기 제2 절연막을 포함한 반도체 기판상에 상기 도전막 패턴들과 교차하도록 게이트 라인들을 형성하는 단계; 상기 게이트 라인들 사이의 상기 반도체 기판에 접합 영역을 형성하는 단계; 상기 게이트 라인들을 포함한 반도체 기판상에 층간 절연막을 형성하는 단계; 상기 도전막 패턴과 상기 도전막 패턴의 일측에 위치한 상기 접합 영역을 노출시키는 콘택 홀을 형성하는 단계; 및 상기 콘택 홀 내부에 도전 물질을 매립하여 콘택 플러그를 형성하는 단계로 이루어진다.
본 발명에서, 상기 제1 절연막은 50 내지 1000Å 두께의 산화막으로 형성된다.
본 발명에서, 상기 도전막 패턴들이 비트 라인들로 사용된다.
본 발명에서, 상기 도전막 패턴들은 W, Al, Cu, Co, CoSi 및 Si 중의 어느 하나의 도전 물질로 형성된다.
본 발명에서, 상기 도전막 패턴들은 상기 트랜치들 내부의 상기 제1 절연막 상에 도전막을 매립한 후 에치백 공정을 실시한다.
본 발명에서, 상기 에치백 공정에 의해 상기 도전막 패턴들은 100 내지 1000Å 두께의 높이로 형성된다.
본 발명에서, 상기 제2 절연막은 HDP(High Density Plasma) 산화막 또는 PSZ(Polysiliane)으로 형성된다.
본 발명에서, 상기 제2 절연막을 형성하는 단계는 상기 제2 절연막을 형성한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하는 단계를 포함한다.
본 발명에서, 상기 게이트 라인들은 드레인 셀렉트 라인, 소오스 셀렉트 라인 및 워드 라인을 포함하여 구성된다.
본 발명에서, 상기 게이트 라인들은 차지 트랩(Charge Trap)막, 블러킹 절연막 및 콘트롤 게이트용 도전막을 포함하여 형성된다.
본 발명에서, 상기 차지 트랩막은 질화막 또는 실리콘질화막으로 형성된다.
본 발명에서, 상기 콘택 플러그는 드레인 셀렉트 라인에 형성된다.
본 발명에서, 상기 콘택 플러그는 W 또는 Al으로 형성된다.
본 발명에서, 상기 콘택 플러그를 형성하는 단계는 상기 금속 물질을 매립한 후 CMP 공정을 실시한다.
또한, 본 발명은, 반도체 기판의 소자분리영역에 형성된 소자분리막들; 상기 소자분리막들 내에 형성된 도전막 패턴들; 상기 반도체 기판상에 상기 도전막 패턴들과 교차하도록 형성된 게이트 라인들; 상기 게이트 라인들 사이의 상기 반도체 기판에 형성된 접합 영역들; 상기 게이트 라인들을 포함한 반도체 기판상에 형성된 층간 절연막; 상기 도전막 패턴들과 상기 도전막 패턴들의 일측에 위치한 상기 접합 영역들을 노출시키도록 형성된 콘택 홀; 및 상기 콘택 홀 내부에 도전 물질을 매립하여 형성된 콘택 플러그를 포함하여 이루어진다.
본 발명에서, 상기 소자분리막들은 제1 및 제2 절연막을 포함하여 형성된 플래시 메모리 소자이다.
본 발명에서, 상기 제1 절연막은 산화막으로 이루어지며, 상기 제2 절연막은 HDP(High Density Plasma) 산화막 또는 PSZ(Polysiliane)으로 이루어진 플래시 메모리 소자이다.
본 발명에서, 상기 도전막 패턴들은 W, Al, Cu, Co, CoSi 및 Si 중의 어느 하나의 도전 물질로 형성된 플래시 메모리 소자이다.
본 발명에서, 상기 도전막 패턴들은 상기 반도체 기판의 상부보다 낮은 높이로 형성된 플래시 메모리 소자이다.
본 발명에서, 상기 게이트 라인들은 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조로 형성된 플래시 메모리 소자이다.
본 발명에서, 상기 콘택 플러그는 W 또는 Al으로 형성된 플래시 메모리 소자이다.
본 발명에 따르면, 플래시 메모리 소자를 형성하기 위한 공정 과정에서 소자 분리영역에 도전막 패턴들을 형성하여 비트 라인으로 사용함으로써 접합 영역과 비트 라인이 드레인 콘택 플러그에 의해 수평적으로 전기적 연결될 수 있다. 즉, 접합 영역과 비트 라인을 연결하기 위한 통상의 수직적인 드레인 콘택 공정을 생략할 수 있어 드레인 콘택 공정에 의해 발생할 수 있었던 소자의 신뢰성을 저하시키는 여러 가지 문제를 원천적으로 해소할 수 있다.
또한, 접합 영역과 비트 라인이 수평적으로 형성됨에 따라 소자의 고집적화에 따른 콘택 플러그의 단면적에 의한 저항이 증가하는 문제가 발생하지 않아 소자 특성의 안전성을 확보하여 수율을 크게 향상시킬 수 있다.
이하에서는 첨부한 도면을 참조하여 본 발명의 일실시예에 따른 플래시 메모리 소자 및 그의 제조 방법을 자세히 설명한다.
본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
도 1a를 참조하면, 반도체 기판(100)의 소자분리영역에 형성된 트랜치(116)들 측벽 및 저면의 표면을 따라 제1 절연막(118)을 콘포말하게 형성한다. 구체적으로, 반도체 기판(100)상에 패드 질화막의 버퍼막 역할을 하는 패드 산화막 및 패드 질화막을 순차적으로 형성한다. 이어서, 소자분리마스크를 이용한 식각 공정으로 패드 질화막, 패드 산화막 및 반도체 기판(100)의 일부를 식각하여 반도체 기판(100)의 소자분리영역에 트랜치(116)들을 형성한다. 그 후, 트랜치(116)들 내 측면에 라이너 절연막(미도시)을 형성할 수 있다. 이때, 라이너 절연막(미도시)은 열산화 공정으로 형성된 실리콘 산화막(SiO2)으로 형성될 수 있다. 이어서, 패드 질화막 패턴(114)들 및 패드 산화막 패턴(112)들을 포함한 트랜치(116)들 측벽 및 저면의 표면을 따라 전체 구조 상부에 제1 절연막(118)을 형성한다. 이때, 제1 절연막(118)은 50 내지 1000Å 두께의 산화막으로 형성한다.
도 1b를 참조하면, 트랜치(116)들을 채우도록 제1 절연막(118)이 형성된 반도체 기판(100) 상부에 도전막(120)을 형성한다. 이때, 도전막(120)은 W, Al, Cu, Co, CoSi, Si 중의 어느 하나의 도전 물질로 형성될 수 있다.
도 1c를 참조하면, 트랜치(116)들 내부의 제1 절연막(118) 상에 잔류하는 도전막 패턴(120a)들을 형성한다. 이러한 도전막 패턴(120a)들은 트랜치(116)들 내부의 제1 절연막(118) 상에 매립된 도전막(120)에 대해 도전막(120)이 트랜치(116)의 하부에만 잔류되도록 에치백 공정을 실시함에 따라 적절한 높이로 형성될 수 있다. 즉, 에치백 공정에 의해 도전막 패턴(120a)들은 트랜치(116)의 저면으로부터 100 내지 1000Å 두께의 높이로 형성되는 것이 바람직하며, 이러한 도전막 패턴(120a)들은 비트 라인(BL)들로 사용하기 위함이다.
즉, 본 발명의 실시예에서와 같이, 소자분리영역에 도전막 패턴(120a)들로 이루어진 비트 라인(BL)들을 형성함으로써 이러한 비트 라인(BL)들은 후속의 접합 영역과 수평적인 위치에 형성된다. 이에 따라, 접합 영역과 비트 라인(BL)이 후속의 드레인 콘택 플러그에 의해 쉽게 연결될 수 있어 통상의 드레인 콘택 공정이 생략될 수 있다. 따라서, 드레인 콘택 공정에 의해 발생할 수 있는 소자의 신뢰성을 저하시키는 문제를 원천적으로 해소할 수 있다.
도 1d를 참조하면, 비트 라인(BL)들이 형성된 반도체 기판(100)상의 전체구조 상부에 제2 절연막(122)을 형성한다. 이때, 제2 절연막(122) HDP(High Density Plasma) 산화막 또는 PSZ(Polysiliane)으로 형성될 수 있다. 이러한 제2 절연막(122)을 형성한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하여 평탄화한다. 즉, 도전막 패턴(120a)들로 이루어진 비트 라인(BL)들 상부에 제2 절연막(122)이 형성됨에 따라 제1 절연막(118)과 함께 비트 라인(BL)들의 사면이 절연막으로 에워싸진다.
도 1e를 참조하면, 반도체 기판(100)의 활성 영역상에 형성된 패드 질화막 패턴(114)들 및 패드 산화막 패턴(112)들을 제거한다. 이때, 패드 질화막 패턴(114)들은 습식 식각으로 H3PO3 화학용액을 이용하여 제거할 수 있다. 또한, 패드 질화막 패턴(114)들의 제거 시 패드 질화막 패턴(114)들의 표면에 형성된 제1 절연막(118) 및 제2 절연막(122)의 일부가 함께 제거되어 식각된 제1 절연막(118a) 및 식각된 제2 절연막(122a) 형태로 존재할 수 있다. 여기서, 도전막 패턴(120a)들의 상부에 잔류하는 제2 절연막은 도전막 패턴(120a)들의 상부가 노출되지 않도록 하는 범위까지 제거되는 것이 바람직하다.
도 1f를 참조하면, 제2 절연막을 포함한 반도체 기판(100)상에 적층 게이트 도전막(130)을 형성한다. 구체적으로, 반도체 기판(100)의 활성 영역 상에 열산화막으로 이루어진 터널 절연막(110a)을 형성한다. 이어서, 터널 절연막(110a)을 포함한 반도체 기판(100)상에 차지 트랩(Charge Trap)막(124), 블러킹 절연막(126) 및 콘트롤 게이트용 도전막(128)을 순차적으로 형성한다. 즉, 실리콘 반도체 기판(100) 상에 터널 절연막(110a), 차지 트랩막, 블러킹 절연막 및 콘트롤 게이트용 도전막으로 이루어진 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조의 적층 게이트 도전막(130)이 형성될 수 있다. 이때, 차지 트랩막(124)은 질화막 또는 실리콘질화막으로 형성되고 콘트롤 게이트용 도전막(128)은 고유전 상수를 갖는 게이트용 도전막으로 형성될 수 있다.
도 2a를 참조하면, 전술한 바와 같은 SONOS 구조의 적층 게이트 도전막(130)을 각각의 막들에 대한 적절한 식각 조건에 따라 선택적 식각하여 반도체 기판(100)상에 게이트 라인(GL)(130a)들을 형성한다. 도 2a는 도 1f에서 형성한 적층 게이트 도전막(130)의 식각 공정이 실시된 후 게이트 라인(GL)(130a)들이 형성된 평면도이다. 도 2a에서 보듯이, 게이트 라인(GL)(130a)들은 게이트 라인(GL)(130a)들 하부에 형성된 도전막 패턴(120a)들로 이루어진 비트 라인(BL)들과 교차하여 형성된다. 이러한 게이트 라인(GL)(130a)들을 형성한 후 게이트 라인(GL)(130a)들 양측의 반도체 기판(100)에 이온 주입 공정을 실시하여 접합 영역(111)을 형성할 수 있다.
도 1g를 참조하면, 게이트 라인(GL)(130a)들을 포함한 반도체 기판(100) 전체 구조상에 ILD(Interlayer Dielectric)(132)을 형성한다.
도 2b를 참조하면, ILD(132)를 식각하여 도전막 패턴(120a)들로 이루어진 비트 라인(BL)들과 비트 라인(BL)들 일측의 활성 영역에 위치한 접합 영역을 노출시키는 콘택 홀을 형성한다. 그 후, 콘택 홀을 채우도록 도전 물질을 매립하여 콘택 플러그(134)를 형성한다. 이때, 도전 물질을 매립한 후 ILD(132)가 노출되도록 화학적 기계적 연마(CMP) 공정을 실시하여 도전 물질의 일부를 제거한다. 콘택 플러그(134)를 형성하기 위한 도전 물질로는 W 또는 Al을 사용한다.
도 2b는 도 1g에서 콘택 홀이 형성될 층간 절연막(132)의 식각 공정이 실시된 후 콘택 플러그(134)들이 형성된 후의 평면도이다. 도 2b에서 보듯이, 콘택 플러그(134)는 드레인 셀렉트 라인(DSL) 영역에 형성되어 활성 영역에 형성된 접합 영역과 비트 라인(BL)을 수평으로 전기적 연결할 수 있다. 본 발명에서는 콘택 플러그(134)가 드레인 셀렉트 라인(DSL)에 형성되는 것으로 설명하였지만 드레인 셀렉트 라인(DSL) 이외의 콘택이 형성될 영역에서 전술한 방법으로 형성할 수 있다.
도 3을 참조하면, 도 2b의 설명을 좀 더 구체화하기 위한 도 2b의 I-I' 단면도를 나타낸다. 반도체 기판의 활성 영역에 형성된 접합 영역과 접합 영역 상부에 형성되던 비트 라인을 연결하는 통상의 수직적인 드레인 콘택 플러그를 사용하는 대신 본 발명에서와 같이, 반도체 기판(100) 활성 영역에 형성된 접합 영역(즉, 드레인 영역)(111)과 도전막 패턴(120a)로 이루어진 비트 라인(BL)이 수평적으로 형성됨에 따라 접합 영역(111)과 비트 라인(BL)이 드레인 콘택 플러그(134)에 의해 보다 쉽게 연결될 수 있다. 그리하여, 점차 플래시 메모리 소자의 고집적화에 따라 콘택 플러그 형성시 발생하는 저항이 증가하는 문제를 개선함으로써 소자 특성의 안전성을 확보할 수 있다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
도 1a 내지 도 1g는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 순차적인 공정 단면도들이다.
도 2a 및 도 2b는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정 평면도들이다.
도 3은 도 2b에서 I-I' 방향으로 자른 공정 단면도이다.
110 : 반도체 기판 110a : 터널 절연막
112 : 패드 산화막 패턴 114 : 패드 질화막 패턴
116 : 트랜치 118 : 제1 절연막
118a : 식각된 제1 절연막 120 : 도전막
120a : 도전막 패턴 122 : 제2 절연막
122a : 식각된 제2 절연막 124 : 차지 트랩막
126 : 블러킹 절연막 128 : 콘트롤 게이트용 도전막
130 : 적층 게이트 도전막 130a : 게이트 라인
132 : ILD 134 : 콘택 플러그

Claims (21)

  1. 반도체 기판의 소자분리영역에 트랜치들을 형성하는 단계;
    상기 트랜치들 측벽 및 저면의 표면을 따라 제1 절연막을 형성하는 단계;
    상기 트랜치들 하부의 상기 제1 절연막 상에 도전막 패턴들을 각각 형성하되, 상기 도전막 패턴의 상부는 상기 반도체 기판의 상부보다 높이가 낮은 단계;
    상기 도전막 패턴 상에 제2 절연막을 형성하는 단계;
    상기 제2 절연막을 포함한 반도체 기판상에 상기 도전막 패턴들과 교차하도록 게이트 라인들을 형성하는 단계;
    상기 게이트 라인들 사이의 상기 반도체 기판에 접합 영역을 형성하는 단계;
    상기 게이트 라인들을 포함한 반도체 기판상에 층간 절연막을 형성하는 단계;
    상기 도전막 패턴과 상기 도전막 패턴의 일측에 위치한 상기 접합 영역을 노출시키는 콘택 홀을 형성하는 단계; 및
    상기 콘택 홀 내부에 도전 물질을 매립하여 콘택 플러그를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 절연막은 50 내지 1000Å 두께의 산화막으로 형성되는 플래시 메모 리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 도전막 패턴들이 비트 라인들로 사용되는 플래시 메모리 소자의 제조 방법.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 도전막 패턴들은 W, Al, Cu, Co, CoSi 및 Si 중의 어느 하나의 도전 물질로 형성되는 플래시 메모리 소자의 제조 방법.
  5. 제 1 항 또는 제 3 항에 있어서,
    상기 도전막 패턴들은 상기 트랜치들 내부의 상기 제1 절연막 상에 도전막을 매립한 후 에치백 공정을 실시하여 형성하는 플래시 메모리 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 에치백 공정에 의해 상기 도전막 패턴들은 100 내지 1000Å 두께의 높 이로 형성되는 플래시 메모리 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제2 절연막은 HDP(High Density Plasma) 산화막 또는 PSZ(Polysiliane)으로 형성되는 플래시 메모리 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제2 절연막을 형성하는 단계는 상기 제2 절연막을 형성한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 게이트 라인들은 드레인 셀렉트 라인, 소오스 셀렉트 라인 및 워드 라인을 포함하여 구성되는 플래시 메모리 소자의 제조 방법.
  10. 제 1 항 또는 제 9 항에 있어서,
    상기 게이트 라인들은 차지 트랩(Charge Trap)막, 블러킹 절연막 및 콘트롤 게이트용 도전막을 포함하여 형성되는 플래시 메모리 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 차지 트랩막은 질화막 또는 실리콘질화막으로 형성되는 플래시 메모리 소자의 제조 방법.
  12. 제 1 항에 있어서,
    상기 콘택 플러그는 드레인 셀렉트 라인에 형성되는 플래시 메모리 소자의 제조 방법.
  13. 제 1 항 또는 제 12 항에 있어서,
    상기 콘택 플러그는 W 또는 Al으로 형성되는 플래시 메모리 소자의 제조 방법.
  14. 제 1 항에 있어서,
    상기 콘택 플러그를 형성하는 단계는 상기 도전 물질을 매립한 후 CMP 공정을 실시하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  15. 반도체 기판의 소자분리영역에 형성된 소자분리막들;
    상기 소자분리막들 내에 형성되며 상기 반도체 기판의 상부보다 낮은 높이로 형성된 도전막 패턴들;
    상기 반도체 기판상에 상기 도전막 패턴들과 교차하도록 형성된 게이트 라인들;
    상기 게이트 라인들 사이의 상기 반도체 기판에 형성된 접합 영역들;
    상기 게이트 라인들을 포함한 반도체 기판상에 형성된 층간 절연막;
    상기 도전막 패턴들과 상기 도전막 패턴들의 일측에 위치한 상기 접합 영역들을 노출시키도록 형성된 콘택 홀; 및
    상기 콘택 홀 내부에 도전 물질을 매립하여 형성된 콘택 플러그를 포함하는 플래시 메모리 소자.
  16. 제 15 항에 있어서,
    상기 소자분리막들은 제1 및 제2 절연막을 포함하여 형성된 플래시 메모리 소자.
  17. 제 16 항에 있어서,
    상기 제1 절연막은 산화막으로 이루어지며, 상기 제2 절연막은 HDP(High Density Plasma) 산화막 또는 PSZ(Polysiliane)으로 이루어진 플래시 메모리 소자.
  18. 제 15 항에 있어서,
    상기 도전막 패턴들은 W, Al, Cu, Co, CoSi 및 Si 중의 어느 하나의 도전 물질로 형성된 플래시 메모리 소자.
  19. 삭제
  20. 제 15 항에 있어서,
    상기 게이트 라인들은 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조로 형성된 플래시 메모리 소자.
  21. 제 15 항에 있어서,
    상기 콘택 플러그는 W 또는 Al으로 형성된 플래시 메모리 소자.
KR1020070122637A 2007-11-29 2007-11-29 플래시 메모리 소자 및 그의 제조 방법 KR100948459B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070122637A KR100948459B1 (ko) 2007-11-29 2007-11-29 플래시 메모리 소자 및 그의 제조 방법
US12/163,707 US7880216B2 (en) 2007-11-29 2008-06-27 Flash memory device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070122637A KR100948459B1 (ko) 2007-11-29 2007-11-29 플래시 메모리 소자 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
KR20090055811A KR20090055811A (ko) 2009-06-03
KR100948459B1 true KR100948459B1 (ko) 2010-03-17

Family

ID=40674877

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070122637A KR100948459B1 (ko) 2007-11-29 2007-11-29 플래시 메모리 소자 및 그의 제조 방법

Country Status (2)

Country Link
US (1) US7880216B2 (ko)
KR (1) KR100948459B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101510480B1 (ko) * 2008-12-24 2015-04-08 주식회사 동부하이텍 플래시 메모리 소자 및 그 제조 방법
KR20130023993A (ko) * 2011-08-30 2013-03-08 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930006944A (ko) * 1991-09-17 1993-04-22 김광호 반도체 기억장치의 제조방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2675827B2 (ja) 1988-08-26 1997-11-12 富士通株式会社 レーザ走査装置
US6936885B2 (en) * 2000-01-17 2005-08-30 Samsung Electronics Co., Ltd. NAND-type flash memory devices and methods of fabricating the same
US6870212B2 (en) * 2002-10-07 2005-03-22 Powerchip Semiconductor Corp. Trench flash memory device and method of fabricating thereof
KR100554516B1 (ko) * 2004-06-29 2006-03-03 삼성전자주식회사 반도체 장치의 제조 방법
JP4758625B2 (ja) * 2004-08-09 2011-08-31 ルネサスエレクトロニクス株式会社 半導体装置
KR100654560B1 (ko) * 2005-12-27 2006-12-05 동부일렉트로닉스 주식회사 플래시 메모리 소자 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930006944A (ko) * 1991-09-17 1993-04-22 김광호 반도체 기억장치의 제조방법

Also Published As

Publication number Publication date
KR20090055811A (ko) 2009-06-03
US20090140378A1 (en) 2009-06-04
US7880216B2 (en) 2011-02-01

Similar Documents

Publication Publication Date Title
US6790729B1 (en) Method of manufacturing NAND flash memory device
US8273652B2 (en) Semiconductor memory device and method of manufacturing the same
US20120205805A1 (en) Semiconductor device and method of manufacturing the same
US8502295B2 (en) Nonvolatile memory device
KR100771805B1 (ko) 플래쉬 메모리 소자의 제조 방법
CN102969337A (zh) 半导体器件及其制造方法
JP2011100946A (ja) 半導体記憶装置
KR20140018515A (ko) 반도체 장치 및 그 제조 방법
KR101044486B1 (ko) 반도체 소자의 레지스터 및 그 제조방법
US7851290B2 (en) Method of fabricating semiconductor device
US8017992B2 (en) Flash memory device and method of fabricating the same
KR100948459B1 (ko) 플래시 메모리 소자 및 그의 제조 방법
KR20210103255A (ko) 3차원 비휘발성 메모리 소자 및 그 제조방법
KR20100008942A (ko) 반도체 소자 및 그 제조 방법
KR101060868B1 (ko) 불휘발성 메모리 소자 및 그 제조방법
JP4944766B2 (ja) 半導体装置及びその製造方法
US20080203458A1 (en) Semiconductor Memory Device and Method of Fabricating the Same
JP2011199084A (ja) 半導体記憶装置及びその製造方法
JP2009252820A (ja) 半導体装置の製造方法
KR100875048B1 (ko) 반도체 소자 및 그 제조 방법
TW202329407A (zh) 包括含碳接觸柵的半導體裝置
KR20090009392A (ko) 반도체 소자의 제조 방법
KR100943482B1 (ko) 플래시메모리 셀을 갖는 반도체소자의 제조방법
KR20080061482A (ko) 반도체 소자 및 그의 제조 방법
KR20050086294A (ko) 낸드 플래쉬 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee