KR20050002088A - 플래쉬 메모리 소자의 플로팅 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 플로팅 게이트 형성 방법에 관한 것으로, 플로팅 게이트용 폴리실리콘층을 단일층으로 두껍게 형성하고 소자 분리막을 SA-STI(Self Align-Shallow Trench Isolation) 방식으로 형성한 후, 소자 분리막의 상부를 식각하여 폴리실리콘층의 측벽을 일부 노출시킴으로써, 공정 마진이 감소하더라도 플로팅 게이트의 표면적이 감소하는 것을 최대한 방지하면서 정렬 오차가 발생되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
Description
본 발명은 플래쉬 메모리 소자의 플로팅 게이트 형성 방법에 관한 것으로, 특히 NAND형 플래시 메모리 소자에서 플로팅 게이트 패터닝 시 정렬 오차를 방지할 수 있는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법에 관한 것이다.
일반적인, NAND형 플래시 메모리 소자의 플로팅 게이트 형성 방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 기술에 따른 플래쉬 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 소정의 공정이 진행된 반도체 기판(101)의 셀 영역에 터널 산화막(102), 제1 폴리실리콘층(103) 및 패드 질화막(104)을 순차적으로 형성한다.
도 1b를 참조하면, 소자 분리 영역이 정의된 식각 마스크를 이용한 식각 공정으로 패드 질화막(104), 제1 폴리실리콘층(103) 및 터널 산화막(102)을 순차적으로 식각한다. 이로써, 소자 분리 영역의 반도체 기판(101)이 노출된다. 이어서, 소자 분리 영역의 반도체 기판(101)의 소정 깊이까지 식각하여 트렌치(105)를 형성한다.
도 1c를 참조하면, 트렌치(105)가 완전히 매립되도록 전체 상부에 절연 물질층을 형성한 후, 패드 질화막(도 1b의 104) 상부의 절연 물질층을 제거하여 소자 분리 영역에 소자 분리막(105)을 형성한다. 이로써, 소자 분리 영역과 활성 영역이 동시에 정의된다. 도 1a 내지 도 1c에서와 같이 소자 분리막(106)을 형성하는 방식을 SA-STI(Self Align-Shallow Trench Isolation) 방식이라 한다.
이어서, 패드 질화막(도 1b의 104)을 제거한다. 패드 질화막(도 1b의 104)이 제거되면서, 패드 질화막(도 1b의 104)의 두께만큼 소자 분리막(106)의 상부가 노출된다. 한편, 패드 질화막(도 1b의 104)을 제거하는 과정에서, 하부의 터널 산화막(102)이나 소자 분리막(106)의 가장 자리가 제1 폴리실리콘층(103)에 의해 보호되기 때문에, 소자 분리막(106)의 가장 자리에 모우트가 발생되거나 터널 산화막(102)의 가장 자리에 식각 손상이 발생되는 것을 방지할 수 있다.
도 1d를 참조하면, 전체 상부에 제2 폴리실리콘층(107)을 형성한다. 제2 폴리실리콘층(107)은 소자 분리막(106)의 상부를 완전히 덮을 수 있는 두께로 형성한다.
도 1e를 참조하면, 식각 공정으로 제2 폴리실리콘층(107)을 패터닝한다. 이로써, 제1 및 제2 폴리실리콘층(103 및 107)으로 이루어진 플로팅 게이트(110)가 형성된다. 이때, 제2 폴리실리콘층(107)은 제1 폴리실리콘층(103)과 전기적으로 접촉하며, 플로팅 게이트(110)의 전체 표면적을 증가시켜 최종적으로 플로팅 게이트(110)와 콘트롤 게이트(도시되지 않음)의 커플링 비를 증가시키는 역할을 한다.
상기에서와 같이, 소자 분리막(106)을 SA-STI 방식으로 형성하면, 소자 분리막(106)의 상부 가장자리에 모우트가 발생되거나 터널 산화막(102)의 가장 자리에 식각 손상이 발생되는 것을 방지할 수 있다.
하지만, 소자의 집적도가 점점 높아질수록 제1 폴리실리콘(103)의 간격이 좁아져 후속 공정의 마진이 감소한다. 이로 인해, 제2 폴리실리콘층(107)을 패터닝하는 과정에서 정렬 오차가 조금이라도 발생하면, 제2 폴리실리콘층(107)의 식각 영역이 소자 분리 영역과 중첩되지 않고 활성 영역에 형성된 제1 폴리실리콘층(103)과 중첩된다. 이렇게, 제2 폴리실리콘층(107)의 식각 영역이 제1 폴리실리콘층(103)과 중첩되면, 도 1e에서와 같이, 식각 과정에서 제1 폴리실리콘층(103)도 식각되어 공정의 신뢰성 및 소자의 전기적 특성이 저하될 수 있다.
한편, 정렬 오차에 대한 공정 마진을 확보하기 위해서는 제2 폴리실리콘층(107)의 패턴간 폭이 최소화되도록 식각 공정을 실시해야 하는데, 제1 폴리실리콘(103)의 간격이 좁기 때문에 제2 폴리실리콘층(107)의 패턴간 폭을 줄이는 데에는 한계가 있다.
또한, 플로팅 게이트(110)를 제1 및 제2 폴리실리콘층(103 및 107)의 적층 구조로 형성하기 때문에, 제2 폴리실리콘층(107)을 형성하기 전에 제1 폴리실리콘층(103)의 표면에 자연 산화막이 형성될 수 있다. 이러면, 제1 및 제2 폴리실리콘층(103 및 107)의 계면이 자연 산화막이 형성된 상태로 폴리실리콘층(110)이 형성되므로 소자의 전기적 특성이 저하될 수 있다. 그래서, 제2 폴리실리콘층(107)을 형성하기 전에 세정 공정을 실시하기도 하는데, HF 등이 제1 폴리실리콘층(103)의그레인 경계를 통하여 터널 산화막(102)을 손상시키는 문제점이 발생될 수 있다. 이를 방지하기 위하여 측벽이 소자 분리막에 의해 가려지는 제1 폴리실리콘층(103)을 두껍게 형성하면, 플로팅 게이트와 콘트롤 게이트의 커플링 비가 감소하게 된다.
이에 대하여, 본 발명의 플래쉬 메모리 소자의 플로팅 게이트 형성 방법은 플로팅 게이트용 폴리실리콘층을 단일층으로 두껍게 형성하고 소자 분리막을 SA-STI(Self Align-Shallow Trench Isolation) 방식으로 형성한 후, 소자 분리막의 상부를 식각하여 폴리실리콘층의 측벽을 일부 노출시킴으로써, 공정 마진이 감소하더라도 플로팅 게이트의 표면적이 감소하는 것을 최대한 방지하면서 정렬 오차가 발생되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
도 1a 내지 도 1e는 종래 기술에 따른 플래쉬 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 3은 본 발명의 다른 실시예에 따른 플래쉬 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반도체 기판 102, 202 : 터널 산화막
103 : 제1 폴리실리콘층 203 : 폴리실리콘층
203a : 폴리실리콘층 측벽 104, 204 : 패드 질화막
105, 205 : 트렌치 106, 206 : 소자 분리막
107 : 제2 폴리실리콘층 207 : 플로팅 게이트 스페이서
110, 210 : 플로팅 게이트
본 발명의 실시예에 따른 플래쉬 메모리 소자의 플로팅 게이트 형성 방법은 반도체 기판 상에 터널 산화막, 폴리실리콘층 및 패드 질화막을 순차적으로 형성하는 단계와, 소자 분리 영역의 패드 질화막, 폴리실리콘층, 터널 산화막 및 반도체 기판을 순차적으로 식각하여 트렌치를 형성하는 단계와, 트렌치에 절연물질층을 패드 질화막의 높이까지 형성하여 소자 분리막을 형성하는 단계와, 패드 질화막을 제거하는 단계, 및 소자 분리막의 높이가 폴리실리콘층의 높이보다 낮아지도록 소자분리막의 상부를 식각하는 단계를 포함한다.
상기에서, 폴리실리콘층은 플로팅 게이트의 목표 두께로 형성한다.
소자 분리막의 상부 식각 시 잔류 높이가 폴리실리콘층 두께의 1/5 내지 1/2이 되도록 그 상부를 식각한다.
소자 분리막의 상부를 식각한 후에는, 폴리실리콘층의 측벽에 폴리실리콘으로 이루어진 스페이서를 더 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2a를 참조하면, 소정의 공정이 진행된 반도체 기판(201)의 셀 영역에 터널 산화막(202), 폴리실리콘층(203) 및 패드 질화막(204)을 순차적으로 형성한다. 이때, 폴리실리콘층(203)은 플로팅 게이트의 목표 두께로 형성한다.
도 2b를 참조하면, 소자 분리 영역이 정의된 식각 마스크를 이용한 식각 공정으로 패드 질화막(204), 폴리실리콘층(203) 및 터널 산화막(202)을 순차적으로 식각한다. 이로써, 소자 분리 영역의 반도체 기판(201)이 노출된다. 이어서, 소자 분리 영역의 반도체 기판(201)의 소정 깊이까지 식각하여 트렌치(205)를 형성한다.
도 2c를 참조하면, 트렌치(205)가 완전히 매립되도록 전체 상부에 절연 물질층을 형성한 후, 패드 질화막(도 2b의 204) 상부의 절연 물질층을 제거하여 소자 분리 영역에 소자 분리막(205)을 형성한다. 이로써, 소자 분리 영역과 활성 영역이 동시에 정의된다.
이어서, 패드 질화막(도 2b의 204)을 제거한다. 패드 질화막(도 2b의 204)이 제거되면서, 패드 질화막(도 2b의 204)의 두께만큼 소자 분리막(206)의 상부가 노출된다. 한편, 패드 질화막(도 2b의 204)을 제거하는 과정에서, 하부의 터널 산화막(202)이나 소자 분리막(206)의 가장 자리가 폴리실리콘층(203)에 의해 보호되기 때문에, 소자 분리막(206)의 가장 자리에 모우트가 발생되거나 터널 산화막(202)의 가장 자리에 식각 손상이 발생되는 것을 방지할 수 있다.
도 2d를 참조하면, 소자 분리막(206)의 상부를 식각하여 폴리실리콘층(203)의 측벽(103a)을 노출시킨다. 여기서, 소자 분리막(206)의 상부는 건식 식각이나 습식 식각으로 제거할 수 있으며, 소자 분리막(206)의 식각률에 따라 시간을 조절하여 식각량을 조절한다. 이때, 폴리실리콘층(203)의 측벽(203a)을 충분히 노출시키면 소자 분리막(206)이 반도체 기판(201)의 표면보다 낮게 잔류하지 않도록 소자 분리막(206)의 상부 식각량을 조절하며, 소자 분리막(206)의 높이가 폴리실리콘층(203) 두께의 1/5 내지 1/2이 되도록 식각량을 조절하는 것이 바람직하다.
이로써, 폴리실리콘층(203)으로 이루어진 플로팅 게이트가 형성된다.
도 3은 본 발명의 다른 실시예에 따른 플래쉬 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위한 소자의 단면도이다.
도 3을 참조하면, 도 2a 내지 도 2d에서 설명한 방법으로 폴리실리콘층(203)을 형성하고, 폴리실리콘층(203) 사이의 소자 분리막(206) 상부를 식각한 후에, 폴리실리콘층(203)의 측벽에 폴리실리콘층으로 이루어진 플로팅 게이트 스페이서(207)를 추가로 형성할 수 있다. 플로팅 게이트 스페이서(207)는 전체 상부에 폴리실리콘층을 형성한 후, 전면 식각 공정을 실시하여 형성할 수 있다. 이로써, 폴리실리콘층(203)과 플로팅 게이트 스페이서(207)로 이루어진 플로팅 게이트(210)가 형성된다.
이 경우에는, 플로팅 게이트(110)의 간격을 보다 더 좁힐 수 있으며, 따라서 후속 공정에서 형성될 콘트롤 게이트와의 커플링비를 증가시켜 소자의 전기적 특성을 보다 더 향상시킬 수 있다.
상기에서 서술한 방법으로 플래쉬 메모리 소자의 플로팅 게이트를 형성하면 다음과 같은 효과를 얻을 수 있다.
첫째, 소자 분리막을 SA-STI 방식으로 형성함으로써 터널 산화막의 가장자리에 식각 손상이 발생되는 것을 방지하고, 소자 분리막의 상부 가장자리에 모우트가 발생되는 것을 방지할 수 있다.
둘째, 플로팅 게이트를 적층 구조로 형성하는 경우 상부와 하부 폴리실리콘층의 계면에 자연 산화막이 형성되었으나 단일층으로 형성함으로써, 플로팅 게이트 내부에 자연 산화막이 형성되는 것을 방지할 수 있으며, 자연 산화막을 제거하기 위한 세정 공정을 생략하여 HF 등에 의한 터널 산화막의 손상을 방지하고 공정 단계를 감소시킬 수 있다.
셋째, 플로팅 게이트를 단일층으로 형성함으로써, 플로팅 게이트의 불순물 농도를 균일하게 조절할 수 있다.
넷째, 한번의 PR 형성/식각/PR 제거 공정으로 폴리실리콘층을 패터닝하여 플로팅 게이트를 형성할 수 있어, 공정 단계를 감소시킬 수 있다.
다섯째, 종래에 제2 폴리실리콘층과 소자 분리막이 중첩되던 영역의 두배만큼 셀 사이즈를 감소시킬 수 있다.
여섯째, 공정상 패터닝 가능한 최소 사이즈가 'F'라 하고, 조절 가능한 부정합(Overlay)이 약 'F/3'라 할 때, 종래 셀의 X 방향 사이즈가 '2*F+2*F/3'이 된다. 따라서, 본 발명에서 제시한 방법을 이용하면 셀의 X 방향 사이즈는 '2*F'가 되어 약 25%의 셀 사이즈를 축소시킬 수 있다.
Claims (4)
- 반도체 기판 상에 터널 산화막, 폴리실리콘층 및 패드 질화막을 순차적으로 형성하는 단계;소자 분리 영역의 상기 패드 질화막, 상기 폴리실리콘층, 상기 터널 산화막 및 상기 반도체 기판을 순차적으로 식각하여 트렌치를 형성하는 단계;상기 트렌치에 절연물질층을 상기 패드 질화막의 높이까지 형성하여 소자 분리막을 형성하는 단계;상기 패드 질화막을 제거하는 단계; 및상기 소자 분리막의 높이가 상기 폴리실리콘층의 높이보다 낮아지도록 상기 소자 분리막의 상부를 식각하는 단계를 포함하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서,상기 폴리실리콘층이 플로팅 게이트의 목표 두께로 형성되는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서,상기 소자 분리막의 잔류 높이가 상기 폴리실리콘층 두께의 1/5 내지 1/2인 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서, 상기 소자 분리막의 상부를 식각한 후,상기 폴리실리콘층의 측벽에 폴리실리콘으로 이루어진 스페이서가 더 형성되는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
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| CN103943478A (zh) * | 2014-04-03 | 2014-07-23 | 武汉新芯集成电路制造有限公司 | 浮栅结构的制备方法 |
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2003
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