KR100612559B1 - 플래시 메모리 셀의 플로팅 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 셀의 플로팅 게이트 형성 방법에 관한 것으로, 터널 산화막, 제1 폴리실리콘층 및 패드 질화막을 순차적으로 형성하고 SA-STI(Self-Aligned Shallow Trench Isolation) 공정으로 제1 폴리실리콘층을 패터닝하면서 소자 분리 영역에 소자 분리막을 형성한 후, 잔류하는 패드 질화막의 표면을 소정의 두께만큼 식각하여 축소시키고 그 측벽에 제2 폴리실리콘층을 형성하여 제1 및 제2 폴리실리콘층으로 이루어진 플로팅 게이트를 실린더 형태로 형성함으로써, 표면적을 증가시킴과 동시에 제2 폴리실리콘층을 정확하게 정렬할 수 있고 증착 두께로 간격을 조절할 수 있어 공정 마진을 확보하고 공정의 신뢰성을 향상시킬 수 있다.
플로팅 게이트, SA-STI, 패드 질화막, 정렬오차
Description
도 1은 종래 기술에 따른 난드 플래시 메모리 셀의 플로팅 게이트 형성 방법과 구조를 설명하기 위한 소자의 단면도이다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 플래시 메모리 셀의 플로팅 게이트 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반도체 기판 102, 202 : 터널 산화막
103, 203 : 제1 폴리실리콘층 204 : 패드 질화막
206 : 트렌치 104, 207 : 소자 분리막
105, 208 : 제2 폴리실리콘층
본 발명은 플래시 메모리 셀의 플로팅 게이트 형성 방법에 관한 것으로, 특히 정렬과 중첩에 관한 공정 마진을 확보하고 플로팅 게이트의 표면적을 증가시키기 위한 플래시 메모리 셀의 플로팅 게이트 형성 방법에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라, 난드 플래시 소자의 제조 공정에서는 SA-STI(Self Aligned Shallow Trench Isolation) 방식을 이용하여 소자 분리막을 형성하면서 플로팅 게이트의 일부를 동시에 형성한다. 소자 분리막을 SA-STI 방식으로 형성한 난드 플래시 메모리 셀의 구조를 형성하면 다음과 같다.
도 1은 종래 기술에 따른 난드 플래시 메모리 셀의 플로팅 게이트 형성 방법과 구조를 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(101) 상에 터널 산화막(102)과, 플로팅 게이트를 형성하기 위한 제1 폴리실리콘층(103) 및 패드 질화막(도시되지 않음)을 순차적으로 형성한다. 이어서, 소자 분리 영역이 정의되도록 패드 질화막을 패터닝한다. 이후, 패드 질화막을 식각 마스크로 사용하여, 제1 폴리실리콘층(103) 및 터널 산화막(102)을 식각한다. 식각 공정에 의해 반도체 기판(101)의 소자 분리 영역이 노출된다.
계속해서, 반도체 기판(101)의 소자 분리 영역을 식각하여 트렌치를 형성한 후, 트렌치를 절연 물질로 매립하여 소자 분리막(104)을 형성한다. 이로써, 소자 분리 영역에는 소자 분리막(104)이 형성되고 활성 영역에는 플로팅 게이트용 제1 폴리실리콘층(13)이 형성되면서 자체 정렬된다. 이러한 공정을 SA-STI 공정이라 한 다.
이어서, 전체 상부에 플로팅 게이트를 형성하기 위한 제2 폴리실리콘층(105)을 형성한 후, 식각 공정으로 소자 분리막(104) 상부의 제2 폴리실리콘층(105)을 일부 제거하여 워드라인과 수직 방향으로 패터닝한다. 이때, 소자 분리막(104)의 상부에서 제2 폴리실리콘층(105)의 일부만이 제거되기 때문에, 제2 폴리실리콘층(105)의 가장자리는 소자 분리막(104)과 중첩(A)된다. 제2 폴리실리콘층(105)은 제1 폴리실리콘층(103)과 전기적/물리적으로 접촉하며, 최종적으로 플로팅 게이트의 높이와 전체 표면적을 증가시켜 콘트롤 게이트(도시되지 않음)와의 커플링 비를 증가시키는 역할을 한다.
하지만, 집적도가 높아져 디자인 룰이 작아질수록 제2 폴리실리콘층(105)의 간격이 좁아져 제2 폴리실리콘층(105)의 간격을 조절하기가 쉽지 않다. 더욱이, 제2 폴리실리콘층(105)의 정렬 오차가 발생할 경우 제2 폴리실리콘층(105)이 인접한 제1 폴리실리콘층(103)과 연결될 수 있어 불량이 발생될 수 있다.
이에 대하여, 본 발명이 제시하는 플래시 메모리 셀의 플로팅 게이트 형성 방법은 터널 산화막, 제1 폴리실리콘층 및 패드 질화막을 순차적으로 형성하고 SA-STI(Self-Aligned Shallow Trench Isolation) 공정으로 제1 폴리실리콘층을 패터닝하면서 소자 분리 영역에 소자 분리막을 형성한 후, 잔류하는 패드 질화막의 표면을 소정의 두께만큼 식각하여 축소시키고 그 측벽에 제2 폴리실리콘층을 형성하여 제1 및 제2 폴리실리콘층으로 이루어진 플로팅 게이트를 실린더 형태로 형성함으로써, 표면적을 증가시킴과 동시에 제2 폴리실리콘층을 정확하게 정렬할 수 있고 증착 두께로 간격을 조절할 수 있어 공정 마진을 확보하고 공정의 신뢰성을 향상시킬 수 있다.
본 발명의 실시예에 따른 플래시 메모리 셀의 플로팅 게이트 형성 방법은 반도체 기판 상에 터널 산화막, 제1 폴리실리콘층 및 패드 질화막을 순차적으로 형성하는 단계와, 소자 분리 영역의 패드 질화막, 제1 폴리실리콘층 및 터널 산화막을 순차적으로 식각하는 단계와, 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계와, 트렌치를 절연 물질로 매립하여 소자 분리막을 형성하는 단계와, 패드 질화막의 표면을 소정의 두께만큼 식각하는 단계, 및 패드 질화막의 측벽에 제1 폴리실리콘층과 접촉되도록 제2 폴리실리콘층을 형성하는 단계를 포함한다.
상기에서, 소자 분리막을 형성한 후, 패드 질화막의 측벽이 노출되도록 소자 분리막의 상부를 소정의 두께만큼 식각한다.
패드 질화막은 인산으로 식각할 수 있다.
제2 폴리실리콘층을 형성하는 단계는, 패드 질화막을 포함한 전체 구조 상에 제2 폴리실리콘층을 형성하는 단계, 및 제2 폴리실리콘층이 격리되도록 제2 폴리실리콘층을 전면 식각하여 패드 질화막의 측벽에만 잔류시키는 단계를 포함한다.
제2 폴리실리콘층의 잔류 두께는 패드 질화막의 증착 두께, 패드 질화막의 식각 두께, 제2 폴리실리콘층의 증착 두께 및 제2 폴리실리콘층의 식각 두께로 조절할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 플래시 메모리 셀의 플로팅 게이트 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2a를 참조하면, 이온주입 공정에 의해 웰(도시되지 않음)이 형성되고 플래시 메모리 셀이나 트랜지스터의 문턱 전압을 조절하기 위한 이온주입층(도시되지 않음)이 형성된 반도체 기판(201) 상에 터널 산화막(202), 플로팅 게이트용 제1 폴리실리콘(203) 및 패드 질화막(204)을 순차적으로 형성한다.
여기서, 제1 폴리실리콘(203)은 200Å 내지 700Å의 두께로 형성하는 것이 바람직하다. 이는, 후속 공정에서 트렌치에 매립될 절연물질의 매립 특성을 고려하여 700Å이하로 형성하고, 후속 식각 공정이나 세정 공정 시 화학제가 제1 폴리실리콘(203)을 관통하여 터널 산화막(202)에 영향을 주지 않도록 200Å이상으로 형성하는 것이다. 한편, 패드 질화막(204)은 후속 공정에서 표면에 식각되어 축소되며, 패드 질화막(204)의 두께에 따라 후속 공정에서 형성될 플로팅 게이트용 제2 폴리실리콘층의 두께가 결정되므로, 이를 고려하여 제2 폴리실리콘층의 두께를 결정하는 것이 바람직하다. 예를 들면, 후속 공정에서 형성될 제2 폴리실리콘층의 목표 두께를 1000Å으로 설정하고 표면 식각 두께를 200Å으로 설정한다면, 패드 질화막(204)은 1200Å의 두께로 형성하는 것이 바람직하다.
도 2b를 참조하면, 패드 질화막(204)을 패터닝하여 소자 분리 영역을 정의한다. 이어서, 패드 질화막(204)을 식각 마스크로 사용하는 식각 공정으로 제1 폴리실리콘(203) 및 터널 산화막(202)을 순차적으로 식각한다. 이로써, 반도체 기판(201)의 소자 분리 영역이 노출된다.
계속해서, 반도체 기판(201)의 소자 분리 영역을 식각하여 트렌치(206)를 형성한다.
도 2c를 참조하면, 트렌치(206)가 완전히 매립되도록 전체 구조 상에 절연물질층을 형성한 후, 패드 질화막(204) 상부의 절연물질층을 제거하고 트렌치(206)에만 잔류시켜 소자 분리막(207)을 형성한다. 이때, 소자 분리막(205)은 고밀도 플라즈마 산화물로 형성할 수 있다.
이 경우, 소자 분리막(207)의 높이가 패드 질화막(204)의 높이와 같아진다. 따라서, BOE(Buffered Oxide Etchant)나 HF 계열의 화학제로 소자 분리막(207)의 노출된 상부를 식각하여 높이를 낮출 수 있다. 이때, 소자 분리막(207)의 높이가 제1 폴리실리콘(203)의 높이와 같거나 낮아지도록 소자 분리막(207)의 상부를 식각할 수 있다. 이로써, 패드 질화막(204)의 상부 표면 및 측벽이 노출된다.
도 2d를 참조하면, 패드 질화막(204)의 표면을 소정의 두께만큼 식각하여 패드 질화막(204)의 폭을 축소시킨다. 이때, 패드 질화막(204)은 인산을 이용하여 식각할 수 있으며, 후속 공정에서 형성될 제2 폴리실리콘층의 목표 두께와 간격 등을 고려하여 식각 두께를 설정하는 것이 바람직하다.
한편, 패드 질화막(204)의 표면이 식각되면서 제1 폴리실리콘(203)의 가장자리가 노출된다.
도 2e를 참조하면, 패드 질화막(204)을 포함한 전체 구조 상에 플로팅 게이트용 제2 폴리실리콘층(208)을 형성한다. 제2 폴리실리콘층(208)은 후속 공정에서 전면 식각 공정을 통해 패드 질화막(204)의 측벽에만 잔류되므로, 이를 고려하여 적절한 두께로 형성하는 것이 바람직하다. 예를 들면, 패드 질화막(204)의 측벽에 목표 두께로 잔류하면서 인접한 제2 폴리실리콘층(208)과 목표 간격을 유지할 수 있을 정도의 두께로 형성한다. 이러한 목표값을 만족시키기 위해서는, 제2 폴리실리콘층(208)의 두께뿐만 아니라, 도 2a에서 패드 질화막(204)의 형성 두께와, 도 2d에서 패드 질화막(204)의 식각 두께로 중요한 요소로 작용한다.
도 2f를 참조하면, 전면 식각 공정을 실시하여 제2 폴리실리콘층(208)을 패질의 측벽에만 스페이서의 형태로 잔류시킨다.
도 2g를 참조하면, 패드 질화막(도 2f의 204)을 제거한다. 이때, 패드 질화막(도 2f의 204)은 인산 용액을 사용하여 제거할 수 있다. 패드 질화막(도 2f의 204)이 제거되면서, 제1 및 제2 폴리실리콘층(203 및 208)은 하나의 실리더 형태로 잔류되며, 제2 폴리실리콘층(208)은 패드 질화막(204)이 식각되면서 노출된 제1 폴 리실리콘(203)과 접촉하면서 다른 쪽부분은 소자 분리막(205)과 중첩된다.
한편, 제2 폴리실리콘층(208)은 활성 영역과 소자 분리 영역의 정의하는데 사용된 패드 질화막(204)을 기준으로 패드 질화막(204)의 측벽에만 형성되기 때문에, 제1 폴리실리콘(203)의 가장자리 부분에 정확하게 정렬된다.
더욱이, 상대적으로 조절하기 용이한 패드 질화막(204)의 증착 두께, 패드 질화막(204)의 식각 두께, 제2 폴리실리콘층(208)의 증착 두께 및 제2 폴리실리콘층(208)의 식각 두께를 제어함으로써, 제2 폴리실리콘층(208)과의 간격을 보다 정확하게 조절할 수 있다.
상기의 공정을 통해, 제1 및 제2 폴리실리콘층(203 및 208)으로 이루어진 플로팅 게이트가 형성된다.
상술한 바와 같이, 본 발명은 터널 산화막, 제1 폴리실리콘층 및 패드 질화막을 순차적으로 형성하고 SA-STI(Self-Aligned Shallow Trench Isolation) 공정으로 제1 폴리실리콘층을 패터닝하면서 소자 분리 영역에 소자 분리막을 형성한 후, 잔류하는 패드 질화막의 표면을 소정의 두께만큼 식각하여 축소시키고 그 측벽에 제2 폴리실리콘층을 형성하여 제1 및 제2 폴리실리콘층으로 이루어진 플로팅 게이트를 실린더 형태로 형성함으로써, 표면적을 증가시킴과 동시에 제2 폴리실리콘층을 정확하게 정렬할 수 있고 증착 두께로 간격을 조절할 수 있어 공정 마진을 확보하고 공정의 신뢰성을 향상시킬 수 있다.
또한, 패드 질화막의 식각 두께, 제2 폴리실리콘층의 증착 두께, 제2 폴리실리콘층의 식각 두께와 같이 제어하기 용이한 공정 조건만 조절하면 노광장비의 현상 능력보다 더 좁은 패턴을 구현할 수 있다.
Claims (5)
- 반도체 기판 상에 터널 산화막, 제1 폴리실리콘층 및 패드 질화막을 순차적으로 형성하는 단계;소자 분리 영역의 상기 패드 질화막, 상기 제1 폴리실리콘층 및 상기 터널 산화막을 순차적으로 식각하는 단계;상기 반도체 기판의 상기 소자 분리 영역에 트렌치를 형성하는 단계;상기 트렌치를 절연 물질로 매립하여 소자 분리막을 형성하는 단계;상기 패드 질화막의 표면을 소정의 두께만큼 식각하는 단계; 및상기 패드 질화막의 측벽에 상기 제1 폴리실리콘층과 접촉되도록 제2 폴리실리콘층을 형성하는 단계를 포함하는 플래시 메모리 셀의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서, 상기 소자 분리막을 형성한 후,상기 패드 질화막의 측벽이 노출되도록 상기 소자 분리막의 상부를 소정의 두께만큼 식각하는 단계를 더 포함하는 플래시 메모리 셀의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서,상기 패드 질화막은 인산으로 식각하는 플래시 메모리 셀의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서, 상기 제2 폴리실리콘층을 형성하는 단계는,상기 패드 질화막을 포함한 전체 구조 상에 제2 폴리실리콘층을 형성하는 단계; 및상기 제2 폴리실리콘층이 격리되도록 상기 제2 폴리실리콘층을 전면 식각하여 상기 패드 질화막의 측벽에만 잔류시키는 단계를 포함하는 플래시 메모리 셀의 플로팅 게이트 형성 방법.
- 제 4 항에 있어서,상기 제2 폴리실리콘층의 잔류 두께는 상기 패드 질화막의 증착 두께, 상기 패드 질화막의 식각 두께, 상기 제2 폴리실리콘층의 증착 두께 및 상기 제2 폴리실리콘층의 식각 두께로 조절되는 플래시 메모리 소자의 플로팅 게이트 형성 방법.
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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