KR20160116598A - 반도체 소자 - Google Patents

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Abstract

반도체 소자는 제1 방향으로 연장되고, 돌출부들 및 리세스부를 포함하는 액티브 핀 구조물을 포함하는 기판, 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 액티브 핀 구조물의 돌출부들을 감싸는 복수의 게이트 구조물들, 상기 게이트 구조물들 사이의 액티브 핀 구조물에 형성되고, 상기 리세스부의 하부를 채우는 제1 에피택시얼 패턴, 상기 제1 에피택시얼 패턴 상에, 상기 리세스부의 측벽과 접하도록 형성되는 제2 에피택시얼 패턴, 그리고 상기 제1 및 제2 에피택시얼 패턴 상에, 상기 리세스부 내부를 채우는 제3 에피택시얼 패턴을 포함하고, 상기 제1 에피택시얼 패턴은 제1 불순물 농도의 제1 불순물 영역을 포함하고, 상기 제2 에피택시얼 패턴은 상기 제1 불순물 농도보다 낮은 제2 불순물 농도의 제2 불순물 영역을 포함하고, 그리고 상기 제3 에피택시얼 패턴은 상기 제2 불순물 농도보다 높은 제3 불순물 농도의 제3 불순물 영역을 포함한다. 상기 반도체 소자는 우수한 전기적 특성을 가질 수 있다.

Description

반도체 소자 {A semiconductor device}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게, 본 발명은 핀펫(FinFET)을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
핀펫을 포함하는 반도체 소자에서, 소스/드레인 영역에 에피택시얼 구조물이 포함될 수 있다. 상기 에피택시얼 구조물이 형성되는 리세스부의 형상에 따라 핀펫의 채널 길이가 변동될 수 있고, 이로인해 상기 핀펫에 포함되는 액티브 핀의 일부 영역은 실질적인 채널로 제공되지 않을 수 있다.
본 발명의 목적은 우수한 특성을 갖는 핀펫을 포함하는 반도체 소자를 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 제1 방향으로 연장되고, 돌출부들 및 리세스부를 포함하는 액티브 핀 구조물을 포함하는 기판, 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 액티브 핀 구조물의 돌출부들을 감싸는 복수의 게이트 구조물들, 상기 게이트 구조물들 사이의 액티브 핀 구조물에 형성된 상기 리세스부의 하부를 채우는 제1 에피택시얼 패턴, 상기 제1 에피택시얼 패턴 상에, 상기 리세스부의 측벽과 접하도록 형성되는 제2 에피택시얼 패턴, 그리고 상기 제1 및 제2 에피택시얼 패턴 상에, 상기 리세스부 내부를 채우도록 형성되는 제3 에피택시얼 패턴을 포함하고, 상기 제1 에피택시얼 패턴은 제1 불순물 농도의 제1 불순물 영역을 포함하고, 상기 제2 에피택시얼 패턴은 상기 제1 불순물 농도보다 낮은 제2 불순물 농도의 제2 불순물 영역을 포함하고, 그리고 상기 제3 에피택시얼 패턴은 상기 제2 불순물 농도보다 높은 제3 불순물 농도의 제3 불순물 영역을 포함한다.
예시적인 실시예들에 있어서, 상기 리세스부는 상기 제1 방향으로 상부폭이 하부폭보다 넓은 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 내지 제3 에피택시얼 패턴은 실리콘 게르마늄을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 에피택시얼 패턴에 포함된 게르마늄 함량은 상기 제3 에피택시얼 패턴에 포함된 게르마늄 함량보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 제3 에피택시얼 패턴에 포함된 게르마늄 함량과 상기 제1 및 제2 에피택시얼 패턴에 포함된 게르마늄 함량의 차이는 각각 30%보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 에피택시얼 패턴은 각각 내부에 5 내지 50%의 게르마늄을 함유하는 실리콘 게르마늄을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 에피택시얼 패턴은 내부에 30 내지 80%의 게르마늄을 함유하는 실리콘 게르마늄을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 불순물 농도는 상기 제1 불순물 농도와 동일하거나 더 높을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 내지 제3 불순물 영역에는 P형 불순물이 포함될 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 핀 구조물의 돌출부는 측벽이 소자 분리막에 의해 덮혀있는 제1 부위와 상기 제1 부위 상에 위치하는 제2 부위를 포함하고, 상기 제1 에피택시얼 패턴의 상부면은 상기 제2 부위의 저면보다 높고, 상기 제2 부위의 수직 방향 중심부보다는 낮게 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 리세스부 저면에 실리콘 산화물을 포함하는 누설 방지막이 더 구비될 수 있다.
예시적인 실시예들에 있어서, 상기 누설 방지막은 3 내지 50Å의 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 에피택시얼 패턴은 상기 리세스부 측벽 및 상기 제1 에피택시얼 패턴 상부면을 따라 구비되고, 상기 리세스부 측벽에서는 제1 두께를 갖고, 상기 제1 에피택시얼 패턴 상부면에서는 상기 제1 두께보다 얇은 제2 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 에피택시얼 패턴은 상기 리세스부 측벽 상에만 구비될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 및 제3 에피택시얼 패턴 표면 상에 단결정 실리콘을 포함하는 캡핑막이 더 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 제1 방향으로 연장되고, 돌출부들 및 리세스부를 포함하는 액티브 핀 구조물을 포함하는 기판과, 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 액티브 핀 구조물의 돌출부들을 감싸는 복수의 게이트 구조물들과, 상기 게이트 구조물들 사이의 액티브 핀 구조물에 형성된 상기 리세스부의 하부를 채우는 제1 에피택시얼 패턴과, 상기 제1 에피택시얼 패턴 상에, 상기 리세스부의 측벽과 접하도록 형성되는 제2 에피택시얼 패턴과, 상기 제1 및 제2 에피택시얼 패턴 상에, 상기 리세스부 내부를 채우도록 형성되는 제3 에피택시얼 패턴을 포함한다. 상기 제1 내지 제3 에피택시얼 패턴은 실리콘 게르마늄을 포함하고, 상기 제3 에피택시얼 패턴에 포함되는 게르마늄 함량은 상기 제1 및 제2 에피택시얼 패턴에 포함되는 게르마늄 함량보다 높다.
예시적인 실시예들에 있어서, 상기 리세스부 저면에 실리콘 산화물을 포함하는 누설 방지막이 더 구비될 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 핀 구조물의 돌출부는 측벽이 소자 분리막에 의해 덮혀있는 제1 부위와 상기 제1 부위 상에 위치하는 제2 부위를 포함하고, 상기 제1 에피택시얼 패턴의 상부면은 상기 제2 부위의 저면보다 높고, 상기 제2 부위의 수직 방향 중심부보다는 낮게 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 리세스부는 상기 제1 방향으로 상부폭이 하부폭보다 넓은 형상을 가질 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 제1 방향으로 연장되고, 돌출부들 및 리세스부를 포함하는 액티브 핀 구조물을 포함하는 기판과, 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 액티브 핀 구조물의 돌출부들을 감싸는 복수의 게이트 구조물들과, 상기 게이트 구조물들 사이의 액티브 핀 구조물에 형성된 상기 리세스부의 하부를 채우는 제1 에피택시얼 패턴과, 상기 제1 에피택시얼 패턴 상에, 상기 리세스부의 측벽과 접하도록 형성되는 제2 에피택시얼 패턴 및 상기 제1 및 제2 에피택시얼 패턴 상에, 상기 리세스부 내부를 채우도록 형성되는 제3 에피택시얼 패턴을 포함하되, 상기 제1 내지 제3 에피택시얼 패턴은 각각 제1 내지 제3 불순물 영역을 포함하고, 상기 제2 에피택시얼 패턴에 포함되는 제2 불순물 영역은 상기 제1 및 제3 에피택시얼 패턴에 포함되는 제1 및 제3 불순물 영역보다 낮은 불순물 농도를 갖는다.
예시적인 실시예들에 따른 반도체 소자는, 제1 내지 제3 에피택시얼 패턴을 포함하는 에피택시얼 구조물을 포함한다. 상기 에피택시얼 구조물에서, 하부에 위치하는 제1 에피택시얼 패턴은 높은 불순물 농도를 가지므로, 핀펫 동작 시에 액티브 핀의 채널 영역과 제1 에피택시얼 패턴 사이의 전기적 저항이 감소된다. 따라서, 상기 액티브 핀의 하부에도 채널이 형성될 수 있다. 또한, 높은 실리콘 게르마늄 농도를 갖는 제3 에피택시얼 패턴이 포함되어, 핀펫의 채널 영역에 충분한 스트레스가 가해질 수 있다. 따라서, 핀펫의 전하 이동도 특성이 향상될 수 있다.
도 1 및 2는 본 발명의 일 실시예에 따른 핀펫을 포함하는 반도체 소자를 나타내는 사시도 및 단면도이다.
도 3은 도 1에 도시된 반도체 소자의 일부를 나타내는 사시도이다.
도 4 내지 도 11은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 12 및 13은 본 발명의 일 실시예에 따른 핀펫을 포함하는 반도체 소자를 나타내는 사시도 및 단면도이다.
도 14는 도 12의 액티브 핀 및 에피택시얼 구조물의 일부를 나타낸다.
도 15 및 도 16은 도 12 및 13에 도시된 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 17 및 18은 본 발명의 일 실시예에 따른 핀펫을 포함하는 반도체 소자를 나타내는 사시도 및 단면도이다.
도 19는 도 17의 액티브 핀 및 에피택시얼 구조물의 일부를 나타낸다.
도 20 및 도 21은 도 17 및 18에 도시된 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 22는 예시적인 실시예들에 따른 시스템의 개략적인 구성을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1 및 2는 본 발명의 일 실시예에 따른 핀펫을 포함하는 반도체 소자를 나타내는 사시도 및 단면도이다. 도 3은 도 1에 도시된 반도체 소자의 일부를 나타내는 사시도이다. 도 2는 도 1의 I-I'선, II-II'선 및 III-III'선을 따라 절단한 단면도를 각각 나타낸다. 도 3은 도 1의 액티브 핀 및 에피택시얼 구조물의 일부를 나타낸다.
도 1 내지 도 3을 참조하면, 상기 반도체 소자는 액티브 핀 구조물을포함하는 기판(100), 게이트 구조물(136) 및 에피택시얼 구조물(126)을 포함할 수 있다. 또한, 상기 반도체 소자는 소자 분리막(102), 스페이서 구조물을 더 포함할 수 있다.
상기 기판(100)은 실리콘을 포함할 수 있다. 일부 실시예들에 따르면, 상기 기판(100)은 SOI 기판 또는 GOI 기판일 수 있다. 상기 기판(100)은 결정성을 가지며, 바람직하게는 단결정성을 가질 수 있다.
상기 액티브 핀 구조물(105)은 제1 방향으로 연장되는 형상의 제1 패턴(105a)과, 상기 제1 패턴(105a)으로부터 기판 상부로 돌출되는 제2 패턴(105b)을 포함할 수 있다. 상기 액티브 핀 구조물(105)은 상기 기판(100)과 동일한 물질을 포함할 수 있다. 상기 액티브 핀 구조물(105)은 복수개가 구비되어 상기 제1 방향과 수직한 제2 방향으로 배치될 수 있다.
상기 제2 패턴(105b)에서, 상기 소자 분리막(102)에 의해 측벽이 커버되는 하부와 상기 하부 상에 위치하는 상부를 포함할 수 있다. 상기 제2 패턴(105b)의 상부는 실질적인 액티브 영역으로 제공되며, 이를 액티브 핀(104a)이라 하면서 설명한다. 즉, 상기 액티브 핀(104a)은 상기 게이트 구조물(136) 아래에 위치하는 상기 소자 분리막(102)보다 높게 위치할 수 있다.
상기 제2 패턴(105b)의 제1 방향의 사이에는 리세스부(119)가 형성되어 있다. 예시적인 실시예들에 있어서, 상기 리세스부(119)의 저면은 상기 게이트 구조물(136) 아래에 위치하는 소자 분리막(102)의 상부면보다 낮게 위치할 수 있다. 예시적인 실시예들에 있어서, 상기 리세스부(119)는 30㎚ 내지 1000㎚의 깊이를 가질 수 있다.
상기 리세스부(119)의 측벽의 형상과 상기 액티브 핀(104a)의 측벽은 형상이 동일할 수 있다. 상기 리세스부(119)는 상기 제1 방향으로 상부가 하부보다 넓은 폭을 가질 수 있고, 하부가 라운드된 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 핀(104a)은 상기 제1 방향으로 더 긴 필러 형상을 가질 수 있다. 일 실시예로, 상기 액티브 핀(104a)은 상기 제1 및 제2 방향을 따라 어레이 형태로 배치될 수 있다.
상기 제1 방향으로 절단한 단면도에서, 상기 액티브 핀(104a)의 상부 측벽은 제1 경사를 갖고, 상기 액티브 핀(104a)의 하부 측벽은 상기 제1 경사보다 완만한 제2 경사를 가질 수 있다. 예를들어, 상기 제1 경사는 80도 내지 90도일 수 있다. 따라서, 상기 액티브 핀(104a)의 상부는 상기 제1 방향으로 제1 폭(L1)을 가질 수 있고, 상기 액티브 핀(104a)의 하부는 상기 제1 방향으로 상기 제1 폭(L1)보다 넓은 제2 폭(L2)을 가질 수 있다.
상기 소자 분리막(102)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 게이트 구조물(136)은 상기 제2 방향으로 연장되어 상기 액티브 핀(104a)의 표면을 감쌀 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물(136)은 상기 액티브 핀(104a) 및 소자 분리막(102) 상에 순차적으로 적층된 게이트 절연막 패턴(130), 게이트 전극(132) 및 하드 마스크(134)를 포함할 수 있다. 상기 게이트 절연막 패턴(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 다른 예로, 상기 게이트 절연막 패턴(130)은 실리콘 산화물보다 높은 유전율을 갖는 금속 산화물을 포함할 수 있다. 예를 들어, 상기 게이트 절연막은 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등을 포함할 수 있다. 상기 게이트 전극(300)은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속 또는 이들의 금속 질화물을 포함할 수 있다. 다른 예로, 상기 게이트 전극(132)은 폴리실리콘을 포함할 수 있다. 상기 하드 마스크(134)는 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 스페이서 구조물은 상기 게이트 구조물의 측벽에 형성될 수 있으며, 예를 들어 제1 및 제2 스페이서를 포함할 수 있다. 상기 제1 스페이서는 제1 두께를 가질 수 있으며, 예를들어 실리콘 질화물을 포함할 수 있다. 상기 제2 스페이서는 상기 제1 스페이서 상에 구비되고 상기 제1 두께보다 두꺼운 제2 두께를 가질 수 있다. 상기 제2 스페이서는 상기 실리콘 질화물보다 낮은 유전율을 갖는 절연 물질을 포함할 수 있으며, 예를들어 실리콘 산탄질화물(SiOCN)을 포함할 수 있다.
상기 에피택시얼 구조물(126)은 상기 리세스부(119) 내부에 형성될 수 있다.
상기 에피택시얼 구조물(126)은 상기 제2 방향으로 돌출되는 형상을 가질 수 있다. 따라서, 상기 에피택시얼 구조물(126)은 상기 제2 방향으로 절단한 단면에서 볼 때, 상, 하부가 평탄한 6각 형상, 5각 또는 마름모 형상을 가질 수 있다. 일 실시예에서, 상기 각 에피택시얼 구조물(126)은 상기 제2 방향으로 서로 이격되게 배치될 수 있다. 다른 실시예로, 상기 각 에피택시얼 구조물(126)은 상기 제2 방향으로 돌출된 부위가 서로 접촉되어 상기 제2 방향으로 연결된 형상을 가질 수도 있다. 또 다른 예로, 상기 에피택시얼 구조물들(126) 중 일부는 서로 이격될 수 있고, 상기 에피택시얼 구조물들의 나머지 일부는 상기 제2 방향으로 돌출된 부위가 서로 접촉되어 상기 제2 방향을 따라 서로 연결된 형상을 가질 수 있다.
상기 에피택시얼 구조물(126)은 제1 내지 제3 에피택시얼 패턴(120, 122, 124)을 포함할 수 있다. 상기 제1 내지 제3 에피택시얼 패턴(120, 122, 124)은 실리콘 게르마늄을 포함할 수 있으며, 상기 실리콘 게르마늄에 의해 상기 액티브 핀(104a)에 스트레인드 스트레스를 가할 수 있다.
또한, 상기 에피택시얼 구조물(126)은 상기 핀펫의 소스/드레인 영역으로 제공될 수 있다. 따라서, 상기 에피택시얼 구조물(126)에는 불순물이 도핑되어 있을 수 있다.
상기 제1 에피택시얼 패턴(120)은 상기 리세스부(119)의 하부를 채우는 형상을 가질 수 있다. 상기 제1 에피택시얼 패턴(120)은 상기 리세스부(119)의 저면으로부터 상기 기판(100) 표면과 수직한 제3 방향으로 제1 높이를 가질 수 있다.
상기 제1 에피택시얼 패턴(120)은 5 내지 50%의 게르마늄을 포함하는 실리콘 게르마늄을 포함할 수 있으며, 바람직하게는 5 내지 30%의 게르마늄을 포함하는 실리콘 게르마늄을 포함할 수 있다. 상기 제1 에피택시얼 패턴(120)이 50% 이상의 게르마늄을 포함하는 경우, 상기 제1 에피택시얼 패턴(120)의 실리콘 게르마늄과 상기 액티브 핀 구조물(105)의 실리콘과의 미스 매치가 커지게 되어 격자 결함이 발생될 수 있다. 반면에, 상기 제1 에피택시얼 패턴(120)이 5% 이하의 게르마늄을 포함하는 경우, 상기 게르마늄에 의하여, 상기 액티브 핀(104a)에 가해지는 스트레인드 스트레스가 감소될 수 있다.
또한, 상기 제1 에피택시얼 패턴(120)은 제1 농도의 불순물이 도핑된 제1 불순물 영역을 포함할 수 있다. 즉, 상기 제1 에피택시얼 패턴(120)의 내부 및 표면 전체가 상기 제1 불순물 영역이 될 수 있다. 예시적인 실시예에서, 상기 불순물은 붕소일 수 있고, 상기 제1 농도는 1E17 내지 1E22/㎤ 일 수 있다. 상기 제1 농도는 상기 제2 에피택시얼 패턴(122)에 도핑된 불순물의 농도보다 더 높을 수 있다.
상기 제1 에피택시얼 패턴(120)의 상부면이 상기 액티브 핀(104a)의 저면보다 낮게 위치하면, 상기 제1 에피택시얼 패턴(120)에 의한 채널 부위의 저항 감소 효과가 떨어질 수 있다. 또한, 상기 제1 에피택시얼 패턴(120)의 상부면이 상기 액티브 핀(104a)의 상기 제3 방향으로의 중심보다 높게 위치하면, 상기 게르마늄 함량이 작은 상기 제1 에피택시얼 패턴(120)의 높이가 높아지게 되어, 상기 액티브 핀(104a)에 가해지는 스트레인드 스트레스가 감소될 수 있다. 따라서, 상기 제1 에피택시얼 패턴(120)의 상부면은 상기 액티브 핀(104a)의 제3 방향의 중심부보다 낮게 위치하고, 상기 액티브 핀(104a)의 저면보다 높게 위치할 수 있다. 따라서, 상기 제1 에피택시얼 패턴(120)은 상기 액티브 핀(104a)의 하부 측벽과 접할 수 있다.
상기 제2 에피택시얼 패턴(122)은 상기 제1 에피택시얼 패턴(120) 상에서 구비되고, 단지 상기 리세스부(119)의 상부 측벽 상에만 구비될 수 있다. 따라서, 상기 제2 에피택시얼 패턴(122)은 스페이서 형상을 가질 수 있다.
상기 제2 에피택시얼 패턴(122)은 5 내지 50%의 게르마늄을 함유하는 실리콘 게르마늄을 포함할 수 있으며, 바람직하게는 5 내지 30%의 게르마늄을 함유하는 실리콘 게르마늄을 포함할 수 있다. 상기 제2 에피택시얼 패턴(122)이 50% 이상의 게르마늄을 포함하는 경우, 상기 제2 에피택시얼 패턴(122)의 실리콘 게르마늄과 상기 액티브 핀(104a)의 상부 측벽의 실리콘과의 미스 매치가 커지게 되어 격자 결함이 발생될 수 있다. 반면에, 상기 제2 에피택시얼 패턴(122)이 5% 이하의 게르마늄을 포함하는 경우, 상기 게르마늄에 의하여, 상기 액티브 핀(104a)에 가해지는 스트레인드 스트레스가 감소될 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 에피택시얼 패턴(120, 122)은 동일한 함량의 게르마늄을 포함할 수 있다.
또한, 상기 제2 에피택시얼 패턴(122)은 제1 농도보다 낮은 제2 농도의 불순물이 도핑된 제2 불순물 영역을 포함할 수 있다. 즉, 상기 제2 에피택시얼 패턴(122)의 내부 및 표면 전체가 상기 제2 불순물 영역이 될 수 있다. 예시적인 실시예에서, 상기 불순물은 붕소일 수 있고, 상기 제2 농도는 1E15 내지 1E21/㎤ 범위 내에 있을 수 있다. 상기 에피택시얼 구조물(126) 내에서, 상기 제2 불순물 영역은 상대적으로 낮은 붕소 농도를 갖도록 할 수 있다.
상기 제3 에피택시얼 패턴(124)은 상기 제1 및 제2 에피택시얼 패턴(120, 122) 상에 상기 리세스부(119)를 완전하게 채우도록 구비될 수 있다.
상기 제3 에피택시얼 패턴(124)은 상기 제1 및 제2 에피택시얼 패턴(120, 122)보다 더 많은 함량의 게르마늄을 포함할 수 있다. 상기 제3 에피택시얼 패턴(124)은 30 내지 80%의 게르마늄을 포함하는 실리콘 게르마늄을 포함할 수 있으며, 바람직하게는 50 내지 60%의 게르마늄을 포함하는 실리콘 게르마늄을 포함할 수 있다. 상기 제3 에피택시얼 패턴(124)이 30% 이하의 게르마늄을 포함하는 경우, 상기 게르마늄에 의하여, 상기 액티브 핀(104a)에 가해지는 스트레인드 스트레스가 감소될 수 있다. 또한, 상기 제3 에피택시얼 패턴(124)이 80% 이상의 게르마늄을 포함하는 경우, 격자 결함이 증가될 수 있다.
상기 제3 에피택시얼 패턴(124)에 포함되는 게르마늄 함량과 상기 제1 에피택시얼 패턴(120)의 게르마늄 함량의 차이와, 상기 제3 에피택시얼 패턴(124)에 포함되는 게르마늄 함량과 상기 제2 에피택시얼 패턴(122)의 게르마늄 함량의 차이가 각각 30% 보다 클 경우에는, 상기 제3 에피택시얼 패턴(124)과 상기 제1 및 제2 에피택시얼 패턴(120, 122)의 계면 부위에서 스트레인이 증가되어 미스 매치에 의한 격자 결함이 발생될 수 있다. 그러므로, 상기 제3 에피택시얼 패턴(124)에 포함되는 게르마늄 함량과 상기 제1 및 제2 에피택시얼 패턴(120, 122)의 게르마늄 함량의 차이는 각각 30% 보다 작은 것이 바람직할 수 있다.
또한, 상기 제3 에피택시얼 패턴(124)은 상기 제2 농도보다 높은 제3 농도의 불순물이 도핑된 제3 불순물 영역을 포함할 수 있다. 즉, 상기 제3 에피택시얼 패턴(124)의 내부 및 표면 전체가 상기 제3 불순물 영역이 될 수 있다. 예시적인 실시예에서, 상기 불순물은 붕소일 수 있고, 상기 제3 농도는 1E17 내지 1E22/㎤ 일 수 있다. 일 실시예에서, 상기 제3 농도는 제1 농도와 동일하거나 상기 제1 농도보다 더 높을 수 있다. 상기 제3 불순물 영역이 높은 도핑 농도를 가짐으로써, 상기 제3 불순물 영역 상에 형성되는 콘택 플러그(도시안됨)의 접촉 저항이 감소될 수 있다.
상기 액티브 핀(104a), 게이트 구조물(136) 및 제1 내지 제3 에피택시얼 패턴 내의 제1 내지 제3 불순물 영역은 하나의 핀펫으로 제공될 수 있으며, 상기 제1 내지 제3 불순물 영역의 불순물이 붕소인 경우, PMOS의 핀펫으로 제공될 수 있다. 상기 핀펫을 동작시키면, 상기 게이트 구조물(136)에 의해 둘러싸여 있는 상기 액티브 핀(104a)의 표면에는 채널이 형성될 수 있다.
설명한 것과 같이, 상기 액티브 핀(104a)은 상기 제1 방향으로 하부 폭(L2)이 상부 폭(L1)보다 더 넓을 수 있다. 따라서, 상기 PMOS의 핀펫은 상기 액티브 핀(104a)의 하부에서 채널 길이(L2)가 상기 액티브 핀(104a)의 상부에서의 채널 길이(L1)보다 더 길게 된다. 이로인해, 상기 액티브 핀(104a)의 상부에서 채널 형성 부위와 상기 에피택시얼 구조물(126) 사이의 제1 저항(R1)은 상기 액티브 핀(104a)의 하부에서 채널 형성 부위와 상기 에피택시얼 구조물(126) 사이의 제2 저항(R2)보다 더 낮다. 따라서, 상기 액티브 핀(104a)의 상부에서는 채널이 용이하게 형성될 수 있으며, 상기 액티브 핀(104a)의 하부에서는 채널 형성이 어려울 수 있다.
그러나, 본 실시예의 경우, 상기 액티브 핀(104a)의 하부 측벽에는 상대적으로 높은 상기 제1 농도의 불순물이 도핑된 제1 불순물 영역을 포함하는 제1 에피택시얼 패턴(120)이 구비된다. 따라서, 상기 액티브 핀(104a)의 하부에서 채널 형성 부위와 상기 에피택시얼 구조물(126) 사이의 제2 저항(R2)이 감소될 수 있다. 그러므로, 상기 액티브 핀(104a)의 하부에서도 실질적인 채널이 형성될 수 있다. 반면에, 상기 액티브 핀(104a)의 상부 측벽에는 상기 제1 농도보다 낮은 제2 농도의 불순물이 도핑된 제2 불순물 영역을 포함하는 제2 에피택시얼 패턴(122)이 구비된다.
따라서, 상기 핀펫 동작 시에 상기 액티브 핀(104a)의 전체 면에서 채널이 형성될 수 있기 때문에, 상기 채널 형성 면적이 증가되어 동작 전류가 증가될 수 있다.
도 4 내지 도 11은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 기판(100) 상부를 부분적으로 식각하여 제1 방향으로 연장되는 트렌치들을 형성하고, 상기 트렌치들 하부를 채우는 소자 분리막(102)을 형성한다.
상기 트렌치 형성 이전에, 이온 주입 공정을 통해 기판(100)에 불순물을 주입하여 웰(well) 영역(도시되지 않음)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 웰 영역은 예를 들어, 인, 비소 등과 같은 n형 불순물을 주입하여 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 소자 분리막(102)은 상기 트렌치를 충분히 채우는 절연막을 기판(100) 상에 형성하고, 기판(100) 상면이 노출될 때까지 상기 절연막을 평탄화한 후, 상기 트렌치 상부 측벽이 노출되도록 상기 절연막의 일부를 제거함으로써 형성될 수 있다. 상기 절연막은, 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
상기 소자 분리막(102)이 형성됨에 따라, 기판(100)에는 상기 제1 방향으로 연장되는 예비 액티브 핀들(104)이 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 예비 액티브 핀들(104)은 상기 제1 방향과 수직한 제2 방향을 따라 복수 개로 형성될 수 있다.
도 5를 참조하면, 상기 기판(100)상에 더미 게이트 구조물들(112)을 형성한다. 상기 더미 게이트 구조물들(112)은 기판(100)의 예비 액티브 핀들(104) 및 소자 분리막(102) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 하드 마스크막을 순차적으로 형성하고, 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 통해 상기 하드 마스크막을 패터닝하여 하드 마스크(110)를 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써 형성될 수 있다. 이에 따라, 상기 더미 게이트 구조물들(112)은 순차적으로 적층된 더미 게이트 절연막 패턴(106), 더미 게이트 전극(108) 및 하드 마스크(110)를 포함하도록 형성될 수 있다.
상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다. 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함하도록 형성될 수 있으며, 상기 하드 마스크막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 상기 더미 게이트 절연막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성될 수 있으며, 이와는 달리, 기판(100) 상부에 대한 열산화 공정을 통해 형성될 수도 있다. 한편, 상기 더미 게이트 전극막 및 상기 하드 마스크막도 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물들(112)은 기판(100)의 예비 액티브 핀들(104)및 소자 분리막(102) 상에 상기 제2 방향으로 연장되도록 형성될 수 있으며, 상기 제1 방향을 따라 일정한 간격으로 서로 이격되도록 복수 개로 형성될 수 있다.
도 6을 참조하면, 상기 더미 게이트 구조물들(112), 소자 분리막(102) 및 예비 액티브 핀들(104) 표면 상에 스페이서막을 형성한다. 상기 스페이서막은 1개 또는 2 이상의 막을 포함할 수 있다. 예시적인 실시예에서, 상기 스페이서막은 제1 스페이서막(116) 및 제2 스페이서막(118)을 포함할 수 있다.
구체적으로, 상기 더미 게이트 구조물들(112), 소자 분리막(102) 및 예비 액티브 핀들 표면 상에 컨포멀하게 제1 스페이서막(116)을 형성한다. 상기 제1 스페이서막(116)은 제1 두께를 갖도록 형성할 수 있다. 상기 제1 스페이서막(116)은 예를들어 실리콘 질화물을 포함할 수 있다. 상기 제1 스페이서막(116) 상에 상기 실리콘 질화물보다 낮은 유전율을 갖는 절연 물질을 포함하는 제2 스페이서막(118)을 형성한다. 상기 제2 스페이서막(118)은 상기 제1 두께보다 두꺼운 제2 두께를 갖도록 형성할 수 있다. 상기 제2 스페이서막은 예를들어, 실리콘 산탄질화물(SiOCN)을 포함할 수 있다. 상기 제1 및 제2 스페이서막(116, 118)은 이 후의 식각 공정에서 상기 더미 게이트 구조물들(112)을 보호하기 위하여 제공될 수 있다.
도 7을 참조하면, 상기 제2 스페이서막(118) 및 제1 스페이서막(116)을 이방성으로 식각하여 상기 더미 게이트 구조물들(112)의 측벽 상에 제1 및 제2 스페이서(116a, 118a)을 포함하는 스페이서 구조물을 형성한다.
상기 더미 게이트 구조물들(112) 및 제2 스페이서(118a)을 식각 마스크로 사용하여 상기 예비 액티브 핀을 부분적으로 식각하여 리세스부(119)를 형성한다. 따라서, 상기 제1 방향으로 연장되는 제1 패턴(105a) 및 상기 제1 패턴(105a) 위로 돌출되는 제2 패턴들(105b)을 포함하는 액티브 핀 구조물(105)이 형성된다. 상기 제2 패턴(105b)에서, 상기 더미 게이트 구조물(112)의 아래에 형성된 상기 소자 분리막(102)의 상부면보다 높게 위치하는 부위는 실질적인 액티브 영역으로 제공되는 액티브 핀(104a)이 될 수 있다.
예시적인 실시예들에 있어서, 상기 리세스부(119)의 저면은 상기 더미 게이트 구조물(112)의 하부에 형성되어 있는 상기 소자 분리막(102)의 상부면보다는 더 낮게 위치하도록 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 스페이서(118a), 제1 스페이서(116a) 및 리세스부(119) 형성을 위한 식각 공정은 인-시튜로 수행될 수 있다.
상기 리세스부(119)가 수직 경사를 갖도록 식각 공정이 수행되기가 어려우며, 이로인해 상기 리세스부(119)는 상기 제1 방향으로 상부가 하부보다 넓은 폭을 가질 수 있으며 하부가 라운드되는 형상을 가질 수 있다. 상기 리세스부(119)의 측벽 프로파일은 상기 액티브 핀(104a)의 측벽 프로파일과 동일하다.
그러므로, 상기 액티브 핀(104a)의 상부는 상기 제1 방향으로 제1 폭(L2)을 가질 수 있고, 상기 액티브 핀(104a)의 하부는 상기 제1 방향으로 상기 제1 폭(L1) 보다 넓은 제2 폭(L2)을 가질 수 있다.
또한, 상기 액티브 핀(104a)의 상부 측벽은 예를들어 80 내지 90도의 제1 경사를 갖고, 상기 액티브 핀의 하부 측벽은 상기 제1 경사보다 완만한 제2 경사를 가질 수 있다.
도 8을 참조하면, 상기 리세스부(119)의 하부를 부분적으로 채우는 제1 에피택시얼 패턴(120)을 형성한다.
예시적인 실시예들에 있어서, 상기 리세스부(119) 저면에 위치하는 액티브 핀 구조물(105)의 표면을 시드로 사용하여 제1 선택적 에피택시얼 성장(selective epitaxial growth: SEG) 공정을 수행함으로써 제1 에피택시얼 패턴(120)을 형성할 수 있다.
상기 제1 에피택시얼 패턴(120)은 5 내지 50%의 게르마늄을 함유하는 실리콘 게르마늄을 포함하도록 형성할 수 있으며, 바람직하게는 5 내지 30%의 게르마늄을 함유하는 실리콘 게르마늄을 포함하도록 형성할 수 있다. 이와같이, 게르마늄의 함량이 높지 않아서, 상기 제1 에피택시얼 패턴(120)의 실리콘 게르마늄과 상기 액티브 핀 구조물(105) 표면의 실리콘과의 미스 매치에 의한 격자 결함이 감소될 수 있다.
상기 제1 선택적 에피택시얼 성장 공정은 상기 리세스부(119) 저면으로부터 상기 제3 방향으로 빠르게 성장되도록 하고, 상기 리세스부(119) 측벽으로부터는 상대적으로 성장이 느리거나 거의 성장되지 않도록 할 수 있다. 이를 위하여, 상기 제1 선택적 에피택시얼 성장 공정에서, 주입되는 실리콘 소오스 가스의 종류, 식각 및 세정 가스의 유량 및 챔버 내 압력을 조절할 수 있다. 따라서, 상기 제1 에피택시얼 패턴(120)은 상기 리세스부(119) 하부를 채우는 형상을 가질 수 있다.
예시적인 실시예에서, 상기 제1 선택적 에피택시얼 성장(SEG) 공정에서, 모노실란 (SiH4) 가스를 실리콘 소스 가스로 사용하고, GeH4 가스를 게르마늄 소스 가스로 사용하여, HCl 가스를 선택적 식각 또는 세정가스로 사용할 수 있다. 또한, 1 내지 50Torr의 압력하에서 공정을 수행할 수 있다. 상기 모노실란 가스는 상기 제3 방향으로 직진성을 가지면서 주입되어 상기 리세스부 저면에서 막이 성장된다. 따라서, 상기 모노 실란 가스를 이용하여, 상기 리세스부 하부를 채우는 상기 제1 에피택시얼 패턴(120)을 형성할 수 있다.
또한, 상기 제1 에피택시얼 패턴(120)을 형성할 때 P형 불순물 소오스 가스 예를들어 B2H6 가스 등을 함께 사용할 수 있다. 따라서, 상기 제1 에피택시얼 패턴(120) 내에 P형 불순물이 도핑되어 제1 농도를 갖는 제1 불순물 영역이 형성될 수 있다. 예시적인 실시예에서, 상기 불순물은 붕소일 수 있고, 상기 제1 농도는 1E17 내지 1E22/㎤ 일 수 있다.
상기 제1 에피택시얼 패턴(120)의 상부면은 상기 액티브 핀(104a)의 저면보다 높고, 상기 액티브 핀(104a)의 상기 제3 방향으로의 중심보다는 낮게 되도록 형성할 수 있다. 상기 제1 에피택시얼 패턴(120)이 상기 액티브 핀(104a)의 제3 방향 중심보다 높게 위치하면, 상기 게르마늄 함량이 작은 제1 에피택시얼 패턴(120)의 용적이 커지게 되어 상기 액티브 핀(104a)에 가해지는 스트레인드 스트레스가 감소될 수 있다.
도 9를 참조하면, 상기 제1 에피택시얼 패턴(120) 상에 상기 리세스부(119)의 측벽만을 덮는 제2 에피택시얼 패턴(122)을 형성한다.
예시적인 실시예들에 있어서, 상기 리세스부(119) 측벽에 노출되는 액티브 핀 구조물(105)의 표면을 시드로 사용하여 제2 선택적 에피택시얼 성장 공정을 수행함으로써 제2 에피택시얼 패턴(122)을 형성할 수 있다.
상기 제2 에피택시얼 패턴(122)은 5 내지 50%의 게르마늄을 포함하는 실리콘 게르마늄을 포함하도록 형성할 수 있으며, 바람직하게는 5 내지 30%의 게르마늄을 포함하는 실리콘 게르마늄을 포함하도록 형성할 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 에피택시얼 패턴(120, 122)은 동일한 함량의 게르마늄이 포함되도록 형성할 수 있다. 이와같이, 게르마늄의 함량이 높지 않아서, 상기 제2 에피택시얼 패턴(122)의 게르마늄과 상기 액티브 핀(104a)의 상부 측벽의 실리콘의 미스 매치에 의한 격자 결함이 감소될 수 있다.
상기 제2 선택적 에피택시얼 성장 공정은 상기 리세스부(119) 측벽으로부터 상기 제1 방향으로 빠르게 성장이 이루어지도록 하고, 상기 리세스부(119) 하부의 제1 에피택시얼 패턴(120) 표면으로부터 상기 제3 방향으로는 상대적으로 성장이 느리거나 거의 성장되지 않도록 할 수 있다. 따라서, 상기 제2 에피택시얼 패턴(122)은 상기 리세스부(119) 측벽 상에 형성될 수 있다. 예시적인 실시예에서, 상기 제2 선택적 에피택시얼 성장 공정을 수행한 이 후에, 상기 제1 에피택시얼 패턴(120) 상부면에 일부 형성되어 있는 제2 에피택시얼 패턴(122)을 제거하는 공정을 더 포함할 수도 있다.
상기 제2 선택적 에피택시얼 성장(SEG) 공정에서, 디클로로실란 (SiCl2H2, DCS) 가스를 실리콘 소스 가스로 사용하고, GeH4 가스를 게르마늄 소스 가스로 사용하여, HCl 가스를 선택적 식각 또는 세정 가스로 사용할 수 있다. 이 때, 상기 HCl 가스는 상기 제1 선택적 에피택시얼 성장 공정 시에 유입되는 양 보다 더 많은 양을 유입시킬 수 있다. 상기 HCl 가스의 유입량이 증가됨으로써, 상기 제1 에피택시얼 패턴(120)의 상부면으로부터 제3 방향으로 막이 성장하는 것을 억제할 수 있다. 또한, 상기 제2 선택적 에피택시얼 성장 공정은 상기 제1 선택적 에피택시얼 성장 공정보다 높은 압력하에서 수행될 수 있다. 예를들어, 100 내지 200Torr의 압력하에서 상기 제2 선택적 에피택시얼 성장 공정이 수행될 수 있다.
상기 디클로로 실란 가스는 상기 리세스부(119) 측벽을 따라 마이그레이션(migration)되는 길이가 길기 때문에, 상기 리세스부(119) 측벽에서 막이 성장된다. 따라서, 상기 디클로로 실란 가스를 이용하여 상기 리세스부(119) 측벽 상에 상기 제2 에피택시얼 패턴(122)을 형성할 수 있다.
또한, 상기 제2 에피택시얼 패턴(122)을 형성할 때 P형 불순물 소오스 가스 예를들어 B2H6 가스 등을 함께 사용할 수 있다. 이 때, 상기 제2 에피택시얼 패턴(122) 내에 상기 제1 농도보다 낮은 제2 농도를 갖는 제2 불순물 영역이 형성되도록 할 수 있다. 예시적인 실시예에서, 상기 불순물은 붕소일 수 있고, 상기 제2 농도는 1E10 내지 1E21/㎤ 일 수 있다.
도 10을 참조하면, 상기 제1 및 제2 에피택시얼 패턴(120, 122) 상에 상기 리세스부(119)를 채우도록 제3 에피택시얼 패턴(124)을 형성한다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 에피택시얼 패턴(120, 122)의 표면을 시드로 사용하여 제3 선택적 에피택시얼 성장 공정을 수행함으로써 제3 에피택시얼 패턴(124)을 형성할 수 있다.
상기 제3 에피택시얼 패턴(124)은 상기 제1 및 제2 에피택시얼 패턴(120, 122)보다 더 많은 함량의 게르마늄을 함유하는 실리콘 게르마늄을 포함하도록 형성할 수 있다. 상기 제3 에피택시얼 패턴(124)은 30 내지 80%의 게르마늄을 함유하는 실리콘 게르마늄을 포함할 수 있으며, 바람직하게는 50 내지 60%의 게르마늄을 포함하는 실리콘 게르마늄을 포함하도록 형성할 수 있다. 또한, 상기 제3 에피택시얼 패턴(124)에 포함되는 게르마늄 함량과 상기 제1 및 제2 에피택시얼 패턴(122, 124)의 게르마늄의 함량의 차이는 각각 30% 이내인 것이 바람직할 수 있다.
예시적인 실시예에서, 상기 제3 선택적 에피택시얼 성장 공정에서, 디클로로실란 (SiCl2H2, DCS) 가스를 실리콘 소스 가스로 사용하고, GeH4 가스를 게르마늄 소스 가스로 사용하여, HCl 가스를 선택적 식각 또는 세정 가스로 사용하여 형성할 수 있다. 또한, 1 내지 50Torr의 압력하에서 공정을 수행할 수 있다.
다른 예로, 상기 제3 선택적 에피택시얼 성장 공정은 상기 제1 선택적 에피택시얼 성장 공정의 소오스 가스 조건 및 압력 조건 또는 상기 제2 선택적 에피택시얼 성장 공정의 소오스 가스 조건 및 압력 조건으로 진행할 수도 있다.
이와같이, 상기 제3 선택적 에피택시얼 성장 공정은 상기 리세스부(119) 내부를 채우도록 성장이 이루어지면 되므로, 성장 공정 조건은 한정되지 않는다.
상기 공정을 수행하면, 제1 내지 제3 에피택시얼 패턴(120, 122, 124)을 포함하는 에피택시얼 구조물(126)이 형성된다. 상기 제1 내지 제3 에피택시얼 패턴(120, 122, 124)을 형성하기 위한 공정들은 인시튜로 진행될 수 있다.
상기 제1 내지 제3 에피택시얼 패턴(120, 122, 124)은 각각 수직 및 수평 방향으로 성장할 수 있다. 따라서, 상기 에피택시얼 구조물(126)은 상기 제2 방향으로 돌출되는 형상을 가질 수 있다. 따라서, 상기 에피택시얼 구조물(126)은 상기 제2 방향으로 절단한 단면에서 볼 때, 상, 하부가 평탄한 6각 형상, 오각형 또는 마름모 형상을 가질 수 있다.
일 실시예에서, 상기 각 에피택시얼 구조물(126)이 상기 제2 방향으로 서로 이격되게 배치되도록 상기 제3 에피택시얼 패턴(124)을 형성할 수 있다. 다른 실시예로, 상기 각 에피택시얼 구조물(126)은 상기 제2 방향으로 돌출된 부위가 서로 접촉된 형상을 가져서 서로 연결되도록 상기 제3 에피택시얼 패턴(124)을 형성할 수 있다. 또 다른 실시예로, 상기 에피택시얼 구조물들(126) 중 일부는 상기 제2 방향으로 서로 이격되게 배치되고, 상기 에피택시얼 구조물들(126) 중 나머지 일부는 상기 제2 방향으로 돌출된 부위가 서로 접촉된 형상을 가져서 서로 연결되도록 상기 제3 에피택시얼 패턴(124)을 형성할 수도 있다.
도 11을 참조하면, 상기 더미 게이트 구조물들(112), 제2 스페이서(118a), 에피택시얼 구조물(126) 및 소자 분리막(102)을 덮도록 층간 절연막(128)을 충분한 높이로 형성한 후, 상기 더미 게이트 구조물들(112)의 하드 마스크들(110)이 노출될 때까지 층간 절연막(128)을 평탄화한다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정에 의해 수행될 수 있다.
이 후, 상기 더미 게이트 구조물(12)을 제거하여 개구부를 형성한다. 상기 개구부의 저면의 액티브 핀(104a) 상에 열산화막을 형성하는 공정을 더 포함할 수 있다.
상기 개구부의 내부에 게이트 절연막 패턴(130), 게이트 전극(132) 및 하드 마스크(134)를 포함하는 게이트 구조물(136)을 형성한다.
구체적으로, 상기 개구부의 측벽, 상기 열산화막 및 층간 절연막(128)의 상면에 고유전막을 형성하고, 상기 고유전막 상에 상기 각 개구부의 나머지 부분을 채우는 게이트 전극막을 형성한다. 상기 고유전막은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성할 수 있다. 상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속과 금속 질화물과 같은 저 저항 금속을 사용하여 원자층 증착(ALD) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성될 수 있다.
이 후, 상기 층간 절연막(128)의 상면이 노출될 때까지, 상기 게이트 전극막 및 상기 고유전막을 평탄화하고, 상기 게이트 전극막의 상부를 일부 식각한다. 따라서, 상기 개구부 내부 표면 상에 게이트 절연막 패턴(130)을 형성하고, 상기 게이트 절연막 패턴(130) 상에 각 개구부들의 일부를 채우는 게이트 전극(132)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다. 상기 게이트 전극(132)의 상부에 하드 마스크막을 형성하고, 이를 평탄화하여 하드 마스크(134)를 형성할 수 있다.
따라서, 순차적으로 적층된 게이트 절연막 패턴(130), 게이트 전극(132) 및 하드 마스크(134)를 포함하는 게이트 구조물(136)을 형성할 수 있다.
도시하지는 않았지만, 상기 층간 절연막(128)을 관통하여 상기 에피택시얼 구조물(126)의 상부면과 접촉하는 콘택 플러그를 형성할 수 있다.
상기 설명한 것과 같이, 채널 길이가 상대적으로 긴 액티브 핀(104a)의 하부 측벽과 접하는 제1 에피택시얼 패턴(120)은 상기 제2 농도보다 높은 제1 농도로 도핑된 제1 불순물 영역이 포함된다. 그러므로, 상기 액티브 핀(104a)과 상기 제1 에피택시얼 패턴(120) 사이의 전기적인 저항(R2)이 감소되어 상기 액티브 핀(104a)의 하부에서도 실질적인 채널이 형성될 수 있다. 그러므로, 상기 핀펫 동작 시에 채널 면적이 증가되어, 동작 전류가 증가될 수 있다.
실시예 2
도 12 및 13은 본 발명의 일 실시예에 따른 핀펫을 포함하는 반도체 소자를 나타내는 사시도 및 단면도이다. 도 13은 도 12의 I-I'선, II-II'선 및 III-III'선을 따라 절단한 단면도를 각각 나타낸다. 도 14는 도 12의 액티브 핀 및 에피택시얼 구조물의 일부를 나타낸다.
상기 반도체 소자는 에피택시얼 구조물의 형상을 제외하고는, 도 1 내지 도 3을 참조로 설명한 반도체 소자와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 12 내지 도 14를 참조하면, 상기 반도체 소자는 액티브 핀 구조물(105)을 포함하는 기판(100), 게이트 구조물(136) 및 에피택시얼 구조물(126a)을 포함할 수 있다. 또한, 상기 반도체 소자는 소자 분리막(102) 및 스페이서 구조물을 더 포함할 수 있다.
상기 에피택시얼 구조물(126a)은 제1 내지 제3 에피택시얼 패턴(120, 122a, 124a)을 포함한다.
상기 제1 에피택시얼 패턴(120)은 상기 리세스부(119)의 하부를 채우는 형상을 가질 수 있다. 상기 제1 에피택시얼 패턴(120)은 도 1 내지 도 3을 참조로 설명한 제1 에피택시얼 패턴과 동일한 구성을 가질 수 있다. 즉, 상기 제1 에피택시얼 패턴(120)은 5 내지 50%의 게르마늄을 함유하는 실리콘 게르마늄을 포함할 수 있으며, 그 내부에는 제1 농도를 갖는 불순물이 도핑된 제1 불순물 영역을 포함할 수 있다.
상기 제2 에피택시얼 패턴(122a)은 상기 리세스부(119)의 상부 측벽 및 상기 제1 에피택시얼 패턴(120)의 상부면을 덮도록 컨포멀하게 구비될 수 있다.
상기 제2 에피택시얼 패턴(122a)은 상기 리세스부(119)의 상부 측벽에서는 제1 두께를 갖고, 상기 제1 에피택시얼 패턴(120)의 상부면에서는 상기 제1 두께보다 얇은 제2 두께를 가질 수 있다.
상기 제2 에피택시얼 패턴(122a)은 5 내지 50%의 게르마늄을 포함하는 실리콘 게르마늄을 포함할 수 있으며, 내부에는 제1 농도보다 낮은 제2 농도의 불순물이 도핑된 제2 불순물 영역을 포함할 수 있다.
상기 제3 에피택시얼 패턴(124a)은 상기 제2 에피택시얼 패턴(122a) 상에 구비되고, 상기 리세스부(119)를 채울 수 있다. 상기 제3 에피택시얼 패턴(124a)은 상기 제1 및 제2 에피택시얼 패턴(122, 124a)보다 더 많은 함량의 게르마늄을 포함할 수 있다. 상기 제3 에피택시얼 패턴(124a)은 30 내지 80%의 게르마늄을 포함하는 실리콘 게르마늄을 포함할 수 있다. 상기 제3 에피택시얼 패턴(124a)에 포함되는 게르마늄 함량과 상기 제1 및 제2 에피택시얼 패턴(122, 124a)의 게르마늄 함량의 차이가 각각 30%보다 작을 수 있다.
도 15 및 도 16은 도 12 및 13에 도시된 반도체 소자의 제조 방법을 나타내는 단면도들이다.
먼저, 도 4 내지 도 8을 참조로 설명한 것과 동일한 공정을 수행한다.
도 15를 참조하면, 상기 리세스부(119)의 측벽 및 상기 제1 에피택시얼 패턴(120)의 상부면을 덮는 제2 에피택시얼 패턴(122a)을 형성한다.
예시적인 실시예들에 있어서, 상기 리세스부(119) 측벽에 노출되는 액티브 핀 구조물(105)의 표면과 상기 제1 에피택시얼 패턴(120)의 상부면을 시드로 사용하여 제2 선택적 에피택시얼 성장 공정을 수행함으로써 제2 에피택시얼 패턴(122a)을 형성할 수 있다. 이 때, 상기 제2 에피택시얼 패턴(122a)은 상기 리세스부(119)의 측벽에서는 제1 두께를 갖고, 상기 제1 에피택시얼 패턴(120)의 상부면에서는 상기 제1 두께보다 얇은 제2 두께를 갖도록 형성할 수 있다.
상기 제2 선택적 에피택시얼 성장(SEG) 공정은 도 9를 참조로 설명한 것과 유사하게 수행할 수 있다. 다만, 상기 HCl 가스 및 디클로로실란 (SiCl2H2, DCS) 가스의 유량을 조절하여 상기 제1 에피택시얼 패턴의 상부면에도 제2 에피택시얼 패턴이 일부 형성되도록 할 수 있다.
도 16을 참조하면, 상기 제2 에피택시얼 패턴(122a) 상에 상기 리세스부(119)를 채우도록 제3 에피택시얼 패턴(124a)을 형성한다. 상기 제3 에피택시얼 패턴(124a)을 형성하는 공정은 도 10을 참조로 설명한 것과 동일할 수 있다.
이 후, 도 11을 참조로 설명한 것과 동일한 공정을 수행하여 도 12 및 13에 도시된 반도체 소자를 제조할 수 있다.
실시예 3
도 17 및 18은 본 발명의 일 실시예에 따른 핀펫을 포함하는 반도체 소자를 나타내는 사시도 및 단면도이다. 도 18은 도 17의 I-I'선, II-II'선 및 III-III'선을 따라 절단한 단면도를 각각 나타낸다. 도 19는 도 17의 액티브 핀 및 에피택시얼 구조물의 일부를 나타낸다.
상기 반도체 소자는 에피택시얼 구조물의 저면에 누설 방지막과, 상기 에피택시얼 구조물의 상부면에 캡핑막이 포함되는 것을 제외하고는, 도 1 내지 도 3을 참조로 설명한 반도체 소자와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 17 내지 도 19를 참조하면, 상기 반도체 소자는 액티브 핀 구조물(105)을 포함하는 기판(100), 게이트 구조물(136) 및 에피택시얼 구조물(126)을 포함할 수 있다. 또한, 상기 반도체 소자는 누설 방지막(140), 캡핑막(138), 소자 분리막(102) 및 스페이서 구조물을 더 포함할 수 있다.
상기 에피택시얼 구조물(126)은 제1 내지 제3 에피택시얼 패턴(120, 122, 124)을 포함한다. 상기 제1 내지 제3 에피택시얼 패턴(120, 122, 124)은 도 1 내지 도 3을 참조로 설명한 제1 내지 제3 에피택시얼 패턴과 각각 동일한 구성을 가질 수 있다.
상기 제1 에피택시얼 패턴(120)의 저면 아래에는 누설 방지막(140)이 구비될 수 있다. 즉, 상기 누설 방지막(140)은 리세스부(119) 저면에 구비될 수 있다. 상기 누설 방지막(140)은 실리콘 산화막일 수 있다. 상기 누설 방지막(140)이 50Å 이상으로 두꺼운 경우 에피택시얼 성장 공정에 의해 상기 리세스부(119) 저면으로부터 상기 제1 에피택시얼 패턴(120)이 형성되지 않을 수 있다. 그러므로, 상기 누설 방지막(140)은 3 내지 50Å의 두께를 가지면, 바람직하게는 10 내지 30Å의 두께를 가질 수 있다.
상기 누설 방지막(140)은 상기 제1 에피택시얼 패턴(120)과 그 하부의 액티브 핀 구조물(105)의 PN 접합 사이에 구비되어 베리어 막으로 제공될 수 있다. 상기 누설 방지막(140)이 구비됨으로써, 상기 제1 에피택시얼 패턴(120) 하부에서의 누설 전류가 감소될 수 있다.
상기 에피택시얼 구조물의 상부면에는 캡핑막(138)이 구비될 수 있다. 상기 캡핑막(138)은 선택적 에피택시얼 공정을 통해 형성된 단결정 실리콘을 포함할 수 있다. 상기 캡핑막(138)은 5 내지 100Å의 두께를 가질 수 있다. 상기 에피택시얼 구조물의 표면에 캡핑막이 구비됨으로써, 상기 에피택시얼 구조물이 보호될 수 있다.
예시적인 실시예에서, 상기 누설 방지막(140) 및 캡핑막(138) 중 어느 하나만 구비될 수도 있다.
도 20 및 도 21은 도 17 및 18에 도시된 반도체 소자의 제조 방법을 나타내는 단면도들이다.
먼저, 도 4 내지 도 7을 참조로 설명한 것과 동일한 공정을 수행한다.
도 20을 참조하면, 상기 리세스부(119)의 저면에 누설 방지막(140)을 형성한다. 상기 누설 방지막(140)은 3 내지 50Å의 두께를 가지며, 바람직하게는 10 내지 30Å의 두께를 가지도록 형성할 수 있다.
상기 리세스부(119) 저면 부위는 이전의 식각 공정에 의해 손상되어 뎅글링 본드 및 격자 결함이 상대적으로 많아서, 다른 부위에 비해 산소와 빠르게 반응할 수 있다. 그러므로, 상기 리세스부(119) 저면 부위에만 선택적으로 미량의 산소 가스와 반응시켜 실리콘 산화물을 포함하는 상기 누설 방지막(140)을 형성할 수 있다.
상기 누설 방지막(140)은 상기 리세스부(119) 형성 후 드라이 세정 공정을 통해 형성될 수 있다. 또는, 상기 누설 방지막(140)은 포토레지스트 패턴을 제거하기 위한 에싱 공정에서 사용되는 오존 가스를 이용하여 형성할 수도 있다.
이 후, 도 8 내지 도 10을 참조로 설명한 것과 동일한 공정들을 수행하여 제1 내지 제3 에피택시얼 패턴(120, 122, 124)을 포함하는 에피택시얼 구조물(126)을 형성한다.
도 21을 참조하면, 상기 에피택시얼 구조물(126) 표면 상에 캡핑막(138)을 형성한다. 상기 캡핑막(138)은 5 내지 100Å의 두께로 형성할 수 있다. 상기 캡핑막(138)은 단결정 실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 구조물(126) 표면을 시드로 사용하여 제4 선택적 에피택시얼 성장 공정을 수행함으로써 단결정 실리콘을 포함하는 캡핑막을 형성한다. 예를들어, 상기 제4 선택적 에피택시얼 성장 공정은 다이실란(Si2H6) 가스를 실리콘 소스 가스로 사용하여 수행할 수 있다.
이 후, 도 11을 참조로 설명한 공정을 동일하게 수행하여 도 17 및 18에 도시된 반도체 소자를 제조할 수 있다.
도 22는 예시적인 실시예들에 따른 시스템의 개략적인 구성을 나타내는 블록도이다.
도 22를 참조하면, 시스템(400)은 메모리(410), 메모리(410)의 동작을 제어하는 메모리 컨트롤러(420), 정보를 출력하는 표시부재(430), 정보를 입력받는 인터페이스(440) 및 이들을 제어하기 위한 메인 프로세서(450)를 포함한다. 메모리(410)는 본 발명의 실시예들에 따른 반도체 소자들을 포함할 수 있다. 메모리(410)는 메인 프로세서(450)에 바로 연결되거나 또는 버스(BUS) 등을 통해 연결될 수 있다. 시스템(400)은 컴퓨터, 휴대용 컴퓨터, 랩톱 컴퓨터, 개인휴대단말기, 태블릿, 휴대폰, 디지털 음악 재생기 등에 적용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 102 : 소자 분리막
104a : 액티브 핀 112 : 더미 게이트 구조물
116a : 제1 스페이서 118a : 제2 스페이서
119 : 리세스부 120 : 제1 에피택시얼 패턴
122, 122a : 제2 에피택시얼 패턴
124, 124a : 제3 에피택시얼 패턴
126 : 에피택시얼 구조물 128 : 층간 절연막
136 :게이트 구조물 138 : 캡핑막
140 : 누설 방지막

Claims (10)

  1. 제1 방향으로 연장되고, 돌출부들 및 리세스부를 포함하는 액티브 핀 구조물을 포함하는 기판;
    상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 액티브 핀 구조물의 돌출부들을 감싸는 복수의 게이트 구조물들;
    상기 게이트 구조물들 사이의 액티브 핀 구조물에 형성되고 상기 리세스부의 하부를 채우는 제1 에피택시얼 패턴;
    상기 제1 에피택시얼 패턴 상에, 상기 리세스부의 측벽과 접하도록 형성되는 제2 에피택시얼 패턴; 및
    상기 제1 및 제2 에피택시얼 패턴 상에, 상기 리세스부 내부를 채우는 제3 에피택시얼 패턴을 포함하되,
    상기 제1 에피택시얼 패턴은 제1 불순물 농도의 제1 불순물 영역을 포함하고,
    상기 제2 에피택시얼 패턴은 상기 제1 불순물 농도보다 낮은 제2 불순물 농도의 제2 불순물 영역을 포함하고, 그리고
    상기 제3 에피택시얼 패턴은 상기 제2 불순물 농도보다 높은 제3 불순물 농도의 제3 불순물 영역을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 리세스부는 상기 제1 방향으로 상부폭이 하부폭보다 넓은 형상을 갖는 반도체 소자.
  3. 제1항에 있어서, 상기 제1 내지 제3 에피택시얼 패턴은 실리콘 게르마늄을 포함하고, 상기 제1 및 제2 에피택시얼 패턴에 포함된 게르마늄 함량은 상기 제3 에피택시얼 패턴에 포함된 게르마늄 함량보다 작은 반도체 소자.
  4. 제3항에 있어서, 상기 제3 에피택시얼 패턴에 포함된 게르마늄 함량과 상기 제1 및 제2 에피택시얼 패턴에 포함된 게르마늄 함량의 차이는 각각 30%보다 작은 반도체 소자.
  5. 제3항에 있어서, 상기 제1 및 제2 에피택시얼 패턴은 각각 내부에 5 내지 50%의 게르마늄을 함유하는 실리콘 게르마늄을 포함하는 반도체 소자.
  6. 제3항에 있어서, 상기 제3 에피택시얼 패턴은 내부에 30 내지 80%의 게르마늄을 함유하는 실리콘 게르마늄을 포함하는 반도체 소자.
  7. 제1항에 있어서, 상기 제3 불순물 농도는 상기 제1 불순물 농도와 동일하거나 더 높은 반도체 소자.
  8. 제1항에 있어서, 상기 액티브 핀 구조물의 돌출부는 측벽이 소자 분리막에 의해 덮혀있는 제1 부위와 상기 제1 부위 상에 위치하는 제2 부위를 포함하고, 상기 제1 에피택시얼 패턴의 상부면은 상기 제2 부위의 저면보다 높고, 상기 제2 부위의 수직 방향 중심부보다는 낮게 위치하는 반도체 소자.
  9. 제1항에 있어서, 상기 리세스부 저면에 실리콘 산화물을 포함하는 누설 방지막이 더 구비되는 반도체 소자.
  10. 제1항에 있어서, 상기 제2 및 제3 에피택시얼 패턴 표면 상에 단결정 실리콘을 포함하는 캡핑막이 더 포함되는 반도체 소자.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180051866A (ko) * 2016-11-09 2018-05-17 삼성전자주식회사 반도체 장치 및 그 제조 방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9570555B1 (en) * 2015-10-29 2017-02-14 International Business Machines Corporation Source and drain epitaxial semiconductor material integration for high voltage semiconductor devices
US10796924B2 (en) 2016-02-18 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof by forming thin uniform silicide on epitaxial source/drain structure
TWI627665B (zh) * 2016-04-06 2018-06-21 瑞昱半導體股份有限公司 鰭式場效電晶體及其製造方法
CN107958935B (zh) 2016-10-18 2020-11-27 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
KR102373630B1 (ko) * 2017-05-26 2022-03-11 삼성전자주식회사 반도체 장치
US10424588B2 (en) 2017-11-09 2019-09-24 Taiwan Semiconductor Manufacturing Co., Ltd. Cutting metal gates in fin field effect transistors
US10720527B2 (en) * 2018-01-03 2020-07-21 International Business Machines Corporation Transistor having an oxide-isolated strained channel fin on a bulk substrate
KR102543178B1 (ko) 2018-03-23 2023-06-14 삼성전자주식회사 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법
CN110534432B (zh) * 2018-05-25 2023-07-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11854831B2 (en) * 2020-11-24 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Cleaning process for source/drain epitaxial structures

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140112347A (ko) * 2013-03-13 2014-09-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 소스/드레인에 하부 ＳｉＧｅ 층을 갖는 FinFET
US8853039B2 (en) * 2013-01-17 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Defect reduction for formation of epitaxial layer in source and drain regions
US20140335674A1 (en) * 2013-05-13 2014-11-13 United Microelectronics Corp. Manufacturing method of semiconductor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7078742B2 (en) 2003-07-25 2006-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel semiconductor structure and method of fabricating the same
US8017487B2 (en) 2006-04-05 2011-09-13 Globalfoundries Singapore Pte. Ltd. Method to control source/drain stressor profiles for stress engineering
US20090242989A1 (en) 2008-03-25 2009-10-01 Chan Kevin K Complementary metal-oxide-semiconductor device with embedded stressor
US8816391B2 (en) 2009-04-01 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain engineering of devices with high-mobility channels
CN101853882B (zh) 2009-04-01 2016-03-23 台湾积体电路制造股份有限公司 具有改进的开关电流比的高迁移率多面栅晶体管
US8022488B2 (en) 2009-09-24 2011-09-20 International Business Machines Corporation High-performance FETs with embedded stressors
TWI451552B (zh) 2009-11-10 2014-09-01 Taiwan Semiconductor Mfg 積體電路結構
US8299535B2 (en) 2010-06-25 2012-10-30 International Business Machines Corporation Delta monolayer dopants epitaxy for embedded source/drain silicide
US8629426B2 (en) 2010-12-03 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain stressor having enhanced carrier mobility manufacturing same
US8975141B2 (en) 2012-07-31 2015-03-10 GlobalFoundries, Inc. Dual work function FinFET structures and methods for fabricating the same
KR102432268B1 (ko) * 2015-04-14 2022-08-12 삼성전자주식회사 반도체 소자 및 그 제조 방법.

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8853039B2 (en) * 2013-01-17 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Defect reduction for formation of epitaxial layer in source and drain regions
KR20140112347A (ko) * 2013-03-13 2014-09-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 소스/드레인에 하부 ＳｉＧｅ 층을 갖는 FinFET
US20140335674A1 (en) * 2013-05-13 2014-11-13 United Microelectronics Corp. Manufacturing method of semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180051866A (ko) * 2016-11-09 2018-05-17 삼성전자주식회사 반도체 장치 및 그 제조 방법

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US20160293750A1 (en) 2016-10-06
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