CN113270483A - 半导体器件 - Google Patents

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epitaxial layer
sidewall
gate structure
channel
layer
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申宇哲
许盛祺
白尚沅
李正韩
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

本发明公开了一种半导体器件，该半导体器件包括沟道、栅极结构和源极/漏极层。沟道在垂直方向上堆叠。每个沟道在第一方向上延伸。栅极结构在第二方向上延伸。栅极结构覆盖沟道。源极/漏极层在衬底上连接到沟道的在第一方向上的相反侧壁中的每个，并包括掺杂的半导体材料。源极/漏极层包括分别具有第一杂质浓度和第二杂质浓度的第一外延层和第二外延层。第一外延层覆盖第二外延层的下表面和在第一方向上的相反侧壁。栅极结构的在第一方向上的相反侧壁中的每个的一部分在第一方向上从沟道的在第一方向上的相反侧壁突出，以部分地贯穿第一外延层但不接触第二外延层。

Description

半导体器件
技术领域
一些示例实施方式涉及半导体器件和/或制造该半导体器件的方法。更具体地，一些示例实施方式涉及具有在垂直方向上堆叠的多个沟道的半导体器件和/或制造该半导体器件的方法。
背景技术
当制作/制造包括垂直堆叠的多个沟道的多桥沟道场效应晶体管(MBCFET)时，可以交替且重复地堆叠牺牲层和沟道层以形成堆叠结构，可以分别在堆叠结构的相反侧形成源极/漏极层，可以去除牺牲层以分别形成间隙，并且可以形成栅极结构以填充间隙。当去除牺牲层时，如果牺牲层的残留物和/或部分留在源极/漏极层的表面上，则源极/漏极层的界面特性可能劣化。
发明内容
一些示例实施方式提供了一种具有增强的特性的半导体器件。
一些示例实施方式提供了一种制造具有增强的特性的半导体器件的方法。
根据一些示例实施方式，提供了一种半导体器件，该半导体器件包括：衬底；在垂直于衬底的上表面的垂直方向上彼此间隔开的沟道，每个沟道在平行于衬底的上表面的第一方向上延伸；在衬底上沿第二方向延伸的栅极结构，第二方向平行于衬底的上表面并与第一方向交叉，栅极结构覆盖沟道的下表面、上表面、第一侧壁和第二侧壁，沟道的第一侧壁在第二方向上与沟道的第二侧壁相反；以及在衬底上的源极/漏极层，源极/漏极层连接到沟道的在第一方向上彼此相反的第一侧壁和第二侧壁中的每个，源极/漏极层包括具有杂质的半导体材料。源极/漏极层包括：具有第二杂质浓度的第二外延层；以及第一外延层，覆盖第二外延层的下表面，并覆盖第二外延层的在第一方向上的第一侧壁和第二侧壁，第二外延层的第一侧壁和第二侧壁在第一方向上相反，第一外延层具有小于第二杂质浓度的第一杂质浓度。栅极结构的在第一方向上的第一侧壁和第二侧壁中的每个的一部分在第一方向上从沟道的在第一方向上的第一侧壁和第二侧壁中的对应侧壁突出，以贯穿第一外延层的一部分但不接触第二外延层。
根据一些示例实施方式，提供了一种半导体器件，该半导体器件包括：在垂直于衬底的上表面的垂直方向上彼此间隔开的沟道，每个沟道在平行于衬底的上表面的水平方向上延伸；在衬底上的栅极结构，栅极结构部分地覆盖每个沟道；以及在衬底上的源极/漏极层，源极/漏极层连接到沟道的第一侧壁和第二侧壁中的每个，沟道的第一侧壁在水平方向上与沟道的第二侧壁相反，源极/漏极层包括具有杂质的半导体材料。源极/漏极层包括：具有第二杂质浓度的第二外延层；以及第一外延层，覆盖第二外延层的下表面以及第一侧壁和第二侧壁，第二外延层的第一侧壁在第一方向上与第二外延层的第二侧壁相反，第一外延层具有小于第二杂质浓度的第一杂质浓度。栅极结构的在沟道中在垂直方向上相邻的对应沟道之间的部分在水平方向上的长度大于沟道中在垂直方向上相邻的所述对应沟道在水平方向上的每个长度，并且栅极结构的所述部分的第一侧壁和第二侧壁中的每个不接触第二外延层，栅极结构的所述部分的第一侧壁和第二侧壁在水平方向上相反。
根据一些示例实施方式，提供了一种半导体器件，其包括(A)第一晶体管，该第一晶体管包括：(i)在包括第一区域和第二区域的衬底的第一区域上的第一沟道，第一沟道在垂直于衬底的上表面的垂直方向上彼此间隔开，每个第一沟道沿平行于衬底的上表面的水平方向延伸；(ii)在衬底的第一区域上的第一栅极结构，第一栅极结构部分地覆盖每个第一沟道；以及(iii)在衬底的第一区域上的第一源极/漏极层，第一源极/漏极层连接到第一沟道的第一侧壁和第二侧壁中的每个，第一沟道的第一侧壁在水平方向上与第一沟道的第二侧壁相反，第一源极/漏极层包括具有第一导电类型的杂质的半导体材料，并且第一源极/漏极层包括：(a)具有第二杂质浓度的第二外延层；以及(b)覆盖第二外延层的下表面以及第一侧壁和第二侧壁的第一外延层，第二外延层的第一侧壁和第二侧壁在水平方向上相反，第一外延层具有小于第二杂质浓度的第一杂质浓度。该半导体器件进一步包括(B)第二晶体管，该第二晶体管包括：(i)在衬底的第二区域上的第二沟道，第二沟道在垂直方向上彼此间隔开，每个第二沟道沿水平方向延伸；(ii)在衬底的第二区域上的第二栅极结构，第二栅极结构部分地覆盖每个第二沟道；以及(iii)在衬底的第二区域上的第二源极/漏极层，第二源极/漏极层连接到第二沟道的第一侧壁和第二侧壁中的每个，第二沟道的第一侧壁在水平方向上与第二沟道的第二侧壁相反，第二源极/漏极层包括具有不同于第一导电类型的第二导电类型的杂质的半导体材料，并且第二源极/漏极层包括：(a)具有第四杂质浓度的第四外延层，以及(b)覆盖第四外延层的下表面以及第一侧壁和第二侧壁的第三外延层，第四外延层的第一侧壁和第二侧壁在水平方向上相反，第三外延层具有小于第四杂质浓度的第三杂质浓度。第一栅极结构的第一侧壁和第二侧壁中的每个的一部分在水平方向上从第一沟道的第一侧壁和第二侧壁中的对应侧壁突出，以贯穿第一外延层的一部分但不接触第二外延层，第二栅极结构的第一侧壁和第二侧壁中的每个的一部分在水平方向上从第二沟道的第一侧壁和第二侧壁中的对应侧壁突出，以贯穿第三外延层的一部分但不接触第四外延层，第一栅极结构的第一侧壁和第二侧壁在水平方向上相反，第一沟道的第一侧壁和第二侧壁在水平方向上相反，第二栅极结构的第一侧壁和第二侧壁在水平方向上相反，第二沟道的第一侧壁和第二侧壁在水平方向上相反。
根据一些示例实施方式，提供了一种制造半导体器件的方法，该方法包括：形成鳍结构，鳍结构包括在垂直方向上交替且重复地堆叠的牺牲线和半导体线，垂直方向垂直于衬底的上表面；在衬底上形成虚设栅极结构，该虚设栅极结构覆盖鳍结构的一部分；去除鳍结构的在虚设栅极结构的第一侧和第二侧中的每个处的一部分，以形成第一开口，第一侧和第二侧相反；在第一开口中形成源极/漏极层；在衬底上形成绝缘中间层，该绝缘中间层覆盖虚设栅极结构和源极/漏极层；去除虚设栅极结构和牺牲线以分别形成第二开口和第三开口，第三开口暴露源极/漏极层的侧壁的一部分；氧化源极/漏极层的侧壁的暴露部分以形成氧化物层；去除氧化物层以形成第四开口，第四开口具有比第三开口的宽度大的扩大的宽度，第三开口和第四开口的宽度在平行于衬底的上表面的水平方向上；以及在第二开口和第四开口中形成栅极结构。
根据一些示例实施方式，提供了一种制造半导体器件的方法，该方法包括：形成包括牺牲图案和半导体图案的结构，牺牲图案和半导体图案在垂直于衬底的上表面的垂直方向上交替且重复地堆叠；在所述结构的第一侧和第二侧中的每个处形成源极/漏极层，第一侧与第二侧相反；去除牺牲图案以形成第一开口，该第一开口暴露源极/漏极层的侧壁的一部分；氧化源极/漏极层的侧壁的暴露部分以形成氧化物层；去除氧化物层以形成第二开口，该第二开口具有比第一开口的宽度大的扩大的宽度，第一开口和第二开口的宽度在平行于衬底的上表面的水平方向上；以及在第二开口中形成栅极结构。
在根据一些示例实施方式的半导体器件中，接触源极/漏极层的栅极结构的长度可以增加，因此泄漏电流可以减小，和/或对沟道上的栅极结构的控制可以增强。另外地或备选地，可以去除或至少部分地去除源极/漏极层的表面上的残留物以改善源极/漏极层的界面特性。
附图说明
图1至图3是示出根据一些示例实施方式的半导体器件的平面图和截面图。
图4至图16是示出根据一些示例实施方式的制造半导体器件的方法的平面图和截面图。
图17至图20是示出根据一些示例实施方式的半导体器件的平面图和截面图。
图21至图39是示出根据一些示例实施方式的制造半导体器件的方法的平面图和截面图。
具体实施方式
在下文中，将参照附图更充分地描述根据一些示例实施方式的半导体器件和/或制造该半导体器件的方法。
图1至图3是示出根据一些示例实施方式的半导体器件的平面图和截面图。图1是平面图，图2是沿图1的线A-A'截取的截面图，图3是沿图1的线B-B'截取的截面图。
在下文中，基本上平行于衬底的上表面并彼此交叉的两个方向可以分别被称为第一方向和第二方向，基本上垂直于衬底的上表面的方向可以被称为第三方向。在一些示例实施方式中，第一方向和第二方向可以基本上彼此垂直。
参照图1至图3，半导体器件可以包括在衬底100上的有源图案105、栅极结构330、半导体图案124和源极/漏极层220。半导体器件可以进一步包括栅极间隔物185、隔离图案130、金属硅化物图案350、接触插塞360以及第一绝缘中间层230和第二绝缘中间层340。
衬底100可以包括半导体材料，例如硅、锗、硅锗等中的至少一种，或例如GaP、GaAs、GaSb等的III-V半导体化合物。衬底100可以是或包括绝缘体上硅(SOI)衬底。
有源图案105可以在第三方向上从衬底100突出，并且可以沿第一方向延伸。在附图中，仅示出了两个有源图案105，然而，发明构思可以不限于此，多于两个的有源图案105可以在第二方向上彼此间隔开。有源图案105可以通过去除衬底100的上部而形成，因此可以包括与衬底100的材料基本上相同的材料。
有源图案105在第二方向上的侧壁可以被隔离图案130覆盖。隔离图案130可以包括氧化物，例如硅氧化物。
在一些示例实施方式中，多个半导体图案124可以分别形成在多个层级处。所述多个半导体图案124可以从有源图案105的上表面起在第三方向上彼此间隔开，并且每个半导体图案124可以沿第一方向延伸。在附图中，半导体图案124分别在三个层级中示出，然而，发明构思可以不限于此，层级的数量可以多于三个或少于三个。在附图中，仅两个半导体图案124在沿第一方向延伸的有源图案105上在每个层级被示出为在第一方向上彼此间隔开，然而，发明构思可以不限于此，多于两个的半导体图案124可以在有源图案105上在每个层级在第一方向上彼此间隔开。
在一些示例实施方式中，半导体图案124可以包括纳米片和/或纳米线，其包括半导体材料，例如硅、锗等中的至少一种。在一些示例实施方式中，半导体图案124可以用作晶体管的沟道，因此可以被称为沟道。
栅极结构330可以形成在衬底100上，并且可以围绕每个半导体图案124的在第一方向上的中央部分。因此，栅极结构330可以覆盖每个半导体图案124的中央部分的下表面和上表面以及在第二方向上的相反侧壁。在附图中，栅极结构330覆盖两个有源图案105上的半导体图案124，然而，发明构思可以不限于此。例如，栅极结构330可以在其上具有隔离图案130的衬底100上沿第二方向延伸，并且可以覆盖在第二方向上彼此间隔开的多于两个的有源图案105上的半导体图案124。
在附图中，两个栅极结构330在衬底100上示出，然而，发明构思可以不限于此，多于两个的栅极结构330可以在第一方向上彼此间隔开。
栅极结构330可以包括依次堆叠在每个半导体图案124的表面上和/或围绕每个半导体图案124依次堆叠、和/或依次堆叠在有源图案105的上表面上的界面图案290、栅极绝缘图案300、功函数控制图案310和/或栅电极320。
界面图案290可以形成在有源图案105的上表面和每个半导体图案124的表面上，栅极绝缘图案300可以形成在界面图案290的表面和栅极间隔物185的内侧壁上，功函数控制图案310可以形成在栅极绝缘图案300上，栅电极320可以形成在半导体图案124之间的空间、有源图案105的上表面与半导体图案124中的最下面的半导体图案之间的空间、以及在半导体图案124中的最上面的半导体图案上的在第一方向上相邻的栅极间隔物185之间的空间中。
界面图案290可以包括氧化物，例如硅氧化物，栅极绝缘图案300可以包括具有高介电常数的金属氧化物，例如铪氧化物、钽氧化物、锆氧化物等中的至少一种。功函数控制图案310可以包括例如钛氮化物、钽氮化物、钨氮化物、铝氧化物等中的至少一种。栅电极320可以包括例如钛、铝等的金属、金属的合金、或金属的氮化物或碳化物中的至少一种。
栅极间隔物185可以覆盖在半导体图案124中的最上面的半导体图案上的栅极结构330的上部的侧壁。所述侧壁可以在第一方向上相反。
源极/漏极层220可以形成在有源图案105上，可以形成于在第一方向上彼此相邻的栅极结构330之间，并且可以共同地接触半导体图案124的在第一方向上的面对侧壁中的每个以连接到其。
在一些示例实施方式中，源极/漏极层220可以包括第一外延层200和第二外延层210。第一外延层200可以至少覆盖第二外延层210的下表面和在第一方向上的相反侧壁。第二外延层210的上表面可以在第三方向上从第一外延层200的上表面突出，并且第二外延层210的最上表面可以高于第一外延层200的最上表面。
在一些示例实施方式中，第一外延层200和第二外延层210中的每个可以包括包含(例如掺有)p型杂质的单晶硅锗。第一外延层200和第二外延层210可以分别具有第一杂质浓度和第二杂质浓度，并且第二杂质浓度可以大于第一杂质浓度。第二杂质浓度可以大于或等于第一杂质浓度的约十倍，更特别地，第一杂质浓度的约40倍。第二外延层210的锗浓度也可以大于第一外延层200的锗浓度。
第三外延层(未示出)可以进一步形成在源极/漏极层220的上表面上，并且可以包括未掺杂的硅和/或很轻地掺杂的硅。
由于源极/漏极层220包括诸如硼的p型杂质，所以栅极结构330、源极/漏极层220和用作沟道的每个半导体图案124可以形成PMOS晶体管。多个半导体图案124可以在第三方向上彼此间隔开。所述多个半导体图案124可以被栅极结构330围绕，因此包括栅极结构330和半导体图案124的半导体器件可以是和/或对应于多桥沟道场效应晶体管(MBCFET)。
备选代地或另外地，第一外延层200和第二外延层210中的每个可以包括具有(例如，掺有)诸如磷和/或砷的n型杂质的单晶硅。第一外延层200和第二外延层210可以分别具有第三杂质浓度和第四杂质浓度，并且第四杂质浓度可以大于第三杂质浓度。第四杂质浓度可以大于或等于第三杂质浓度的约两倍，更特别地，第三杂质浓度的约3.5倍。
由于源极/漏极层220包括n型杂质，所以栅极结构330、源极/漏极层220和用作沟道的每个半导体图案124可以形成NMOS晶体管。
在一些示例实施方式中，源极/漏极层220可以沿第三方向延伸，但是源极/漏极层220的在第三方向上的中央部分可以在第一方向上具有凸表面。因此，源极/漏极层220可以具有扩大的体积，并且可以向沟道供应更多的电流和/或对沟道引起更多的应力。
第一绝缘中间层230可以围绕栅极间隔物185的侧壁，并覆盖源极/漏极层220。第二绝缘中间层340可以形成在第一绝缘中间层230上。第一绝缘中间层230和第二绝缘中间层340可以包括氧化物，例如硅氧化物。
接触插塞360可以延伸穿过第一绝缘中间层230和第二绝缘中间层340以接触源极/漏极层220，金属硅化物图案350可以形成在接触插塞360与源极/漏极层220之间。接触插塞360可以接触源极/漏极层220的上表面，和/或延伸穿过源极/漏极层220的上部以与其接触。接触插塞360可以包括金属和/或金属氮化物，金属硅化物图案350可以包括例如钴硅化物、镍硅化物、钛硅化物等中的至少一种。
在一些示例实施方式中，栅极结构330可以包括分别在半导体图案124中的最上面的半导体图案下方和上方的下部和上部。栅极结构330的下部的在半导体图案124中在第三方向上彼此相邻的半导体图案之间的部分的在第一方向上的相反侧壁中的每个可以在第一方向上从半导体图案124中在第三方向上彼此相邻的半导体图案中的每个的在第一方向上的相反侧壁中的对应侧壁突出，并且可以延伸穿过源极/漏极层220的第一外延层200的一部分。
例如，栅极结构330的在半导体图案124中在第三方向上彼此相邻的半导体图案之间的所述部分在第一方向上的长度可以大于半导体图案124中在第三方向上彼此相邻的半导体图案中的每个在第一方向上的长度。由于栅极结构330的接触源极/漏极层220的下部在第一方向上的长度增加，所以泄漏电流可以减小，和/或对沟道上的栅极结构330的控制可以增加。
然而，栅极结构330的在半导体图案124中在第三方向彼此相邻的半导体图案之间的所述部分在第一方向上的相反侧壁中的每个可以不延伸到第二外延层210，并且可以不与其接触。因此，具有相对高的杂质浓度和/或相对高的锗浓度以支持更多电流和/或对源极/漏极层220中的沟道引起更多应力的第二外延层210可以不受栅极结构330的长度的延伸影响。
在一些示例实施方式中，栅极结构330的上部在第一方向上的长度可以小于或等于栅极结构330的下部在第一方向的长度。在一些示例实施方式中，栅极结构330的下部的在半导体图案124中在第三方向上相邻的半导体图案之间的部分中的至少一个可以在第一方向上从覆盖栅极结构330的上部的侧壁的栅极间隔物185的外侧壁突出。在一些示例实施方式中，栅极结构330的下部在第一方向上的最大/最大的长度可以大于半导体图案124在第一方向上的最大/最大的长度。
在一些示例实施方式中，栅极结构330的在半导体图案124中在第三方向上彼此相邻的半导体图案之间的部分在第一方向上的长度可以不是恒定的，而是可以沿第三方向变化。例如，如果在第三方向上从有源图案105的上表面依次堆叠的半导体图案124分别被称为第一沟道、第二沟道和第三沟道，则栅极结构330的在有源图案105的上表面与第一沟道之间的部分在第一方向上的长度以及栅极结构330的在第二沟道与第三沟道之间的部分在第一方向上的长度可以大于栅极结构330的在第一沟道与第二沟道之间的部分在第一方向上的长度。
图4至图16是示出根据一些示例实施方式的制造半导体器件的方法的平面图和截面图。具体地，图4、图6、图9和图15是平面图，图5、图7-8、图10-14和图16是截面图。
图5和图7分别是沿对应平面图的线A-A'截取的截面图，图8、图10-14和图16分别是沿对应平面图的线B-B'截取的截面图。
参照图4和图5，可以在衬底100上交替且重复地形成牺牲层和半导体层，可以在半导体层中的最上面的半导体层或牺牲层中的最上面的牺牲层上形成沿第一方向延伸的蚀刻掩模，并且可以通过使用该蚀刻掩模来蚀刻半导体层、牺牲层、以及衬底100的上部。
因此，有源图案105可以形成在衬底100上以沿第一方向延伸，并且包括在第三方向上交替且重复地堆叠的牺牲线112和半导体线122的鳍结构可以形成在有源图案105上。在一些示例实施方式中，多个鳍结构可以在衬底100上在第二方向上彼此间隔开。
在附图中，牺牲线112和半导体线122分别形成在三个层级，然而，发明构思可以不限于此。牺牲线112可以包括相对于包含硅的半导体线122具有蚀刻选择性的材料，例如牺牲线112可以包括硅锗。
隔离图案130可以在衬底100上形成以覆盖有源图案105的侧壁。隔离图案130可以用化学气相沉积(CVD)工艺形成，并且可以包括氧化物和/或氮化物。
参照图6至图8，虚设栅极结构175可以在衬底100上形成以部分地覆盖隔离图案130和鳍结构。
具体地，虚设栅极绝缘层、虚设栅电极层和虚设栅极掩模层可以在其上具有隔离图案130和鳍结构的衬底100上依次形成，蚀刻掩模可以在虚设栅极掩模层上形成以沿第二方向延伸，并且可以使用蚀刻掩模来蚀刻虚设栅极掩模层，以在衬底100上形成虚设栅极掩模165。
虚设栅极绝缘层可以包括氧化物，例如硅氧化物；虚设栅电极层可以包括例如多晶硅；虚设栅极掩模层可以包括氮化物，例如硅氮化物。
可以使用虚设栅极掩模165作为蚀刻掩模来蚀刻虚设栅电极层和虚设栅极绝缘层，以分别形成虚设栅电极155和虚设栅极绝缘图案145。
依次堆叠在有源图案105上的虚设栅极绝缘图案145、虚设栅电极155和虚设栅极掩模165以及隔离图案130的与其相邻的部分可以形成虚设栅极结构175。在一些示例实施方式中，虚设栅极结构175可以在鳍结构和隔离图案130上沿第二方向延伸，并且可以覆盖鳍结构的上表面和在第二方向上的相反侧壁。
参照图9和图10，可以在虚设栅极结构175的侧壁上形成栅极间隔物185。
具体地，第一间隔物层可以在具有鳍结构、隔离图案130和虚设栅极结构175的衬底100上形成，并且可以被各向异性地蚀刻以形成覆盖虚设栅极结构175的在第一方向上的相反侧壁的栅极间隔物185。
可以蚀刻，例如可以用湿化学工艺各向同性地蚀刻和/或可以用干蚀刻工艺蚀刻鳍结构和其下方的有源图案105的上部。可以使用虚设栅极结构175和栅极间隔物185作为蚀刻掩模来蚀刻鳍结构和有源图案105的上部，以形成第一开口190。
因此，虚设栅极结构175和栅极间隔物185下方的牺牲线112和半导体线122可以分别转变为牺牲图案114和半导体图案124，并且沿第一方向延伸的鳍结构可以被分成在第一方向上彼此间隔开的多块。
在下文中，虚设栅极结构175、分别在虚设栅极结构175的相反侧壁上的栅极间隔物185以及在其下方的鳍结构可以被称为第一结构。在一些示例实施方式中，第一结构可以沿第二方向延伸，并且多个第一结构可以在第一方向上彼此间隔开。
在一些示例实施方式中，可通过蚀刻工艺形成的第一开口190可以具有大的体积。因此，第一开口190的在第一方向上的侧壁可以具有凸形。半导体图案124的在第一方向上的侧壁可以具有相对于衬底100的上表面可不垂直而是可倾斜的斜度。因此，沿着第三方向，半导体图案124在第一方向上的长度可以不是恒定的。
参照图11，可以使用半导体图案124的侧壁以及由第一开口190暴露的有源图案105的上表面和牺牲图案114作为籽晶(例如，作为引晶层)来执行第一选择性外延生长(SEG)工艺，以在第一开口190的内壁中形成第一外延层200。
在一些示例实施方式中，可以使用例如二氯硅烷(SiH2CL2)的硅源气体、例如GeH4的锗源气体和例如乙硼烷(B2H6)的p型杂质源气体来执行第一SEG工艺，从而可以形成具有或掺有p型杂质的单晶硅锗层。第一外延层200可以具有第一杂质浓度。备选地或另外地，第一外延层200可以被注入有p型杂质。
可以使用硅源气体、锗源气体和p型杂质源气体来执行第二SEG工艺，以形成填充第一开口190的剩余部分的第二外延层210。第二外延层210可以是具有或掺有p型杂质的单晶硅锗层。备选地或另外地，第二外延层210可以被注入有p型杂质。第二外延层210可以具有大于第一杂质浓度的第二杂质浓度。第二外延层210的锗浓度可以大于第一外延层200的锗浓度。
在一些示例实施方式中，第二外延层210的最上表面可以高于第一外延层200的最上表面。
第一外延层200和第二外延层210可以形成或对应于源极/漏极层220。第三SEG工艺可以仅使用硅源气体可选地执行以形成第三外延层(未示出)。第三外延层可以薄地形成在源极/漏极层220的上表面上，其可以被称为盖层。
到目前为止，已经形成了包括p型杂质的源极/漏极层220，然而，发明构思可以不限于此，源极/漏极层220可以包括n型杂质。源极/漏极层220还可以包括其它杂质，诸如但不限于碳。
例如，在另一实施方式中，可以使用例如乙硅烷(Si2H6)的硅源气体和例如PH3、POCl3、P2O5等的n型杂质源气体来执行第四SEG工艺，从而可以形成具有例如掺有n型杂质的单晶硅层作为第一外延层200。备选地或另外地，第一外延层200可以注入有诸如磷和/或砷的n型杂质。第一外延层200可以具有第三杂质浓度。
可以使用硅源气体和n型杂质源气体和/或通过n型杂质的流入来执行第五SEG工艺，从而可以形成具有/掺有n型杂质的单晶硅层作为第二外延层210。第二外延层210可以具有大于第三杂质浓度的第四杂质浓度。
参照图12，第一绝缘中间层230可以在衬底100上形成以覆盖第一结构和源极/漏极层220，并且可以被平坦化直到第一结构的虚设栅电极155的上表面暴露。在平坦化工艺期间，还可以去除虚设栅极掩模165，并且可以去除栅极间隔物185的上部。
可以通过化学机械抛光(CMP)工艺和/或回蚀刻工艺来执行平坦化工艺。
可以通过例如湿蚀刻工艺和/或干蚀刻工艺去除暴露的虚设栅电极155、其下方的虚设栅极绝缘图案145、以及牺牲图案114，以形成第二开口240，第二开口240暴露栅极间隔物185的内侧壁和半导体图案124中最上面的半导体图案的上表面。湿蚀刻工艺和/或干蚀刻工艺可以形成第三开口250，第三开口250暴露源极/漏极层220的侧壁的部分、半导体图案124的表面和有源图案105的上表面。
参照图13，可以对由第二开口240和第三开口250暴露的半导体图案124的表面、有源图案105的上表面和源极/漏极层220的侧壁的部分执行氧化工艺例如热氧化工艺，以形成包括硅氧化物和/或锗氧化物的氧化物层260。
在一些示例实施方式中，氧化物层260的在包括硅锗和/或掺有杂质的半导体材料的源极/漏极层220的侧壁处的部分可以具有比氧化物层的在半导体图案124的表面和包括诸如硅的有源图案105的上表面处的部分大的厚度。
现在参照图14，可以去除氧化物层260以扩大第三开口250，从而形成第四开口270。
在一些示例实施方式中，可以通过使用氟化氢(HF)(例如缓冲HF(BHF))的蚀刻工艺(诸如湿蚀刻工艺)来去除氧化物层260。随着执行蚀刻工艺，可以去除氧化物层260，并且如果在去除包括硅锗的牺牲图案114期间留下残留物，则该残留物也可以被去除。因此，可以增强和/或改善源极/漏极层220的界面特性。
在一些示例实施方式中，第四开口270可以具有比第三开口250的体积大的体积，具体地，第四开口270在第一方向上的宽度可以大于第三开口250在第一方向上的宽度。这是因为氧化物层260的在源极/漏极层220的侧壁处的部分的厚度可以大于氧化物层的在半导体图案124的表面和有源图案105的上表面处的部分的厚度，和/或包括硅锗的源极/漏极层220的侧壁可以被去除得比半导体图案124的表面和包括诸如硅的有源图案105的上表面更多。
然而，在一些示例实施方式中，第四开口270的侧壁可以形成在源极/漏极层220的第一外延层200内，并且可以不扩大到第二外延层210。
参照图15和图16，可以在衬底100上形成栅极结构330以填充第二开口240和第四开口270。
具体地，在对由第二开口240和第四开口270暴露的有源图案105的上表面、半导体图案124的表面和源极/漏极层220的侧壁执行热氧化工艺以形成界面图案290之后，可以在界面图案290的表面、栅极间隔物185的内侧壁和上表面、以及第一绝缘中间层230的上表面上依次形成栅极绝缘层和功函数控制层。栅电极层可以形成为填充第二开口240和第四开口270的剩余部分。
栅极绝缘层、功函数控制层和栅电极层可以通过例如CVD工艺、原子层沉积(ALD)工艺、物理气相沉积(PVD)工艺等中的至少一种形成。界面图案290也可以通过CVD工艺、ALD工艺、PVD工艺等代替热氧化工艺形成，在这种情况下，界面图案290也可以形成在栅极间隔物185的内侧壁和上表面以及第一绝缘中间层230的上表面上。
栅电极层、功函数控制层和栅极绝缘层可以被平坦化，例如用回蚀刻和/或CMP工艺被平坦化，直到第一绝缘中间层230的上表面暴露，以分别形成栅电极320、功函数控制图案310和栅极绝缘图案300。界面图案290、栅极绝缘图案300、功函数控制图案310和栅电极320可以形成栅极结构330。
再次参照图1至图3，可以在栅极结构330、栅极间隔物185和第一绝缘中间层230上形成第二绝缘中间层340。可以穿过第一绝缘中间层230和第二绝缘中间层340以及源极/漏极层220的上部形成孔，并且可以在孔中形成接触插塞360。
在形成接触插塞360之前，可以在孔的内壁上形成金属层，并且可以对其执行硅化工艺以在由孔暴露的源极/漏极层220的上部形成金属硅化物图案350。
在一些示例实施方式中，接触插塞360可以延伸穿过源极/漏极层220的上部，以具有在一高度处的底部，半导体图案124中的在从上方起的第二层级处的半导体图案形成在该高度处。
通过以上工艺，可以制作/制造半导体器件。
如上所说明的，在去除牺牲图案114以形成第三开口250之后，氧化物层260可以通过氧化工艺形成，并通过例如湿蚀刻工艺的蚀刻工艺被去除，从而可以形成在第一方向上具有比第三开口250在第一方向上的宽度大的宽度的第四开口270。因此，填充第四开口270的栅极结构330可以在第一方向上具有扩大的长度。通过调节用于形成氧化物层260的氧化工艺和/或用于去除氧化物层260的蚀刻工艺，可以调节第四开口270在第一方向上的宽度，因此，也可以调节在第四开口270中的栅极结构330在第一方向上的长度。
在氧化物层260的形成和去除期间，可以另外去除在先前的蚀刻工艺期间没有被去除的牺牲图案114的残留物，这也可以增强源极/漏极层220的界面特性。
图17至图20是示出根据一些示例实施方式的半导体器件的平面图和截面图。图17是平面图，图18是沿图17的线A-A'截取的截面图，图19是沿图17的线B-B'截取的截面图，图20是沿图17的线C-C'截取的截面图。
该半导体器件是参照图1至图3示出的发明构思对包括PMOS晶体管和NMOS晶体管的互补金属氧化物半导体(CMOS)晶体管的应用。
参照图17至图20，半导体器件可以包括分别在衬底400的第一区域I和第二区域II上的第一MBCFET和第二MBCFET。
衬底400的第一区域I和第二区域II可以分别是或分别包括PMOS区域和NMOS区域，因此，第一MBCFET可以包括PMOS晶体管，第二MBCFET可以包括NMOS晶体管。
第一MBCFET可以形成在衬底400的第一区域I上的第一有源图案402上，并且可以包括第一栅极结构632、第一半导体图案426、第一源极/漏极层840和第一栅极间隔物结构902。
第一有源图案402的侧壁可以被第一隔离图案432覆盖。
第一半导体图案426可以分别形成在第一有源图案402的上表面上方的多个层级处，以在第三方向上彼此间隔开。每个第一半导体图案426可以沿第一方向延伸，并且每个第一半导体图案426的至少一部分的下表面和上表面以及在第二方向上彼此相反的侧壁可以由第一栅极结构632围绕。每个第一半导体图案426可以用作/对应于PMOS晶体管的沟道，因此可以被称为第一沟道。
第一栅极结构632可以形成在第一有源图案402和第一隔离图案432的在第二方向上与其相邻的部分上，并且可以围绕每个第一半导体图案426。
第一栅极结构632可以包括依次堆叠在每个第一半导体图案426的表面和/或第一有源图案402的上表面上的第一界面图案592、第一栅极绝缘图案602、第一功函数控制图案612和第一栅电极622。
第一栅极间隔物结构902可以包括覆盖第一栅极结构632的上侧壁的第一栅极间隔物482和在第一栅极间隔物482的外侧壁上的第二栅极间隔物872。为了便于解释，第一栅极结构632、在第一栅极结构632的在第一方向上的相反侧壁上的第一栅极间隔物482、以及第一半导体图案426可以被称为第三结构。
第一源极/漏极层840可以在第一有源图案402的上表面上沿第三方向延伸，并且可以接触第一半导体图案426的在第一方向上的相反侧壁中的每个以连接到其。
第一源极/漏极层840可以包括第一外延层820和第二外延层830。在一些示例实施方式中，第一外延层820和第二外延层830中的每个可以包括具有/掺有p型杂质的单晶硅锗，并且第二外延层830的杂质浓度和锗浓度可以分别大于第一外延层820的杂质浓度和锗浓度。包括未掺杂的硅的第三外延层850可以进一步形成在第一源极/漏极层840上。
第二MBCFET可以形成在衬底400的第二区域II上的第二有源图案404上，并且可以包括第二栅极结构634、第二半导体图案428、第二源极/漏极层930和第二栅极间隔物结构904。
第二有源图案404的侧壁可以被第二隔离图案434覆盖。
第二半导体图案428可以分别形成在第二有源图案404的上表面上方的多个层级处，以在第三方向上彼此间隔开。每个第二半导体图案428可以沿第一方向延伸，并且每个第二半导体图案428的至少一部分的下表面和上表面以及在第二方向上的相反侧壁可以由第二栅极结构634围绕。每个第二半导体图案428可以用作/对应于NMOS晶体管的沟道，因此可以被称为第二沟道。
第二栅极结构634可以形成在第二有源图案404和第二隔离图案434的在第二方向上与其相邻的部分上，并且可以围绕每个第二半导体图案428。
第二栅极结构634可以包括依次堆叠在每个第二半导体图案428的表面或第二有源图案404的上表面上的第二界面图案594、第二栅极绝缘图案604、第二功函数控制图案614和第二栅电极624。
第二栅极间隔物结构904可以包括第三栅极间隔物484和在第三栅极间隔物484的外侧壁上的第四栅极间隔物874，第三栅极间隔物484覆盖第二栅极结构634的上侧壁并具有“L”形的在第一方向上的截面。
为了便于解释，第二栅极结构634、在第二栅极结构634的在第一方向上的相反侧壁上的第二栅极间隔物结构904、以及第二半导体图案428可以被称为第四结构。
第二源极/漏极层930可以在第二有源图案404的上表面上沿第三方向延伸，并且可以接触第二半导体图案428的在第一方向上的相反侧壁中的每个以连接到其。第二源极/漏极层930可以包括第四外延层910和第五外延层920。在一些示例实施方式中，第四外延层910和第五外延层920中的每个可以包括具有/掺有n型杂质的单晶硅或单晶硅锗，并且第五外延层920的杂质浓度可以大于第四外延层910的杂质浓度。
在一些示例实施方式中，第一栅极结构632的在第一方向上的相反侧壁中的每个的一部分可以从第一半导体图案426的在第一方向上的相反侧壁中的每个突出，以贯穿第一外延层820的一部分，但是可以不接触第二外延层830。另外地或备选地，第二栅极结构634的在第一方向上的相反侧壁中的每个的一部分可以从第二半导体图案428的在第一方向上的相反侧壁中的每个突出，以贯穿第四外延层910的一部分，但是可以不接触第五外延层920。因此，第一栅极结构632和第二栅极结构634的长度可以扩大，从而可以减小泄漏电流，和/或第一栅极结构632和第二栅极结构634可以具有增强的对沟道的控制。然而，第一源极/漏极层840和第二源极/漏极层930用于对沟道施加电流和应力的功能可以不受影响。
图21至图39是示出根据一些示例实施方式的制造半导体器件的方法的平面图和截面图。具体地，图21、图23、图26、图30和图33是平面图，图22、图24-25、图27-29、图31-32和图34-39是截面图。
图22和图24分别是沿对应平面图的线A-A'截取的截面图，图25、图27、图29、图31、图34、图36和图38分别是沿对应平面图的线B-B'截取的截面图，图28、图32、图35、图37和图39分别是沿对应平面图的线C-C'截取的截面图。
根据一些示例实施方式，该方法可以包括与参照图4至图16和图1至图3说明的工艺基本相同或相似的工艺，因此在这里省略其重复描述。
参照图21和图22，可以在包括第一区域I和第二区域II的衬底400上交替且重复地堆叠牺牲层410和半导体层420。
参照图23至图25，可以在半导体层420中的最上面的半导体层上形成沿第一方向延伸的第一蚀刻掩模和第二蚀刻掩模，并且可以通过使用第一蚀刻掩模和第二蚀刻掩模蚀刻半导体层420、牺牲层410、以及衬底400的上部，以分别在衬底400的第一区域I和第二区域II上形成第一有源图案402和第二有源图案404。
因此，可以在第一有源图案402上形成包括交替且重复地堆叠的第一牺牲线412和第一半导体线422的第一鳍结构，并且可以在第二有源图案404上形成包括交替且重复地堆叠的第二牺牲线414和第二半导体线424的第二鳍结构。
第一隔离图案432和第二隔离图案434可以分别形成在衬底400的第一区域I和第二区域II上，以分别覆盖第一有源图案402和第二有源图案404的侧壁。
可以分别在第一隔离图案432和第二隔离图案434上形成第一虚设栅极结构472和第二虚设栅极结构474，以分别部分地覆盖第一鳍结构和第二鳍结构。
第一虚设栅极结构472可以包括依次堆叠在第一鳍结构和第一隔离图案432的与其相邻的部分上的第一虚设栅极绝缘图案442、第一虚设栅电极452和第一虚设栅极掩模462，第二虚设栅极结构474可以包括依次堆叠在第二鳍结构和第二隔离图案434的与其相邻的部分上的第二虚设栅极绝缘图案444、第二虚设栅电极454和第二虚设栅极掩模464。
参照图26至图28，可以在其上具有第一鳍结构和第二鳍结构、第一隔离图案432和第二隔离图案434以及第一虚设栅极结构472和第二虚设栅极结构474的衬底400上形成第一间隔物层480，可以在第一间隔物层480上形成第一光致抗蚀剂图案800以覆盖衬底400的第二区域II，并且可以使用第一光致抗蚀剂图案800作为蚀刻掩模来蚀刻在衬底400的第一区域I上的第一间隔物层480的一部分。
因此，可以形成第一栅极间隔物482以覆盖第一虚设栅极结构472的在第一方向上的相反侧壁中的每个。
可以使用第一虚设栅极结构472和第一栅极间隔物482作为蚀刻掩模来蚀刻(例如，通过湿蚀刻工艺和/或干蚀刻工艺各向同性地蚀刻)暴露的第一鳍结构和在其下方的第一有源图案402的上部，以形成第五开口810。
因此，在第一虚设栅极结构472和第一栅极间隔物482下方的第一牺牲线412和第一半导体线422可以分别转变为第一牺牲图案416和第一半导体图案426，并且沿第一方向延伸的第一鳍结构可以被分成在第一方向上彼此间隔开的多块。在下文中，第一虚设栅极结构472、在第一虚设栅极结构472的在第一方向上的相反侧壁上的第一栅极间隔物482、以及第一鳍结构可以被称为第一结构。
在一些示例实施方式中，第五开口810的在第一方向上的侧壁可以具有凸形。第一半导体图案426的在第一方向上的侧壁可以相对于衬底400的上表面不垂直而是倾斜的。因此，在第三方向上，第一半导体图案426在第一方向上的长度可以不是恒定的。
参照图29，在去除第一光致抗蚀剂图案800之后，可以执行与参照图11说明的工艺基本相同或相似的工艺，并且可以形成第一源极/漏极层840以填充第五开口810。
具体地，可以使用由第五开口810暴露的第一半导体图案426和第一牺牲图案416的侧壁作为籽晶(例如，作为引晶层)来执行第六SEG工艺，以在第五开口810的内壁上形成第一外延层820。第一外延层820可以是或包括掺有p型杂质的单晶硅锗层，并且可以具有第一杂质浓度。硅锗层可以通过在SEG工艺期间包含诸如硼的p型掺杂剂而被掺有p型杂质。备选地或另外地，硅锗层可以通过注入工艺(未示出)被掺有p型杂质。
可以执行第七SEG工艺以形成填充第五开口810的剩余部分的第二外延层830。第二外延层830可以是掺有p型杂质的单晶硅锗层，并且可以具有大于第一外延层820的第一杂质浓度的第二杂质浓度和大于第一外延层820的锗浓度的锗浓度。
第一外延层820和第二外延层830可以形成第一源极/漏极层840，并且可以用作p型晶体管的源极/漏极。
可以可选地执行第八SEG工艺以形成第三外延层850。第三外延层850可以是未掺杂的单晶硅层，并且可以以薄的厚度覆盖第一源极/漏极层840的上表面。
参照图30至图32，可以在其上具有第一鳍结构、第一源极/漏极层840、第一隔离图案432和第一间隔物层480的衬底400上形成第二间隔物层870，可以在第二间隔物层870上形成第二光致抗蚀剂图案880以覆盖衬底400的第一区域I，并且可以通过使用第二光致抗蚀剂图案880作为蚀刻掩模的蚀刻工艺来去除衬底400的第二区域II上的第二间隔物层870的一部分。
因此，可以形成第四栅极间隔物874以覆盖在第二虚设栅极结构474的在第一方向上的相反侧壁上的第一间隔物层480。
可以各向异性地蚀刻第一间隔物层480以形成第三栅极间隔物484，该第三栅极间隔物484覆盖第二虚设栅极结构474的在第一方向上的相反侧壁中的每个。第一间隔物层480的在第四栅极间隔物874下方的部分可以保留以形成第三栅极间隔物484的一部分，因此第三栅极间隔物484可以具有“L”形的在第一方向上的截面。依次堆叠的第三栅极间隔物484和第四栅极间隔物874可以形成第二栅极间隔物结构904。
可以使用第二虚设栅极结构474和第二栅极间隔物结构904作为蚀刻掩模来蚀刻暴露的第二鳍结构和在其下方的第二有源图案404的上部，以形成第六开口890。
因此，在第二虚设栅极结构474和第二栅极间隔物结构904下方的第二牺牲线414和第二半导体线424可以分别转变为第二牺牲图案418和第二半导体图案428，并且沿第一方向延伸的第二鳍结构可以被分成在第一方向上彼此间隔开的多块。在下文中，第二虚设栅极结构474、在第二虚设栅极结构474的在第一方向上的相反侧壁上的第二栅极间隔物结构904、以及第二鳍结构可以被称为第二结构。
现在参照图33至图35，在去除第二光致抗蚀剂图案880之后，可以执行与参照图11说明的工艺基本相同或相似的工艺，以形成填充第六开口890的第二源极/漏极层930。
具体地，可以使用通过第六开口890暴露的第二半导体图案428和第二牺牲图案418的侧壁作为籽晶/引晶层来执行第九SEG工艺，以在第六开口890的内壁上形成第四外延层910。第四外延层910可以是掺有n型杂质的单晶硅层，并且可以具有第三杂质浓度。单晶硅层可以在形成期间被掺有n型杂质，和/或可以在注入工艺(未示出)中被注入有n型杂质。
可以执行第十SEG工艺以形成填充第六开口890的剩余部分的第五外延层920。第五外延层920可以是或包括具有/掺有n型杂质的单晶硅层，并且可以具有大于第三杂质浓度的第四杂质浓度。
第四外延层910和第五外延层920可以形成第二源极/漏极层930，并且可以用作n型晶体管的源极/漏极。
参照图36和图37，可以执行与参照图12说明的工艺基本相同或相似的工艺。
因此，绝缘中间层500可以在衬底400上形成以覆盖第一结构和第二结构、第二间隔物层870以及第一源极/漏极层840和第二源极/漏极层930，并且可以被平坦化直到第一结构的第一虚设栅电极452和第二结构的第二虚设栅电极454分别被暴露。
在平坦化工艺期间，也可以去除第一虚设栅极掩模462和第二虚设栅极掩模464，并且可以部分地去除第二栅极间隔物结构904的上部。可以去除第二间隔物层870的上部以在第一栅极间隔物482的外侧壁上形成第二栅极间隔物872，并且第一栅极间隔物482和第二栅极间隔物872可以形成/对应于第一栅极间隔物结构902。第一栅极间隔物482和第二栅极间隔物872可以包括相同的材料和/或可以包括不同的材料。例如，第一栅极间隔物482和/或第二栅极间隔物872可以包括氮化物。
可以去除暴露的第一虚设栅电极452、第一虚设栅极绝缘图案442和第一牺牲图案416以在衬底400的第一区域I上形成第七开口510和第八开口520，并且可以去除暴露的第二虚设栅电极454、第二虚设栅极绝缘图案444和第二牺牲图案418以在衬底400的第二区域II上形成第九开口515和第十开口525。
参照图38和39，可以执行与参照图13和图14说明的工艺基本相同或相似的工艺。
因此，可以对由第七至第十开口510、520、515和525暴露并包括诸如硅或锗的第一半导体图案426和第二半导体图案428的表面、第一有源图案402和第二有源图案404的上表面以及第一源极/漏极层840和第二源极/漏极层930的侧壁执行氧化工艺，以形成包括诸如硅氧化物或锗氧化物的氧化物层，并且可以通过蚀刻工艺将其去除。
因此，第八开口520在第一方向上的宽度可以扩大以形成第十一开口530，并且第十开口525在第一方向上的宽度可以扩大以形成第十二开口535。
在一些示例实施方式中，第十一开口530的侧壁可以形成在第一源极/漏极层840的第一外延层820内，并且可以不扩大到第二外延层830。另外，第十二开口535的侧壁可以形成在第二源极/漏极层930的第四外延层910内，并且可以不扩大到第五外延层920。
再次参照图17至图20，可以执行与参照图15和图16说明的工艺基本相同或相似的工艺。
因此，可以分别在第十一开口530和第十二开口535中形成第一栅极结构632和第二栅极结构634。
第一栅极结构632可以包括依次堆叠的第一界面图案592、第一栅极绝缘图案602、第一功函数控制图案612和第一栅电极622，第二栅极结构634可以包括依次堆叠的第二界面图案594、第二栅极绝缘图案604、第二功函数控制图案614和第二栅电极624。
可以执行与参照图1至图3说明的工艺基本相同或相似的工艺，以形成附加的绝缘中间层(未示出)和接触插塞(未示出)，因此可以完成半导体器件的制作。
前述内容是对一些示例实施方式的说明，并且将不被解释为对其的限制。尽管已经描述了一些示例实施方式，但是本领域普通技术人员将容易认识到，在实质上不背离本发明构思的新颖的教导和优点的情况下，许多修改在一些示例实施方式中是可能的。因此，所有这些修改旨在被包括在如权利要求中所限定的本发明构思的范围内。在权利要求中，装置加功能条款旨在覆盖这里被描述为执行所述功能的结构，并且不仅覆盖结构等同物而且覆盖等同的结构。因此，将理解，前述内容是对各种各样的一些示例性实施方式的说明，并且将不被解释为限于所公开的特定的一些示例实施方式，并且对所公开的一些示例实施方式以及其它一些示例实施方式的修改旨在被包括在权利要求的范围内。
本申请要求享有2020年2月17日在韩国知识产权局提交的韩国专利申请第10-2020-0018853号的优先权，该韩国专利申请的内容通过引用全文合并于此。

Claims (20)

1.一种半导体器件，包括：
在垂直于衬底的上表面的垂直方向上彼此间隔开的沟道，每个所述沟道沿平行于所述衬底的所述上表面的第一方向延伸；
在所述衬底上沿第二方向延伸的栅极结构，所述第二方向平行于所述衬底的所述上表面并与所述第一方向交叉，所述栅极结构覆盖所述沟道的下表面、上表面、第一侧壁和第二侧壁，所述沟道的所述第一侧壁在所述第二方向上与所述沟道的所述第二侧壁相反；以及
在所述衬底上的源极/漏极层，所述源极/漏极层连接到所述沟道的在所述第一方向上彼此相反的第一侧壁和第二侧壁中的每个，所述源极/漏极层包括具有杂质的半导体材料，并且所述源极/漏极层包括：
具有第二杂质浓度的第二外延层；以及
第一外延层，覆盖所述第二外延层的下表面，并覆盖所述第二外延层的在所述第一方向上相反的第一侧壁和第二侧壁，所述第一外延层具有小于所述第二杂质浓度的第一杂质浓度，
其中所述栅极结构的在所述第一方向上彼此相反的第一侧壁和第二侧壁中的每个的一部分在所述第一方向上从所述沟道的在所述第一方向上的所述第一侧壁和所述第二侧壁中的对应侧壁突出，以贯穿所述第一外延层的一部分但不接触所述第二外延层。
2.根据权利要求1所述的半导体器件，其中所述源极/漏极层包括具有p型杂质的硅锗。
3.根据权利要求2所述的半导体器件，其中所述第二外延层的所述第二杂质浓度大于或等于所述第一外延层的所述第一杂质浓度的十倍。
4.根据权利要求2所述的半导体器件，其中所述第一外延层的锗浓度小于所述第二外延层的锗浓度。
5.根据权利要求2所述的半导体器件，进一步包括：
覆盖所述源极/漏极层的上表面的第三外延层，所述第三外延层包括未掺杂的硅。
6.根据权利要求1所述的半导体器件，其中所述源极/漏极层包括具有n型杂质的硅。
7.根据权利要求6所述的半导体器件，其中所述第二外延层的所述第二杂质浓度大于或等于所述第一外延层的所述第一杂质浓度的两倍。
8.根据权利要求1所述的半导体器件，其中所述第二外延层的上表面在所述垂直方向上从所述第一外延层的上表面突出，并且所述第二外延层的最上表面在比所述第一外延层的最上表面高的水平处。
9.根据权利要求1所述的半导体器件，其中所述栅极结构的在所述沟道之间的部分在所述第一方向上的长度不是恒定的，而是沿所述垂直方向变化。
10.根据权利要求1所述的半导体器件，其中所述沟道包括第一沟道、第二沟道和第三沟道，所述第一沟道、所述第二沟道和所述第三沟道在所述垂直方向上依次堆叠，以及
所述栅极结构的第一部分在所述第一方向上的长度和所述栅极结构的第二部分在所述第一方向上的长度中的每个大于所述栅极结构的第三部分在所述第一方向上的长度，
所述第一部分在所述衬底的上表面与所述第一沟道之间，
所述第二部分在所述第二沟道与所述第三沟道之间，以及
所述第三部分在所述第一沟道与所述第二沟道之间。
11.根据权利要求10所述的半导体器件，其中所述栅极结构的在所述第三沟道上的部分在所述第一方向上的长度小于或等于所述栅极结构的在所述第三沟道下的部分在所述第一方向上的长度的每个。
12.根据权利要求1所述的半导体器件，其中所述栅极结构在所述第一方向上的最大长度大于所述沟道在所述第一方向上的最大长度。
13.根据权利要求1所述的半导体器件，其中所述栅极结构的所述第一侧壁和所述第二侧壁中的每个的在所述第一方向上从所述沟道的在所述第一方向上的所述第一侧壁和所述第二侧壁中的所述对应侧壁突出的所述部分在所述沟道中的最上面的沟道下方。
14.根据权利要求1所述的半导体器件，进一步包括：
栅极间隔物，在所述栅极结构的在所述沟道中的最上面的沟道上的部分的第一侧壁和第二侧壁中的每个上，所述栅极结构的所述部分的所述第一侧壁在所述第一方向上与所述栅极结构的所述部分的所述第二侧壁相反，
其中所述栅极结构的在所述沟道中的最上面的沟道下方的部分的至少一部分在所述第一方向上从所述栅极间隔物的作为外侧壁的所述第一侧壁或所述第二侧壁突出。
15.一种半导体器件，包括：
在垂直于衬底的上表面的垂直方向上彼此间隔开的沟道，每个所述沟道沿平行于所述衬底的所述上表面的水平方向延伸；
在所述衬底上的栅极结构，所述栅极结构部分地覆盖每个所述沟道；以及
在所述衬底上的源极/漏极层，所述源极/漏极层连接到所述沟道的第一侧壁和第二侧壁中的每个，所述沟道的所述第一侧壁在所述水平方向上与所述沟道的所述第二侧壁相反，所述源极/漏极层包括具有杂质的半导体材料，并且所述源极/漏极层包括：
具有第二杂质浓度的第二外延层；以及
第一外延层，覆盖所述第二外延层的下表面以及第一侧壁和第二侧壁，所述第二外延层的所述第一侧壁在所述水平方向上与所述第二外延层的所述第二侧壁相反，所述第一外延层具有小于所述第二杂质浓度的第一杂质浓度，
其中所述栅极结构的在所述沟道中在所述垂直方向上相邻的对应沟道之间的部分在所述水平方向上的长度大于所述沟道中在所述垂直方向上相邻的所述对应沟道在所述水平方向上的每个长度，并且所述栅极结构的所述部分的第一侧壁和第二侧壁中的每个不接触所述第二外延层，所述栅极结构的所述部分的所述第一侧壁和所述第二侧壁在所述水平方向上相反。
16.根据权利要求15所述的半导体器件，其中所述源极/漏极层包括具有p型杂质的硅锗，以及
所述第一外延层的锗浓度小于所述第二外延层的锗浓度。
17.根据权利要求15所述的半导体器件，其中所述第二外延层的上表面在所述垂直方向上从所述第一外延层的上表面突出，并且所述第二外延层的最上表面高于所述第一外延层的最上表面。
18.根据权利要求15所述的半导体器件，其中所述栅极结构的在所述沟道中在所述垂直方向上相邻的沟道之间的相应部分在所述水平方向上的长度彼此不同。
19.根据权利要求15所述的半导体器件，其中所述栅极结构的在所述沟道中在所述垂直方向上相邻的沟道之间的部分在所述水平方向上的最大长度大于所述沟道在所述水平方向上的最大长度。
20.一种半导体器件，包括：
(A)第一晶体管，包括：
(i)在衬底的第一区域上的第一沟道，所述衬底包括所述第一区域和第二区域，所述第一沟道在垂直于所述衬底的上表面的垂直方向上彼此间隔开，每个所述第一沟道在平行于所述衬底的所述上表面的水平方向上延伸；
(ii)在所述衬底的所述第一区域上的第一栅极结构，所述第一栅极结构部分地覆盖每个所述第一沟道；以及
(iii)在所述衬底的所述第一区域上的第一源极/漏极层，所述第一源极/漏极层连接到所述第一沟道的第一侧壁和第二侧壁中的每个，所述第一源极/漏极层包括具有第一导电类型的杂质的半导体材料，并且所述第一源极/漏极层包括：
(a)具有第二杂质浓度的第二外延层；以及
(b)覆盖所述第二外延层的下表面以及第一侧壁和第二侧壁的第一外延层，所述第一外延层具有小于所述第二杂质浓度的第一杂质浓度；以及
(B)第二晶体管，包括：
(i)在所述衬底的所述第二区域上的第二沟道，所述第二沟道在所述垂直方向上彼此间隔开，每个所述第二沟道沿所述水平方向延伸；
(ii)在所述衬底的所述第二区域上的第二栅极结构，所述第二栅极结构部分地覆盖每个所述第二沟道；以及
(iii)在所述衬底的所述第二区域上的第二源极/漏极层，所述第二源极/漏极层连接到所述第二沟道的第一侧壁和第二侧壁中的每个，所述第二源极/漏极层包括具有不同于所述第一导电类型的第二导电类型的杂质的半导体材料，并且所述第二源极/漏极层包括：
(a)具有第四杂质浓度的第四外延层，以及
(b)覆盖所述第四外延层的下表面以及第一侧壁和第二侧壁的第三外延层，所述第三外延层具有小于所述第四杂质浓度的第三杂质浓度，
其中所述第一栅极结构的第一侧壁和第二侧壁中的每个的一部分在所述水平方向上从所述第一沟道的所述第一侧壁和所述第二侧壁中的对应侧壁突出，以贯穿所述第一外延层的一部分但不接触所述第二外延层，
所述第二栅极结构的第一侧壁和第二侧壁中的每个的一部分在所述水平方向上从所述第二沟道的所述第一侧壁和所述第二侧壁中的对应侧壁突出，以贯穿所述第三外延层的一部分但不接触所述第四外延层，
所述第一栅极结构的所述第一侧壁和所述第二侧壁在所述水平方向上相反，所述第一沟道的所述第一侧壁和所述第二侧壁在所述水平方向上相反，所述第二栅极结构的所述第一侧壁和所述第二侧壁在所述水平方向上相反，所述第二沟道的所述第一侧壁和所述第二侧壁在所述水平方向上相反，所述第二外延层的所述第一侧壁和所述第二侧壁在所述水平方向上相反，所述第四外延层的所述第一侧壁和所述第二侧壁在所述水平方向上相反。
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