CN113013161A - 半导体器件 - Google Patents

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CN113013161A
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CN
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region
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spacer
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尹承灿
韩东焕
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
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Abstract

一种半导体器件包括：基板，包括第一区域和第二区域；第一晶体管，在第一区域上，并包括从第一区域突出的第一半导体图案、覆盖第一半导体图案的上表面和侧壁的第一栅极结构、在第一栅极结构的相反侧且在第一半导体图案上的第一源极/漏极层，第一源极/漏极层的上表面比第一栅极结构的最上表面更靠近基板；以及第二晶体管，在第二区域上并包括从第二区域突出的第二半导体图案、覆盖第二半导体图案的侧壁的第二栅极结构、在第二半导体图案下面的第二源极/漏极层以及在第二半导体图案上的第三源极/漏极层，其中第一区域的上表面低于第二区域的上表面。

Description

半导体器件
技术领域
实施方式涉及半导体器件。
背景技术
当在同一基板上形成鳍型场效应晶体管(finFET)和垂直沟道场效应晶体管(vFET)时，vFET的栅极可能暴露半导体图案的上部。覆盖finFET和vFET的绝缘夹层可能被蚀刻以暴露在半导体图案上的硬掩模，并且栅极可能被蚀刻。
发明内容
实施方式可以通过提供一种半导体器件来实现，该半导体器件包括：具有第一区域和第二区域的基板；在基板的第一区域上的第一晶体管，该第一晶体管包括在垂直方向上从基板的第一区域的上表面突出的第一半导体图案、覆盖第一半导体图案的上表面和侧壁的第一栅极结构、以及在第一半导体图案的在第一栅极结构的相反侧处的相应部分上的第一源极/漏极层，与第一栅极结构的最上表面在垂直方向上到基板相比，第一源极/漏极层的上表面在垂直方向上更靠近基板；以及在基板的第二区域上的第二晶体管，该第二晶体管包括在垂直方向上从基板的第二区域的上表面突出的第二半导体图案、覆盖第二半导体图案的侧壁的第二栅极结构、在基板的第二区域的上部且在第二半导体图案下面的第二源极/漏极层、以及在第二半导体图案上的第三源极/漏极层，其中，基板的第一区域的上表面低于基板的第二区域的上表面。
实施方式可以通过提供一种半导体器件来实现，该半导体器件包括：基板，包括第一区域和第二区域；在基板的第一区域上的第一晶体管；和在基板的第二区域上的第二晶体管。该第一晶体管包括：第一半导体图案，在垂直方向上从基板的第一区域的上表面突出并在平行于基板的上表面的第一方向上纵向地延伸；在第一半导体图案上的第一栅极结构，该第一栅极结构在平行于基板的上表面且与第一方向交叉的第二方向上纵向地延伸；在垂直方向上彼此间隔开的第二半导体图案，每个第二半导体图案在第一方向上纵向地延伸穿过第一栅极结构；以及第一源极/漏极层，在第一半导体图案的在第一栅极结构的沿第一方向的相反侧处的相应部分上。该第二晶体管包括：第三半导体图案，在垂直方向上从基板的第二区域的上表面突出；第二栅极结构，覆盖第三半导体图案的侧壁；第二源极/漏极层，在基板的第二区域的上部且在第三半导体图案下面；以及在第三半导体图案上的第三源极/漏极层。其中，基板的第一区域的上表面低于基板的第二区域的上表面。
实施方式可以通过提供一种半导体器件来实现，该半导体器件包括：基板，包括第一区域、第二区域和第三区域；在基板的第一区域上的第一晶体管；在基板的第二区域上的第二晶体管；以及在基板的第三区域上的第三晶体管。该第一晶体管包括：第一半导体图案，在垂直方向上从基板的第一区域的上表面突出并在平行于基板的上表面的第一方向上纵向地延伸；第一栅极结构，在与基板的上表面平行且与第一方向交叉的第二方向上覆盖第一半导体图案的上表面和侧壁；以及第一源极/漏极层，在第一半导体图案的在第一栅极结构的沿第一方向的相反侧处的相应部分上。该第二晶体管包括：第二半导体图案，在垂直方向上从基板的第二区域的上表面突出并在第一方向上纵向地延伸；围绕第二半导体图案的侧壁的第二栅极结构；第二源极/漏极层，在基板的第二区域的上部且在第二半导体图案下面；以及在第二半导体图案上的第三源极/漏极层。该第三晶体管包括：第三半导体图案，在垂直方向上从基板的第三区域的上表面突出并在第一方向上纵向地延伸；在第三半导体图案上的第三栅极结构；在垂直方向上彼此间隔开的第四半导体图案，每个第四半导体图案在第一方向上纵向地延伸穿过第三栅极结构；以及第四源极/漏极层，在第三半导体结构的在第三栅极结构的沿第一方向的相反侧处的相应部分上。其中，基板的第一区域的上表面低于基板的第二区域的上表面，并且基板的第三区域的上表面低于基板的第一区域的上表面。
附图说明
通过参照附图详细描述示范性实施方式，特征对于本领域技术人员将变得明显，附图中：
图1至图21是根据示例实施方式的制造半导体器件的方法中的多个阶段的平面图和剖视图。
图22至图31是根据示例实施方式的制造半导体器件的方法中的多个阶段的剖视图。
图32至图45是根据示例实施方式的制造半导体器件的方法中的多个阶段的平面图和剖视图。
图46是根据示例实施方式的半导体器件的剖视图。
具体实施方式
在下文，在说明书中(不一定在权利要求中)，基本上平行于基板的上表面并彼此交叉的两个方向可以被分别定义为第一方向和第二方向，基本上垂直于基板的上表面的方向可以被定义为第三方向或垂直方向。在示例实施方式中，第一方向和第二方向可以基本上彼此垂直。
图1至图21是根据示例实施方式的制造半导体器件的方法中的多个阶段的平面图和剖视图。具体地，图1、图3、图8、图11和图19是平面图，图2、图4、图6-图7、图9、图12、图14、图16和图20是沿着相应平面图的线A-A'截取的剖视图，图5、图10、图13、图15、图17-图18和图21分别是沿着相应平面图的线B-B'和C-C'截取的剖视图。
参照图1和图2，可以在基板100(包括第一区域I和第二区域II)的第二区域II的一部分处形成第一杂质区域110。基板100的第一区域I的上部可以被去除以形成第一凹陷120。
基板100可以包括半导体材料例如硅、锗、硅锗等，或者III-V半导体化合物例如GaP、GaAs、GaSb等。在一实现方式中，基板100可以是绝缘体上硅(SOI)基板或绝缘体上锗(GOI)基板。
第一杂质区域110可以通过例如离子注入工艺将杂质注入到基板100上而形成，并且杂质可以包括例如n型杂质或p型杂质。在一实现方式中，如附图所示，第一杂质区域110可以在基板100的第二区域II中在第一方向上纵向地延伸。在一实现方式中，第一杂质区域110可以形成在基板100的第二区域II的整个部分中，或者多个第一杂质区域110可以形成为在第二方向上彼此间隔开。
当第一凹陷120形成在基板100的第一区域I上时，基板100的第一区域I的上表面可以(例如在第三方向或垂直方向上)具有比基板100的第二区域II的上表面的第二高度H2小的第一高度H1。
参照图3至图5，第一硬掩模132和第二硬掩模134可以分别形成在基板100的第一区域I和第二区域II上，并且基板100的上部可以使用第一硬掩模132和第二硬掩模134作为蚀刻掩模来蚀刻以分别在基板100的第一区域I和第二区域II上形成从基板100在第三方向上向上突出的第一半导体图案102和第二半导体图案104。在基板100的第二区域II上的第一杂质区域110的上表面的一部分可以被暴露。
在一实现方式中，第一硬掩模132和第二硬掩模134中的每个可以在第一方向上(例如纵向地)延伸。在一实现方式中，第二硬掩模134可以在平面图中与第一杂质区域110重叠。在一实现方式中，如附图所示，一个第一硬掩模132和一个第二硬掩模134可以分别在基板100的第一区域I和第二区域II上。在一实现方式中，多个第一硬掩模132可以形成为在基板100的第一区域I上在第二方向上和/或在第一方向上彼此间隔开，多个第二硬掩模134可以形成为在基板100的第二区域II上在第二方向上和/或在第一方向上彼此间隔开。在一实现方式中，多个第一半导体图案102可以形成为在基板100的第一区域I上彼此间隔开，多个第二半导体图案104可以形成为在基板100的第二区域II上彼此间隔开。
第一硬掩模132和第二硬掩模134中的每个可以包括氮化物，例如硅氮化物。
当形成第一半导体图案102和第二半导体图案104时，基板100的第一区域I和第二区域II的上表面(在其上或在该处没有形成第一半导体图案102和第二半导体图案104)可以分别具有第三高度H3和第四高度H4(在垂直方向上)，并且第三高度H3可以小于第四高度H4。在一实现方式中，基板100的第一区域I在第三方向上的厚度(例如对应于H3)可以小于基板100的第二区域II在第三方向上的厚度(例如对应于H4)。
参照图6，可以在具有第一半导体图案102和第二半导体图案104以及第一硬掩模132和第二硬掩模134的基板100上形成第一间隔物层，并且第一间隔物层的上部可以被蚀刻以分别形成覆盖第一半导体图案102的下部侧壁和第二半导体图案104的下部侧壁的第一间隔物142和第二间隔物144。
第一间隔物142和第二间隔物144可以包括氧化物，例如硅氧化物。
第一牺牲层150可以形成为覆盖第一半导体图案102和第二半导体图案104以及第一硬掩模132和第二硬掩模134。第一牺牲层150的在基板100的第一区域I上的部分可以暴露第一硬掩模132的上表面。
第一牺牲层150可以包括例如硬掩模上硅(SOH)、非晶碳层(ACL)等。可以去除暴露的第一硬掩模132以暴露第一半导体图案102的上表面，并且可以去除第一牺牲层150。
参照图7，可以在第一间隔物142和第二间隔物144、第一半导体图案102和第二半导体图案104以及第二硬掩模134上共形地形成栅极结构层。
在一实现方式中，栅极结构层190可以包括依次堆叠的界面层160、栅极绝缘层170和栅电极层180。界面层160、栅极绝缘层170和栅电极层180可以分别包括例如硅氧化物、金属氧化物和金属。
参照图8至图10，栅极结构层190可以通过使用蚀刻掩模的蚀刻工艺来蚀刻，以分别在基板100的第一区域I和第二区域II上形成第一栅极结构192和第二栅极结构194。
在一实现方式中，第一栅极结构192可以在第二方向上延伸，并可以覆盖第一半导体图案102的一部分，例如在第一方向上的中央部分。当多个第一半导体图案102形成为在第二方向上彼此间隔开时，第一栅极结构192可以覆盖所述多个第一半导体图案102中的一个或一些。在一实现方式中，如附图所示，可以使用一个第一栅极结构192。在一实现方式中，多个第一栅极结构192可以形成为在第一方向上彼此间隔开，并且所述多个第一栅极结构192中的每个可以覆盖每个第一半导体图案102的一部分。第一栅极结构192可以包括依次堆叠的第一界面图案162、第一栅极绝缘图案172和第一栅电极182。
第二栅极结构194可以在第一方向上延伸，并可以完全覆盖第二半导体图案104。在平面图中，第二栅极结构194可以具有比第二半导体图案104的面积大的面积。当多个第二半导体图案104形成为在第二方向上彼此间隔开时，多个第二栅极结构194可以形成为在第二方向上彼此间隔开以分别覆盖第二半导体图案104。在一实现方式中，多个第二栅极结构194可以形成为在第一方向上彼此间隔开。第二栅极结构194可以包括依次堆叠的第二界面图案164、第二栅极绝缘图案174和第二栅电极184。
参照图11至图13，可以在第一栅极结构192和第二栅极结构194、第一间隔物142和第二间隔物144以及第一半导体图案102上形成第二间隔物层，并且第二间隔物层可以被各向异性地蚀刻。
第四间隔物202可以形成在第一栅极结构192的侧壁上，第五间隔物203可以形成在第一半导体图案102的一部分(没有被第一栅极结构192覆盖)的侧壁上，第七间隔物205可以形成在第二栅极结构194的侧壁上。
第一栅极结构192的在第一半导体图案102上的部分和第一栅极结构192的在第一间隔物142上的部分可以具有不同的高度，因此第三间隔物201可以进一步形成在第一栅极结构192的在第一半导体图案102的沿第二方向的相反侧壁的每个上的部分上。在一实现方式中，第二栅极结构194的在第二半导体图案104上的部分和第二栅极结构194的在第二间隔物144上的部分可以具有不同的高度，因此第六间隔物204可以进一步形成在第二栅极结构194的在第二半导体图案104的沿第二方向的相反侧壁的每个上的部分上。
第一半导体图案102的没有被第一栅极结构192和第四间隔物202覆盖的部分可以被蚀刻以形成第二凹陷，并且可以使用第一半导体图案102的被第二凹陷暴露的部分作为籽晶进行选择性外延生长(SEG)工艺以在第二凹陷中形成第二杂质区域210。
在一实现方式中，可以使用硅源气体、锗源气体、蚀刻气体和载气执行SEG工艺以形成单晶硅锗层。可以使用p型杂质源气体执行SEG工艺以形成掺有p型杂质的硅锗层。
在一实现方式中，可以使用硅源气体、碳源气体、蚀刻气体和载气来执行SEG工艺以形成单晶碳化硅层。可以使用n型杂质源气体来执行SEG工艺以形成掺有n型杂质的单晶碳化硅层。在一实现方式中，可以使用硅源气体、蚀刻气体和载气执行SEG工艺以形成单晶硅层。可以使用n型杂质源气体来执行SEG工艺以形成掺有n型杂质的单晶硅层。
第二杂质区域210可以不仅在垂直方向上生长而且在水平方向上生长，并可以接触第四间隔物202的侧壁。在一实现方式中，第二杂质区域210可以具有沿着第二方向截取的截面，该截面具有多边形形状，例如像五边形一样的形状。
参照图14和图15，第一绝缘夹层220可以形成在第一间隔物142和第二间隔物144上以覆盖第一栅极结构192和第二栅极结构194、第三至第七间隔物201、202、203、204和205以及第二杂质区域210，并可以被平坦化直到暴露第二硬掩模134的上表面。
在一实现方式中，该平坦化工艺可以通过化学机械抛光(CMP)工艺来执行。如上所述，基板100的第一区域I的上表面的第三高度H3可以小于基板100的第二区域II的第四高度H4，并且在该平坦化工艺期间，在基板100的第一区域I上的第一栅极结构192的上表面可以不被暴露。
在该平坦化工艺中，第二栅极结构194的在第二硬掩模134的上表面上的部分也可以被去除。
可以去除暴露的第二栅极结构194的上部、第二硬掩模134以及第六间隔物204的上部，并且可以形成暴露第二半导体图案104的上表面的第三凹陷230。
参照图16和图17，可以通过例如离子注入工艺将杂质注入到暴露的第二半导体图案104的上部中，以形成第三杂质区域240。在一实现方式中，第三杂质区域240可以包括具有与第一杂质区域110相同的导电类型的杂质。
在一实现方式中，参照图18，在去除第二半导体图案104的被暴露的上部之后，可以使用第二半导体图案104作为籽晶来执行SEG工艺以形成第三杂质区域240。在这种情况下，第三杂质区域240可以具有沿第二方向截取的截面，该截面具有像多边形一样的形状，例如像五边形一样的形状。
参照图19至图21，第二绝缘夹层250可以形成在第一绝缘夹层220、第三杂质区域240、第二栅极结构194以及第六间隔物204和第七间隔物205上以填充第三凹陷230，第一接触插塞261和第二接触插塞262可以穿过在基板100的第一区域I上的第一绝缘夹层220和第二绝缘夹层250形成，第三接触插塞264至第五接触插塞266可以穿过在基板100的第二区域II上的第二绝缘夹层250和/或第一绝缘夹层220形成。
第一接触插塞261可以接触第一栅极结构192的上表面(例如在第三方向上背对基板100的表面)，第二接触插塞262可以接触第二杂质区域210的上表面，第三接触插塞264可以接触第二栅极结构194的上表面，第四接触插塞265可以接触第三杂质区域240的上表面，第五接触插塞266可以穿过第二间隔物144接触第一杂质区域110的上表面。
第一至第五接触插塞261、262、264、265和266中的每个可以包括金属、金属氮化物、金属硅化物、掺杂的多晶硅等。可以在第一至第三杂质区域110、210和240与第五、第二和第四接触插塞266、262和265之间分别进一步形成金属硅化物图案。
半导体器件可以通过以上工艺制造。如上所述，第一凹陷120可以形成在基板100的第一区域I上，使得基板100的第一区域I的其上没有形成第一半导体图案102的上表面的第三高度H3可以小于基板100的第二区域II的其上没有形成第二半导体图案104的上表面的第四高度H4。在一实现方式中，为了暴露在基板100的第二区域II上的第二半导体图案104的上部以形成第三杂质区域240，可以执行CMP工艺以去除第一绝缘夹层220的上部，代替蚀刻工艺。
在一实现方式中，当形成多个第二半导体图案104时，第二栅极结构194的分别在所述多个第二半导体图案104上的部分可以通过CMP工艺去除使得其它部分可以保留在恒定高度，并可以通过蚀刻工艺被蚀刻至给定的厚度以暴露第二半导体图案104的上部。在一实现方式中，围绕第二半导体图案104的侧壁的第二栅极结构的在第三方向上的长度的分布(例如变化)可以被减小(例如，当与通过蚀刻工艺去除第二栅极结构的分别在第二半导体图案上的部分、然后通过另一蚀刻工艺去除第二栅极结构的其它部分相比时)。
通过以上工艺，可以形成半导体器件，该半导体器件包括分别在基板100的第一区域I和第二区域II上的鳍型场效应晶体管(finFET)和垂直沟道场效应晶体管(vFET)，并且该半导体器件可以具有以下结构特征。
第一晶体管可以形成在基板100的第一区域I上，并可以包括：第一半导体图案102，在第一方向上延伸并从基板100的第一区域I的上表面在第三方向上向上突出；第一栅极结构192，在第二方向上延伸以覆盖第一半导体图案102的上表面和在第二方向上的侧壁；以及第二杂质区域210，在第一栅极结构192的沿第一方向的相反侧处的第一半导体图案102的相应部分上。第一半导体图案102可以用作第一晶体管的沟道，第二杂质区域210可以包括具有相同导电类型的杂质以分别用作第一晶体管的源极/漏极层。因此，第一晶体管可以是finFET。
在一实现方式中，第二杂质区域210的上表面可以低于(例如在第三方向上更靠近基板100)第一栅极结构192的最上表面(例如在第三方向上最远离基板100的表面)。
第二晶体管可以形成在基板100的第二区域II上，并可以包括：第二半导体图案104，在第一方向上延伸并从基板100的第二区域II的上表面在第三方向上向上突出；第二栅极结构194，在第一方向上延伸以覆盖第二半导体图案104的侧壁；第一杂质区域110，在第二半导体图案104下面(在基板100的第二区域II的上部)；以及在第二半导体图案104上的第三杂质区域240。第二半导体图案104可以用作第二晶体管的沟道，并且第一杂质区域110和第三杂质区域240可以包括具有相同导电类型的杂质以分别用作第二晶体管的源极/漏极层。因此，第二晶体管可以是vFET。
在一实现方式中，基板100的第一区域I的上表面的第三高度H3可以小于基板100的第二区域II的上表面的第四高度H4。在一实现方式中，第一栅极结构192的最上表面可以低于第三杂质区域240的上表面。
在一实现方式中，第一栅极结构192和第二栅极结构194可以分别形成在第一间隔物142和第二间隔物144上。
在一实现方式中，第三间隔物201可以形成在第一栅极结构192的分别在第一半导体图案102的沿第二方向的相反侧壁上的部分上，第四间隔物202可以覆盖第一栅极结构192的侧壁，第五间隔物203可以覆盖第二杂质区域210的侧壁。第六间隔物204可以形成在第二栅极结构194的在第二半导体图案104的沿第一方向的相反侧壁上的相应部分上，第七间隔物205可以覆盖第二栅极结构194的侧壁。
在一实现方式中，第一栅极结构192可以包括依次堆叠在第一半导体图案102的表面和第一间隔物142的上表面上的第一界面图案162、第一栅极绝缘图案172和第一栅电极182，第二栅极结构194可以包括依次堆叠在第二半导体图案104的侧壁和第二间隔物144的上表面上的第二界面图案164、第二栅极绝缘图案174和第二栅电极184。
在一实现方式中，第一接触插塞261可以电连接到第一栅极结构192，第二接触插塞262可以分别电连接到第二杂质区域210。第三接触插塞264可以电连接到第二栅极结构194，第四接触插塞265可以电连接到第三杂质区域240，第五接触插塞266可以电连接到第一杂质区域110。
图22至图31是根据示例实施方式的制造半导体器件的方法中的多个阶段的剖视图。具体地，图22、图24、图26、图28和图30分别是沿着相应平面图的线A-A'截取的剖视图，图23、图25、图27、图29和图31分别是沿着相应平面图的线B-B'和C-C'截取的剖视图。
此方法可以包括与参照图1至图21示出的那些工艺基本上相同或相似的工艺，因此这里可以省略对其的重复描述。
参照图22和图23，在执行与参照图1至图6所示的那些工艺基本上相同或相似的工艺之后，虚设栅极结构层可以形成在第一间隔物142和第二间隔物144、第一半导体图案102和第二半导体图案104以及第二硬掩模134上，并可以被图案化以分别在基板100的第一区域I和第二区域II上形成第一虚设栅极结构342和第二虚设栅极结构344。
第一虚设栅极结构342和第二虚设栅极结构344可以具有在第三方向上彼此基本上共面的最上表面(例如在第三方向上距基板100基本上相同的距离)，这可以与如参照图8和图9所示的共形地形成的第一栅极结构192和第二栅极结构194不同。在一实现方式中，第一虚设栅极结构342和第二虚设栅极结构344可以具有与第一栅极结构192和第二栅极结构194相同的布局。
第一虚设栅极结构342可以包括在第三方向上依次堆叠的第一虚设栅极绝缘图案312、第一虚设栅电极322和第一虚设栅极掩模332，第二虚设栅极结构344可以包括在第三方向上依次堆叠的第二虚设栅极绝缘图案314、第二虚设栅电极324和第二虚设栅极掩模334。
第一虚设栅极绝缘图案312和第二虚设栅极绝缘图案314中的每个可以包括氧化物例如硅氧化物，第一虚设栅电极322和第二虚设栅电极324中的每个可以包括例如多晶硅，第一虚设栅极掩模332和第二虚设栅极掩模334可以包括氮化物例如硅氮化物。
参照图24和图25，可以执行与参照图11至图13所示的那些工艺基本上相同或相似的工艺。
在一实现方式中，第四间隔物202可以形成在第一虚设栅极结构342的侧壁上，第五间隔物203可以形成在第一半导体图案102的没有被第一虚设栅极结构342覆盖的部分的侧壁上，第七间隔物205可以形成在第二虚设栅极结构344的侧壁上。
在一实现方式中，与第一栅极结构192和第二栅极结构194不同，第一虚设栅极结构342和第二虚设栅极结构344可以不共形地形成，因此第一虚设栅极结构342和第二虚设栅极结构344的在第一半导体图案102和第二半导体图案104上以及在第一间隔物142和第二间隔物144上的部分可以不具有高度差，使得第三间隔物201和第六间隔物204可以不形成。
第一半导体图案102的没有被第一虚设栅极结构342和第四间隔物202覆盖的部分可以被蚀刻以形成第二凹陷，并且可以使用第一半导体图案102的被第二凹陷暴露的部分作为籽晶来执行SEG工艺以在第二凹陷中形成第二杂质区域210。
参照图26和图27，第一绝缘夹层220可以形成在第一间隔物142和第二间隔物144上以覆盖第一虚设栅极结构342和第二虚设栅极结构344、第四间隔物202、第五间隔物203和第七间隔物205以及第二杂质区域210，并可以被平坦化直到第一虚设栅极掩模332的上表面和第二虚设栅极掩模334的上表面被暴露。
可以去除暴露的第一虚设栅极掩模332和第二虚设栅极掩模334以及在其下面的第一虚设栅电极322和第二虚设栅电极324以及第一虚设栅极绝缘图案312和第二虚设栅极绝缘图案314，以在基板100的第一区域I上形成暴露第一半导体图案102的上表面和侧壁、第一间隔物142的上表面以及第四间隔物202的内侧壁的第四凹陷以及在基板100的第二区域II上形成暴露第二硬掩模134的上表面和侧壁、第二半导体图案104的侧壁、第二间隔物144的上表面以及第七间隔物205的内侧壁的第五凹陷。
第三界面图案352和第四界面图案354可以形成在分别由第四凹陷和第五凹陷暴露的第一半导体图案102和第二半导体图案104的上表面和侧壁上，栅极绝缘层和功函数控制层可以依次堆叠在第三和第四界面图案352和354的表面、第二硬掩模134的上表面和侧壁、第一和第二间隔物142和144的上表面以及第四和第七间隔物202和205的内侧壁上，栅电极层可以形成在功函数控制层上以填充第四凹陷和第五凹陷。
栅电极层、功函数控制层和栅极绝缘层可以被平坦化，直到暴露第一绝缘夹层220的上表面以在基板100的第一区域I上的第四凹陷中形成第三栅极结构392并在基板100的第二区域II上的第五凹陷中形成第四栅极结构394。第三栅极结构392可以包括第三界面图案352、第三栅极绝缘图案362、第一功函数控制图案372和第三栅电极382，第四栅极结构394可以包括第四界面图案354、第四栅极绝缘图案364、第二功函数控制图案374和第四栅电极384。
第一功函数控制图案372和第二功函数控制图案374中的每个可以包括例如金属、金属氮化物、金属硅化物、金属合金等。
参照图28和图29，可以执行与参照图14和图15所示的那些工艺基本上相同或相似的工艺。
在一实现方式中，第一绝缘夹层220可以被平坦化直到暴露第二硬掩模134的上表面，并且在该平坦化工艺期间，第四栅极结构394的在第二硬掩模134的上表面上的部分可以在基板100的第二区域II上被去除，并且第三栅极结构392的具有与第四栅极结构394的被去除部分相对应的厚度的部分可以在基板100的第一区域I上被去除。在一实现方式中，可以通过CMP工艺执行该平坦化工艺。
第四栅极结构394的上部、第二硬掩模134以及第七间隔物205的上部可以通过蚀刻工艺去除，因此可以形成第七凹陷234以暴露第二半导体图案104的上部。在该蚀刻工艺期间，第三栅极结构392的上部和第四间隔物202的上部也可以被去除以形成第六凹陷232。
在一实现方式中，在用于暴露第二硬掩模134的上表面的CMP工艺之后，可以与在基板100的第一区域I上形成第六凹陷232的工艺同时地仅执行一次在基板100的第二区域II上形成第七凹陷234以暴露第二半导体图案104的上部的工艺，这是可行的，因为基板100的第一区域I的上表面的第三高度H3小于基板100的第二区域II的第四高度H4。如果基板100的第一区域I的上表面的第三高度H3等于基板100的第二区域II的第四高度H4，为了暴露在基板100的第二区域II上的第二半导体图案104的上部，对第四栅极结构394的蚀刻工艺将执行两次，这可能导致分别覆盖第二半导体图案104的第四栅极结构394的在第三方向上的长度的分布。只有当在其中使用附加蚀刻掩模的时候，用于暴露在基板100的第二区域II上的第二半导体图案104的上部的蚀刻工艺可以执行一次。
在一实现方式中，基板100的第一区域I的上表面可以低于基板100的第二区域II的上表面，因此，在对第三栅极结构392和第四栅极结构394执行CMP直到暴露第二硬掩模134的上表面之后，可以对第三栅极结构392和第四栅极结构394共同地执行蚀刻工艺，使得在基板100的第二区域II上的第二半导体图案104的上部可以被暴露。
参照图30和图31，可以执行与参照图16至图21所示的那些工艺基本上相同或相似的工艺以完成半导体器件的制造。
第一接触插塞261可以接触第三栅极结构392的上表面，第二接触插塞262可以接触第二杂质区域210的上表面。第三接触插塞264可以接触第四栅极结构394的上表面，第四接触插塞265可以接触第三杂质区域240的上表面，第五接触插塞266可以穿过第二间隔物144接触第一杂质区域110的上表面。
半导体器件可以类似于图19至图21的半导体器件，并可以具有以下附加特征。
在一实现方式中，第三栅极结构392可以包括在第一半导体图案102的表面上的第三界面图案352以及从第三界面图案352、第一间隔物142的上表面和第四间隔物202的内侧壁依次堆叠的第三栅极绝缘图案362、第一功函数控制图案372和第三栅电极382。第四栅极结构394可以包括在第二半导体图案104的表面上的第四界面图案354以及从第四界面图案354、第二间隔物144的上表面和第七间隔物205的内侧壁依次堆叠的第四栅极绝缘图案364、第二功函数控制图案374和第四栅电极384。
图32至图45是根据示例实施方式的制造半导体器件的方法中的多个阶段的平面图和剖视图。图33、图36和图39是平面图，图32、图34、图37、图40、图42和图44分别是沿着相应平面图的线A-A'截取的剖视图，图35、图38、图41、图43和图45分别是沿着相应平面图的线B-B'和C-C'截取的剖视图。
此方法可以包括与参照图1至图21或图22至图31示出的那些工艺基本上相同或相似的工艺，因此这里可以省略对其的重复描述。
参照图32，可以对包括第二区域II和第三区域III的基板100执行与参照图1和图2所示的那些工艺基本上相同或相似的工艺。
在一实现方式中，在基板100的第二区域II的一部分处形成第一杂质区域110之后，可以去除基板100的第三区域III的上部以形成第八凹陷。当第八凹陷形成在基板100的第三区域III上时，基板100的第三区域III的上表面的第五高度可以小于基板100的第二区域II的上表面的第二高度H2。
第二牺牲层410和半导体层420可以交替且重复地堆叠在基板100的第二区域II和第三区域III上。
在一实现方式中，第二牺牲层410和半导体层420可以通过使用基板100的上部作为籽晶的SEG工艺形成。在一实现方式中，第二牺牲层410可以通过使用硅源气体(例如二氯硅烷(SiH2Cl2)气体)、锗源气体(例如锗烷(GeH4)气体)的SEG工艺形成，因此可以形成单晶硅-锗层。在一实现方式中，半导体层420可以通过使用硅源气体(例如乙硅烷(Si2H6)气体)的SEG工艺形成，因此可以形成单晶硅层。
参照图33至图35，可以去除交替且重复地堆叠在基板100的第二区域II上的第二牺牲层410和半导体层420以暴露基板100的第二区域II的上表面，并且可以执行与参照图3至图5所示的那些工艺基本上相同或相似的工艺。
在一实现方式中，第二硬掩模134和第三硬掩模136可以分别形成在基板100的第二区域II的暴露的上表面和在基板100的第三区域III上的半导体层420中的最上面的一个的上表面上，基板100的第二区域II的上部以及交替且重复地堆叠在基板100的第三区域III的上部上的第二牺牲层410和半导体层420可以分别使用第二硬掩模134和第三硬掩模136作为蚀刻掩模来蚀刻。
在一实现方式中，第二半导体图案104可以形成在基板100的第二区域II上以从其向上(例如在第三方向上)突出，第二硬掩模134可以形成在第二半导体图案104上。第三半导体图案106以及交替地且重复地堆叠在第三半导体图案106上的第二牺牲图案412和第四半导体图案422可以形成在基板100的第三区域III上，并且第三硬掩模136可以形成在第四半导体图案422中的最上面的一个上。
当形成第二半导体图案104和第三半导体图案106时，基板100的第二区域III和第三区域III(在其上分别没有形成第二半导体图案104和第三半导体图案106)的上表面可以分别具有第四高度H4和第六高度H6，并且第六高度H6可以小于第四高度H4。
参照图36至图39，可以执行与参照图22和图23所示的那些工艺基本上相同或相似的工艺。
在一实现方式中，可以在基板100的第二区域II和第三区域III上形成第二虚设栅极结构344和第三虚设栅极结构346，并且第二间隔物144和第八间隔物146可以形成为分别覆盖第二虚设栅极结构344的下部侧壁和第三虚设栅极结构346的下部侧壁。
第三虚设栅极结构346可以包括在第三方向上依次堆叠的第三虚设栅极绝缘图案316、第三虚设栅电极326和第三虚设栅极掩模336。
参照图39至图41，可以执行与参照图24和图25示出的那些工艺基本上相同或相似的工艺，使得第七间隔物205可以形成在第二虚设栅极结构344的侧壁上，第九间隔物207可以形成在第三虚设栅极结构346的侧壁上，第十间隔物208可以形成在第三半导体图案106的侧壁上。
第三半导体图案106的没有被第三虚设栅极结构346和第十间隔物208覆盖的部分可以被蚀刻以形成第九凹陷，每个第二牺牲图案412的被第九凹陷暴露的侧向部分可以被去除以形成间隙，第十一间隔物430可以形成在该间隙中。
第十一间隔物430可以在第三方向上的中央部分处具有凹入的形状。在一实现方式中，第十一间隔物430可以具有沿着第一方向截取的截面，该截面具有带有凹入侧壁的马蹄形或半圆形的形状。在一实现方式中，第十一间隔物430可以具有矩形的形状，该矩形具有凹入的侧壁和圆化的拐角。第十一间隔物430可以包括氮化物，例如硅氮化物。
可以使用第三半导体图案106的被第九凹陷暴露的部分和第四半导体图案422的被第九凹陷暴露的侧壁作为籽晶来执行SEG工艺，以在第九凹陷中形成第四杂质区域215。
参照图42和图43，可以执行与参照图26和图27所示的那些工艺基本上相同或相似的工艺。
在一实现方式中，第一绝缘夹层220可以形成在第二间隔物144和第八间隔物146上以覆盖第二栅极结构344和第三栅极结构346、第七、第九和第十间隔物205、207和208以及第四杂质区域215，并可以被平坦化直到暴露第二虚设栅极掩模334的上表面和第三虚设栅极掩模336的上表面。
可以去除暴露的第二虚设栅极掩模334以及在其下面的第二虚设栅电极324和第二虚设栅极绝缘图案314以形成第十凹陷，该第十凹陷暴露第二硬掩模134的上表面和侧壁、第二半导体图案104的侧壁、第二间隔物144的上表面和第七间隔物205的内侧壁。在一实现方式中，可以去除暴露的第三虚设栅极掩模336以及在其下面的第三虚设栅电极326、第三虚设栅极绝缘图案316和第二牺牲图案412以形成第十一凹陷，该第十一凹陷暴露第三半导体图案106的上表面和侧壁、第八间隔物146的上表面和第九间隔物207的内侧壁。
第四界面图案354可以形成在被第十凹陷暴露的第二半导体图案104的上表面和侧壁上，第五界面图案356可以形成在被第十一凹陷暴露的第三半导体图案106的上表面和侧壁上。栅极绝缘层、功函数控制层和栅电极层可以依次形成在第十凹陷和第十一凹陷中。
栅电极层、功函数控制层和栅极绝缘层可以被平坦化直到暴露第一绝缘夹层220的上表面，以在基板100的第二区域II上的第十凹陷中形成第四栅极结构394以及在基板100的第三区域III上的第十一凹陷中形成第五栅极结构396。第五栅极结构396可以包括第五界面图案356、第五栅极绝缘图案366、第三功函数控制图案376和第五栅电极386。
参照图44和图45，可以执行与参照图28至图31所示的那些工艺基本上相同或相似的工艺，以完成半导体器件的制造。
在一实现方式中，第三至第五接触插塞264、265和266可以形成在基板100的第二区域II上，第六接触插塞267可以穿过第一绝缘夹层220和第二绝缘夹层250形成以接触在基板100的第三区域III上的第四杂质区域215的上表面。
通过以上工艺，可以分别在基板100的第二区域II和第三区域III上形成vFET和多桥沟道场效应晶体管(MBCFET)，并且半导体器件可以具有以下结构特征。
在一实现方式中，第二晶体管可以形成在基板100的第二区域II上，并可以包括第四栅极结构394、用作沟道的第二半导体图案104以及分别用作源极/漏极层的第一杂质区域110和第三杂质区域240。
在一实现方式中，第三晶体管可以形成在基板100的第三区域III上，并可以包括：第三半导体图案106，在第一方向上(例如纵向地)延伸并从基板100的第三区域III的上表面在第三方向上向上突出；第五栅极结构396，在第三半导体图案106上在第二方向上延伸；第四半导体图案422，在第三方向上彼此间隔开，每个第四半导体图案422可以在第一方向上延伸穿过第五栅极结构396；以及第四杂质区域215，在第五栅极结构396的沿第一方向的相反侧处的第三半导体图案106的相应部分上。
每个第四半导体图案422可以用作第三晶体管的沟道，并且第四杂质区域215可以包括具有相同导电类型的杂质并分别用作源极/漏极层。在一实现方式中，第三晶体管可以是MBCFET。
在一实现方式中，基板100的第三区域III的上表面可以低于基板100的第二区域II的上表面。在一实现方式中，第五栅极结构396的上表面可以与第四栅极结构394的上表面基本上共面。
在一实现方式中，第四栅极结构394和第五栅极结构396可以分别形成在第二间隔物144和第八间隔物146上。
在一实现方式中，可以在基板100的第三区域III上形成覆盖第五栅极结构396的侧壁的一部分的第九间隔物207以及覆盖第四杂质区域215的侧壁的第十间隔物208。在一实现方式中，可以在基板100的第三区域III上在第四半导体图案422之间以及在第三半导体图案106和第四半导体图案422之间进一步形成第十一间隔物430。第十一间隔物430可以形成在第五栅极结构396与每个第四杂质区域215之间。
在一实现方式中，第五栅极结构396可以包括在第三半导体图案106的表面和每个第四半导体图案422的表面上的第五界面图案356以及从第五界面图案356的表面、第八间隔物146的上表面以及第九间隔物207和第十一间隔物430的内侧壁依次堆叠的第五栅极绝缘图案366、第三功函数控制图案376和第五栅电极386。
图46是根据示例实施方式的半导体器件的剖视图。
此半导体器件可以包括分别在基板100的第一至第三区域I、II和III上的finFET、vFET和MBCFET。finFET和vFET可以与图30和图31的那些基本上相同或相似，MBCFET可以与图44和图45的那些基本上相同或相似。
基板100的第一区域I的上表面的第三高度H3可以小于基板100的第二区域II的上表面的第四高度H4，基板100的第三区域III的上表面的第六高度H6可以小于基板100的第一区域I的上表面的第三高度H3。在一实现方式中，基板100的第一区域I在第三方向上的厚度(例如对应于H3)可以小于基板100的第二区域II在第三方向上的厚度(例如对应于H4)。在一实现方式中，基板100的第三区域III在第三方向上的厚度(例如对应于H6)可以小于基板100的第一区域I在第三方向上的厚度(例如对应于H3)。
通过总结和回顾，当vFET包括多个栅极时，可以通过执行两次蚀刻工艺来蚀刻栅极，这可能产生栅极在垂直方向上的长度的分布(变化)。
一个或更多个实施方式可以提供一种包括finFET和vFET两者的半导体器件。
一个或更多个实施方式可以提供一种具有良好特性的半导体器件。
半导体器件可以包括finFET和/或MBCFET以及vFET，并且vFET的栅极结构可以在垂直方向上的长度方面具有小的分布或变化，从而具有改善的电特性。
这里已经公开了示例实施方式，并且尽管采用了特定术语，但是它们仅在一般性和描述性的含义上使用和解释，而不是为了限制的目的。在某些情况下，如在本申请提交时对于本领域普通技术人员来说将是明显的，结合特定实施方式描述的特征、特性和/或元件可以单独地使用或与结合其它实施方式描述的特征、特性和/或元件组合地使用，除非另外地特别指出。因此，本领域技术人员将理解，可以在形式和细节上进行各种改变而没有脱离如所附权利要求书中阐述的本发明的精神和范围。
于2019年12月18日在韩国知识产权局提交且名称为“半导体器件”的韩国专利申请第10-2019-0169763号通过引用整体地结合于此。

Claims (20)

1.一种半导体器件，包括：
基板，包括第一区域和第二区域，
在所述基板的所述第一区域上的第一晶体管，所述第一晶体管包括：
第一半导体图案，在垂直方向上从所述基板的所述第一区域的上表面突出；
第一栅极结构，覆盖所述第一半导体图案的上表面和侧壁；以及
第一源极/漏极层，在所述第一半导体图案的在所述第一栅极结构的相反侧处的相应部分上，与所述第一栅极结构的最上表面在所述垂直方向上到所述基板相比，所述第一源极/漏极层的上表面在所述垂直方向上更靠近所述基板；和
在所述基板的所述第二区域上的第二晶体管，所述第二晶体管包括：
第二半导体图案，在所述垂直方向上从所述基板的所述第二区域的上表面突出；
第二栅极结构，覆盖所述第二半导体图案的侧壁；
第二源极/漏极层，在所述基板的所述第二区域的上部处且在所述第二半导体图案下面；以及
在所述第二半导体图案上的第三源极/漏极层，
其中所述基板的所述第一区域的所述上表面低于所述基板的所述第二区域的所述上表面。
2.根据权利要求1所述的半导体器件，其中与所述第三源极/漏极层的上表面在所述垂直方向上到所述基板相比，所述第一栅极结构的所述最上表面在所述垂直方向上更靠近所述基板。
3.根据权利要求1所述的半导体器件，其中所述第一半导体图案和所述第二半导体图案的每个包括与所述基板的材料相同的材料。
4.根据权利要求1所述的半导体器件，还包括在所述基板的所述第一区域上的第一间隔物和在所述基板的所述第二区域上的第二间隔物，
其中所述第一栅极结构在所述第一间隔物上，所述第二栅极结构在所述第二间隔物上。
5.根据权利要求4所述的半导体器件，还包括：
第三间隔物，覆盖所述第一栅极结构的侧壁；
第四间隔物，覆盖所述第一源极/漏极层的侧壁；以及
第五间隔物，覆盖所述第二栅极结构的侧壁，
其中所述第三间隔物和所述第四间隔物在所述第一间隔物上，所述第五间隔物在所述第二间隔物上。
6.根据权利要求5所述的半导体器件，其中：
所述第一栅极结构在平行于所述基板的上表面的第二方向上纵向地延伸，所述第一源极/漏极层在平行于所述基板的所述上表面且与所述第二方向交叉的第一方向上分别在所述第一栅极结构的相反侧，
所述第二栅极结构在所述第一方向上纵向地延伸并覆盖所述第二半导体图案的所述侧壁，以及
所述半导体器件还包括：
第六间隔物，在所述第一栅极结构的在所述第一半导体图案的沿所述第二方向的相反侧处的相应部分上；和
第七间隔物，在所述第二栅极结构的在所述第二半导体图案的沿所述第一方向的相反侧处的相应部分上。
7.根据权利要求6所述的半导体器件，其中：
所述第一栅极结构包括从所述第一半导体图案的表面和所述第一间隔物的上表面依次堆叠的第一界面图案、第一栅极绝缘图案和第一栅电极，以及
所述第二栅极结构包括从所述第二半导体图案的侧壁和所述第二间隔物的上表面依次堆叠的第二界面图案、第二栅极绝缘图案以及第二栅电极。
8.根据权利要求5所述的半导体器件，其中：
所述第一栅极结构包括在所述第一半导体图案的表面上的第一界面图案以及从所述第一界面图案的表面、所述第一间隔物的上表面和所述第三间隔物的内侧壁依次堆叠的第一栅极绝缘图案、第一功函数控制图案和第一栅电极，以及
所述第二栅极结构包括在所述第二半导体图案的表面上的第二界面图案以及从所述第二界面图案的表面、所述第二间隔物的上表面和所述第五间隔物的内侧壁依次堆叠的第二栅极绝缘图案、第二功函数控制图案和第二栅电极。
9.根据权利要求1所述的半导体器件，还包括：
第一接触插塞，电连接到所述第一栅极结构；
第二接触插塞，分别电连接到所述第一源极/漏极层；
第三接触插塞，电连接到所述第二栅极结构；
第四接触插塞，电连接到所述第三源极/漏极层；以及
第五接触插塞，电连接到所述第二源极/漏极层。
10.根据权利要求1所述的半导体器件，其中：
所述第一源极/漏极层包括具有相同导电类型的杂质，
所述第二源极/漏极层和所述第三源极/漏极层包括具有相同导电类型的杂质，
所述第一晶体管是鳍型场效应晶体管，以及
所述第二晶体管是垂直沟道场效应晶体管。
11.一种半导体器件，包括：
基板，包括第一区域和第二区域；
在所述基板的所述第一区域上的第一晶体管，所述第一晶体管包括：
第一半导体图案，在垂直方向上从所述基板的所述第一区域的上表面突出并在平行于所述基板的上表面的第一方向上纵向地延伸；
在所述第一半导体图案上的第一栅极结构，所述第一栅极结构在平行于所述基板的所述上表面且与所述第一方向交叉的第二方向上纵向地延伸；
在所述垂直方向上彼此间隔开的第二半导体图案，每个所述第二半导体图案在所述第一方向上纵向地延伸穿过所述第一栅极结构；以及
第一源极/漏极层，在所述第一半导体图案的在所述第一栅极结构的沿所述第一方向的相反侧处的相应部分上；和
在所述基板的所述第二区域上的第二晶体管，所述第二晶体管包括：
第三半导体图案，在所述垂直方向上从所述基板的所述第二区域的上表面突出；
第二栅极结构，覆盖所述第三半导体图案的侧壁；
第二源极/漏极层，在所述基板的所述第二区域的上部且在所述第三半导体图案下面；以及
在所述第三半导体图案上的第三源极/漏极层，
其中所述基板的所述第一区域的所述上表面低于所述基板的所述第二区域的所述上表面。
12.根据权利要求11所述的半导体器件，其中所述第一栅极结构的上表面与所述第二栅极结构的上表面共面。
13.根据权利要求11所述的半导体器件，其中所述第一半导体图案和所述第二半导体图案的每个包括与所述基板的材料相同的材料。
14.根据权利要求11所述的半导体器件，还包括在所述基板的所述第一区域上的第一间隔物和在所述基板的所述第二区域上的第二间隔物，
其中所述第一栅极结构在所述第一间隔物上，所述第二栅极结构在所述第二间隔物上。
15.根据权利要求14所述的半导体器件，还包括：
第三间隔物，覆盖所述第一栅极结构的侧壁；
第四间隔物，覆盖所述第一源极/漏极层的侧壁；和
第五间隔物，覆盖所述第二栅极结构的侧壁，
其中所述第三间隔物和所述第四间隔物在所述第一间隔物上，所述第五间隔物在所述第二间隔物上。
16.根据权利要求15所述的半导体器件，还包括在所述第二半导体图案之间以及在所述第一半导体图案和所述第二半导体图案之间的第六间隔物，所述第六间隔物在所述第一栅极结构与每个所述第一源极/漏极层之间。
17.根据权利要求16所述的半导体器件，其中：
所述第一栅极结构包括在所述第一半导体图案的表面和每个所述第二半导体图案的表面上的第一界面图案以及从所述第一界面图案的表面、所述第一间隔物的上表面以及所述第三间隔物的内侧壁和所述第六间隔物的内侧壁依次堆叠的第一栅极绝缘图案、第一功函数控制图案和第一栅电极，以及
所述第二栅极结构包括在所述第三半导体图案的表面上的第二界面图案以及从所述第二界面图案的表面、所述第二间隔物的上表面和所述第五间隔物的内侧壁依次堆叠的第二栅极绝缘图案、第二功函数控制图案和第二栅电极。
18.根据权利要求11所述的半导体器件，其中：
所述第一源极/漏极层包括具有相同导电类型的杂质，
所述第二源极/漏极层和所述第三源极/漏极层包括具有相同导电类型的杂质，
所述第一晶体管是多桥沟道场效应晶体管，以及
所述第二晶体管是垂直沟道场效应晶体管。
19.一种半导体器件，包括：
基板，包括第一区域、第二区域和第三区域；
在所述基板的所述第一区域上的第一晶体管，所述第一晶体管包括：
第一半导体图案，在垂直方向上从所述基板的所述第一区域的上表面突出并在平行于所述基板的上表面的第一方向上纵向地延伸；
第一栅极结构，在与所述基板的所述上表面平行且与所述第一方向交叉的第二方向上覆盖所述第一半导体图案的上表面和侧壁；以及
第一源极/漏极层，在所述第一半导体图案的在所述第一栅极结构的沿所述第一方向的相反侧处的相应部分上；
在所述基板的所述第二区域上的第二晶体管，所述第二晶体管包括：
第二半导体图案，在所述垂直方向上从所述基板的所述第二区域的上表面突出并在所述第一方向上纵向地延伸；
第二栅极结构，围绕所述第二半导体图案的侧壁；
第二源极/漏极层，在所述基板的所述第二区域的上部且在所述第二半导体图案下面；以及
在所述第二半导体图案上的第三源极/漏极层；和
在所述基板的所述第三区域上的第三晶体管，所述第三晶体管包括：
第三半导体图案，在所述垂直方向上从所述基板的所述第三区域的上表面突出并在所述第一方向上纵向地延伸；
在所述第三半导体图案上的第三栅极结构；
在所述垂直方向上彼此间隔开的第四半导体图案，每个所述第四半导体图案在所述第一方向上纵向地延伸穿过所述第三栅极结构；以及
第四源极/漏极层，在所述第三半导体图案的在所述第三栅极结构沿所述第一方向的相反侧处的相应部分上，
其中：
所述基板的所述第一区域的所述上表面低于所述基板的所述第二区域的所述上表面，以及
所述基板的所述第三区域的所述上表面低于所述基板的所述第一区域的所述上表面。
20.根据权利要求19所述的半导体器件，其中：
所述第一源极/漏极层包括具有相同导电类型的杂质，
所述第二源极/漏极层和所述第三源极/漏极层包括具有相同导电类型的杂质，
所述第四源极/漏极层包括具有相同导电类型的杂质，
所述第一晶体管是鳍型场效应晶体管，
所述第二晶体管是垂直沟道场效应晶体管，以及
所述第三晶体管是多桥沟道场效应晶体管。
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