KR20210090416A - 자기 정렬 컨택을 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

자기 정렬 컨택을 포함하는 반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20210090416A
KR20210090416A KR1020200003668A KR20200003668A KR20210090416A KR 20210090416 A KR20210090416 A KR 20210090416A KR 1020200003668 A KR1020200003668 A KR 1020200003668A KR 20200003668 A KR20200003668 A KR 20200003668A KR 20210090416 A KR20210090416 A KR 20210090416A
Authority
KR
South Korea
Prior art keywords
layer
gate
spacer
etch stop
contact
Prior art date
Application number
KR1020200003668A
Other languages
English (en)
Inventor
이상현
강성우
박종철
오영묵
이정윤
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200003668A priority Critical patent/KR20210090416A/ko
Priority to US16/888,209 priority patent/US11488952B2/en
Publication of KR20210090416A publication Critical patent/KR20210090416A/ko
Priority to US18/050,219 priority patent/US20230097668A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 개시의 일 실시예에 의한 반도체 소자는, 제1 방향으로 연장되는 핀형 액티브 패턴, 상기 핀형 액티브 패턴 상에서 상기 제1 방향과 다른 제2 방향으로 연장되는 게이트 구조들, 상기 게이트 구조들의 상부에 배치된 컨택 간 절연 패턴들, 상기 게이트 구조들의 측면에 배치된 층간 절연막들, 및 상기 게이트 구조들 사이에 배치된 컨택 플러그들을 포함할 수 있다. 상기 핀형 액티브 패턴은 소스/드레인들을 포함할 수 있다. 상기 컨택 플러그들의 하단은 상기 소스/드레인들에 접할 수 있다. 상기 게이트 구조는 제1 게이트 메탈, 제2 게이트 메탈, 게이트 캡핑층, 게이트 절연막, 제1 스페이서 및 제2 스페이서를 포함할 수 있다. 상기 게이트 캡핑층의 최상면, 상기 제1 스페이서의 최상면, 및 상기 제2 스페이서의 최상면은 상기 컨택 간 절연 패턴의 최하면보다 높은 레벨에 위치할 수 있다.

Description

자기 정렬 컨택을 포함하는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE INCLUDING SELF-ALIGNED CONTACT AND MANUFACTURING METHOD THEREOF}
본 발명은 게이트 구조의 숄더-로스(Shoulder-loss) 없이 컨택 플러그의 하단 오픈 마진(Bottom open margin)을 확보할 수 있는, 자기 정렬 컨택(Self-Aligned Contact, SAC)을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자가 고집적화 됨에 따라 컨택 홀의 마진 또한 아주 작아지고 있다. 반도체 소자의 제조 방법에서, 컨택 플러그를 형성하는 공정은, 배선 사이의 공간이 부족하기 때문에, 마스크 공정에서 발생하는 미스얼라인(Misalign)을 극복하기 위해 자기 정렬 컨택 방식을 이용한다. 종래의 SAC 방식을 이용할 경우 게이트 구조의 숄더-로스와 컨택 플러그의 하단 오픈 마진은 트레이드오프(Trade-off) 관계에 있다. 즉, 고선택비를 택할 경우 컨택 플러그의 하단 오픈이 문제가 될 수 있으며, 선택비를 낮출 경우 후속 공정을 진행하면서 게이트 구조의 실리콘 질화물의 숄더가 무너지는 문제가 발생할 수 있다. 따라서, 게이트 구조의 숄더-로스를 방지하고, 컨택 플러그의 하단 오픈을 확보할 수 있는 반도체 소자 및 그 제조 방법의 개발이 필요하다.
본 개시의 실시예들이 해결하고자 하는 과제는, 반도체 소자의 제조 방법에서, 이중 희생층 구조를 형성하는 것을 포함함으로써, 고선택비 공정을 수행함과 동시에 제조된 반도체 소자의 소스/드레인 컨택 플러그의 하단 오픈 마진을 확보할 수 있고, 제조된 반도체 소자의 게이트 구조의 실리콘 질화물 숄더가 무너지는 것을 방지할 수 있는 것이다.
또한, 본 개시의 실시예들이 해결하고자 하는 과제는, 이중 희생층을 형성하는 것을 포함하는 공정을 수행하여 반도체 소자를 제조함으로써, 자기 정렬 컨택을 포함하는 반도체 소자가, 상면이 오목하게 리세스된 게이트 구조, 및 최하면이 게이트 구조의 최상면보다 낮은 레벨에 위치하는 컨택 간 절연 패턴을 포함할 수 있는 것이다.
본 개시의 일 실시예에 의한 반도체 소자는, 제1 방향으로 연장되는 핀형 액티브 패턴, 상기 핀형 액티브 패턴 상에서 상기 제1 방향과 다른 제2 방향으로 연장되는 게이트 구조들, 상기 게이트 구조들의 상부에 배치된 컨택 간 절연 패턴들, 상기 게이트 구조들의 측면에 배치된 층간 절연막들, 및 상기 게이트 구조들 사이에 배치된 컨택 플러그들을 포함할 수 있다. 상기 핀형 액티브 패턴은 소스/드레인들을 포함할 수 있다. 상기 컨택 플러그들의 하단은 상기 소스/드레인들에 접할 수 있다. 상기 게이트 구조는 제1 게이트 메탈, 상기 제1 게이트 메탈의 측면 및 하부를 감싸는 제2 게이트 메탈, 상기 제1 게이트 메탈 및 제2 게이트 메탈의 상부에 배치되고, 상부로 갈수록 수평 단면의 면적이 커지도록 그 측면이 경사진 게이트 캡핑층, 상기 제2 게이트 메탈의 측면 및 하부, 및 상기 게이트 캡핑층의 측면 하부를 감싸는 게이트 절연막, 상기 게이트 절연막 및 상기 게이트 캡핑층의 측면에 배치된 제1 스페이서, 및 상기 제1 스페이서의 측면에 배치된 제2 스페이서를 포함할 수 있다. 상기 게이트 캡핑층의 최상면, 상기 제1 스페이서의 최상면, 및 상기 제2 스페이서의 최상면은 상기 컨택 간 절연 패턴의 최하면보다 높은 레벨에 위치할 수 있다. 상기 게이트 캡핑층의 상면은 오목하게 리세스될 수 있다. 상기 제1 스페이서의 상면은 하방으로 리세스될 수 있다.
본 개시의 일 실시예에 의한 반도체 소자는, 제1 방향으로 연장되는 핀형 액티브 패턴, 상기 핀형 액티브 패턴 상에서 상기 제1 방향과 다른 제2 방향으로 연장되는 게이트 구조들, 상기 게이트 구조들의 상부에 배치된 컨택 간 절연 패턴들, 상기 게이트 구조들의 측면에 배치된 층간 절연막들, 및 상기 게이트 구조들 사이에 배치된 컨택 플러그들을 포함할 수 있다. 상기 핀형 액티브 패턴은 소스/드레인들을 포함할 수 있다. 상기 컨택 플러그들의 하단은 상기 소스/드레인들에 접할 수 있다. 상기 게이트 구조는, 제1 게이트 메탈, 상기 제1 게이트 메탈의 측면 및 하부를 감싸는 제2 게이트 메탈, 상기 제1 게이트 메탈 및 제2 게이트 메탈의 상부에 배치된 게이트 캡핑층, 상기 제2 게이트 메탈의 측면 및 하부, 및 상기 게이트 캡핑층의 측면 하부를 감싸는 게이트 절연막, 상기 게이트 절연막 및 상기 게이트 캡핑층의 측면에 배치된 제1 스페이서, 및 상기 제1 스페이서의 측면에 배치된 제2 스페이서를 포함할 수 있다. 상기 게이트 캡핑층의 최상면, 상기 제1 스페이서의 최상면, 및 상기 제2 스페이서의 최상면은 상기 컨택 간 절연 패턴의 최하면보다 높은 레벨에 위치할 수 있다. 상기 게이트 캡핑층의 상면은 오목하게 리세스될 수 있다. 상기 제1 스페이서의 상면은 하방으로 리세스될 수 있다.
본 개시의 일 실시예에 의한 반도체 소자는, 제1 방향으로 연장되는 핀형 액티브 패턴, 상기 핀형 액티브 패턴 상에서 상기 제1 방향과 다른 제2 방향으로 연장되는 게이트 구조들, 상기 게이트 구조들의 상부에 배치된 컨택 간 절연 패턴들, 상기 게이트 구조들의 측면에 배치된 층간 절연막들, 및 상기 게이트 구조들 사이에 배치된 컨택 플러그들을 포함할 수 있다. 상기 핀형 액티브 패턴은 소스/드레인들을 포함할 수 있다. 상기 컨택 플러그들의 하단은 상기 소스/드레인들에 접할 수 있다. 상기 게이트 구조는, 제1 게이트 메탈, 상기 제1 게이트 메탈의 측면 및 하부를 감싸는 제2 게이트 메탈, 상기 제1 게이트 메탈 및 제2 게이트 메탈의 상부에 배치된 게이트 캡핑층, 상기 제2 게이트 메탈의 측면 및 하부, 및 상기 게이트 캡핑층의 측면 하부를 감싸는 게이트 절연막, 상기 게이트 절연막 및 상기 게이트 캡핑층의 측면에 배치된 제1 스페이서, 상기 제1 스페이서의 측면에 배치된 제2 스페이서, 및 상기 게이트 절연막의 하부에 서로 이격되도록 순차적으로 적층된 복수의 게이트 지층들을 포함할 수 있다. 상기 게이트 캡핑층의 최상면, 상기 제1 스페이서의 최상면, 및 상기 제2 스페이서의 최상면은 상기 컨택 간 절연 패턴의 최하면보다 높은 레벨에 위치할 수 있다. 상기 게이트 캡핑층의 상면은 오목하게 리세스될 수 있다. 상기 제1 스페이서의 상면은 하방으로 리세스될 수 있다.
본 개시의 일 실시예에 의한 반도체 소자의 제조 방법은, 제1 게이트 메탈, 제2 게이트 메탈, 게이트 절연막, 제1 스페이서, 제2 스페이서, 및 게이트 캡핑층을 각각 포함하는 게이트 구조들을 형성하고, 상기 게이트 구조들을 덮는 제1 희생층을 형성하고, 상기 제1 희생층 상에 제1 식각 정지층을 형성하고, 상기 제1 식각 정지층 상에 제2 희생층을 형성하고, 상기 제2 희생층 상에 제2 식각 정지층을 형성하고, 상기 제2 희생층 및 상기 제2 식각 정지층을 패터닝하여 상기 제1 식각 정지층을 노출하는 제1 개구부들을 형성하고, 상기 제1 개구부들을 채우고 상기 제2 희생층 및 상기 제2 식각 정지층을 덮는 제1 증착층을 형성하고, 상기 제2 희생층의 일부, 상기 제2 식각 정지층의 전부, 및 상기 제1 증착층의 일부를 제거하고, 상기 제2 희생층을 제거하여 상기 제1 증착층 사이에 상기 제1 식각 정지층을 노출하는 제2 개구부들을 형성하고, 상기 제2 개구부들 내에 노출된 상기 제1 식각 정지층을 제거하여 상기 제2 개구부들 내에 상기 제1 희생층을 노출시키고, 상기 제2 개구부들 내에 노출된 상기 제1 희생층을 제거하여 상기 제2 개구부들 내에 상기 게이트 구조를 노출시키고, 상기 제2 개구부들을 채우고 상기 제1 증착층을 덮는 제2 증착층을 형성하고, 상기 제2 증착층의 일부, 상기 제1 증착층의 전부, 및 상기 제1 식각 정지층의 전부를 제거하고, 상기 제1 희생층을 제거하고 컨택 플러그 물질층을 형성하고, 및 상기 컨택 플러그 물질층들의 상부 및 상기 제2 증착층의 상부를 부분적으로 제거하여 컨택 플러그들을 형성하는 것을 포함할 수 있다.
본 개시의 일 실시예에 따르면, 반도체 소자의 제조 방법은 SOH(Spin-On Hardmask)와 같은 탄소 함유물질을 포함하는 희생층을 이중으로 형성하는 것을 포함할 수 있다. 따라서, 일 실시예에 따른 반도체 소자의 제조 방법은 고선택비 공정을 수행할 수 있다. 또한, 일 실시예에 따른 반도체 소자의 제조 방법에 의해 제조된 반도체 소자는, 소스/드레인 컨택 플러그의 하단 오픈 마진을 확보할 수 있고, 게이트 캡핑층의 실리콘 질화물 숄더가 무너지는 것을 방지할 수 있다.
또한, 본 개시의 일 실시예에 따르면, 이중 희생층을 형성하는 것을 포함하는 공정을 수행하여 반도체 소자를 제조할 수 있다. 자기 정렬 컨택을 포함하는 반도체 소자는, 상면이 오목하게 리세스된 게이트 구조, 및 최하면이 게이트 구조의 최상면보다 낮은 레벨에 위치하는 컨택 간 절연 패턴을 포함할 수 있다.
도 1은 본 개시의 일 실시예에 의한 반도체 소자를 탑뷰(top-view)에서 바라본 모습을 도시한 도면이다.
도 2a 및 2b는 본 개시의 다양한 실시예들에 의한 반도체 소자의 3차원 모습을 도시한 도면들이다.
도 3a, 3b, 및 도 4 내지 도 9는 본 개시의 다양한 실시예들에 의한 반도체 소자들의 측단면을 도시한 도면들이다.
도 10은 본 개시의 일 실시예에 의한 반도체 소자의 제조 방법의 흐름을 도시한 도면이다.
도 11 내지 도 22는 본 개시의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 1은 본 개시의 일 실시예에 의한 반도체 소자(1)를 탑뷰(top-view)에서 바라본 모습을 도시한 도면이고, 도 2a 및 2b는 본 개시의 다양한 실시예들에 의한 반도체 소자(1)의 3차원 모습을 도시한 도면들이다. 도 1, 2a, 및 2b를 참조하면, 본 개시의 일 실시예에 의한 반도체 소자(1)는 제1 방향으로 연장되는 핀형 액티브 패턴(AP), 핀형 액티브 패턴(AP) 상에서 제1 방향과 다른 제2 방향으로 연장되는 게이트 구조(100)들, 게이트 구조(100)들의 상부에 배치된 컨택 간 절연 패턴(210)들, 게이트 구조(100)들의 측면에 배치된 층간 절연막(170)들, 및 게이트 구조(100)들 사이에 배치된 컨택 플러그(300)들을 포함할 수 있다.
도 3a, 3b, 및 도 4 내지 도 8은 본 개시의 다양한 실시예들에 의한 반도체 소자(1)들의 측단면을 도시한 도면들이다.
도 3a를 참조하면, 본 개시의 일 실시예에 의한 반도체 소자(1)는, 제1 게이트 메탈(110), 제2 게이트 메탈(120), 게이트 절연막(130), 제1 스페이서(140), 제2 스페이서(150), 게이트 캡핑층(160), 컨택 플러그(300)들, 및 컨택 간 절연 패턴(210)을 포함할 수 있다.
제1 게이트 메탈(110) 및 제2 게이트 메탈(120)은 텅스텐(W), 구리(Cu), 알루미늄(Al) 또는 기타 금속을 포함할 수 있다. 제2 게이트 메탈(120)은 제1 게이트 메탈(110)의 측면 및 하부를 감쌀 수 있다. 게이트 캡핑층(160)은 제1 게이트 메탈(110) 및 제2 게이트 메탈(120)의 상부에 배치될 수 있다. 게이트 캡핑층(160)은 SiN, SiCN 등의 실리콘 질화물을 포함할 수 있다. 게이트 캡핑층(160)은, 제1 게이트 메탈(110) 및 제2 게이트 메탈(120)의 게이트 전압(Vt) 시프팅(Shifting) 우려로 인해 산화물을 포함하지 않을 수 있다. 일 실시예에서 게이트 캡핑층(160)은, 상부로 갈수록 수평 단면의 면적이 커지도록 그 측면이 경사질 수 있다.
도 3a를 참조하면, 게이트 절연막(130)은 제2 게이트 메탈(120)의 측면 및 하부, 및 게이트 캡핑층(160)의 측면 하부를 감쌀 수 있다. 게이트 절연막(130)은 HfO2와 같은 High-K 물질을 포함할 수 있다. 게이트 절연막(130)의 측상면은 내부에서 외부 방향으로 양(+)의 기울기를 가지도록 경사질 수 있다. 게이트 절연막(130)의 최상면은 게이트 메탈(110, 120)들의 최상면보다 높은 레벨에 위치할 수 있다.
제1 스페이서(140)는, 게이트 절연막(130)의 측면 및 게이트 캡핑층(160)의 상부 측면에 배치될 수 있다. 제1 스페이서(140)는 Low-K 물질을 포함할 수 있다. 예를 들어, 제1 스페이서(140)는 SiOCN, SiN, SiON 또는 SiCN을 포함할 수 있다.
제2 스페이서(150)는, 제1 스페이서(140)의 측면에 배치될 수 있다. 제2 스페이서(150)는 SiN, SiON, SiCN 또는 SiOCN을 포함할 수 있다. 제2 스페이서(150)는, 내부 제2 스페이서(151) 및 외부 제2 스페이서(152)를 포함할 수 있다. 즉, 일 실시예에서 제2 스페이서(150)는 두 개 이상의 스페이서를 포함할 수 있다. 내부 제2 스페이서(151) 및 외부 제2 스페이서(152)는 각각 저유전율(Low-K) 물질을 포함할 수 있다.
층간 절연막(170)은 게이트 구조(100)들의 측면에 배치될 수 있다. 즉, 층간 절연막(170)은 게이트 구조(100)의 제2 스페이서(150)의 측면에 배치될 수 있다. 층간 절연막(170)은 게이트 구조(100)들의 제조 공정 중, 게이트 구조(100)들 사이의 ILD(Inter Layer Dielectrics) 산화물 층이 전부 제거되지 않은 경우 형성될 수 있다. 층간 절연막(170)은 실리콘 산화물을 포함할 수 있다.
도 3a를 참조하면, 컨택 간 절연 패턴(210)은 게이트 캡핑층(160), 제1 스페이서(140), 및 제2 스페이서(150)의 상부에 배치될 수 있다. 컨택 간 절연 패턴(210)의 상면은 부분적으로 라운드질 수 있다. 도 3a를 참조하면, 컨택 간 절연 패턴과 게이트 캡핑층(160)의 중심은 수직으로 정렬될 수 있다. 예를 들어, 컨택 간 절연 패턴(210)과 게이트 캡핑층(160)은 수직으로 중첩될 수 있다. 컨택 간 절연 패턴(210)은 실리콘 산화물을 포함할 수 있다. 컨택 간 절연 패턴(210)의 하면은 아래쪽으로 게이트 메탈(110, 120)들을 향하여 돌출할 수 있다. 게이트 캡핑층(160)의 상면은 오목하게 리세스될 수 있다. 따라서, 게이트 캡핑층(160)의 최상면은 컨택 간 절연 패턴(210)의 최하면(210l)보다 높은 레벨에 위치할 수 있다.
도 3a를 참조하면, 제1 스페이서(140)의 상면은 하방으로 리세스될 수 있다. 제1 스페이서(140)의 최상면은 컨택 간 절연 패턴(210)의 최하면(210l)보다 높은 레벨에 위치할 수 있다. 일 실시예에서, 제2 스페이서(150)의 상면은 하방으로 리세스될 수 있다. 제2 스페이서(150)의 최상면은 컨택 간 절연 패턴(210)의 최하면(210l)보다 높은 레벨에 위치할 수 있다.
본 개시의 일 실시예에 의한 반도체 소자의 제조 방법에 의해 형성된 반도체 소자(1)는, 게이트 캡핑층(160), 제1 스페이서(140), 및 제2 스페이서(150) 중 적어도 하나의 상부의 일부가 산화(oxidized)됨으로써, 컨택 간 절연 패턴(210)의 하면(210l)은 게이트 캡핑층(160), 제1 스페이서(140), 및 제2 스페이서(150) 중 적어도 하나의 상면보다 낮은 레벨에 위치할 수 있다. 예를 들어, 컨택 간 절연 패턴(210)은 증착된 실리콘 산화물을 포함하는 상부 및 산화된 실리콘 질화물을 포함하는 하부를 포함할 수 있다. 컨택 간 절연 패턴(210)의 하부는 질소를 함유하는 실리콘 산화물 층일 수 있다.
컨택 플러그(300)들은, 게이트 구조(100)들 사이에 배치될 수 있다. 컨택 플러그(300)들은, 게이트 구조(100)의 게이트 캡핑층(160), 제1 스페이서(140), 및 제2 스페이서(150), 및 층간 절연막(170)을 마스크로 한 자기 정렬 컨택(SAC) 방식으로 형성될 수 있다. 컨택 간 절연 패턴(210)의 상면과 컨택 플러그(300)의 상면은 공면을 가질 수 있다. 컨택 플러그(300)의 하단은, 핀형 액티브 패턴(AP) 또는 기판(SUB)에 포함된 소스/드레인(500)에 접할 수 있다. 일 실시예에서, 핀형 액티브 패턴(AP)은, 컨택 플러그(300) 및 소스/드레인(500) 사이에 배치된 실리사이드층(Silicide Layer, SCL)을 더 포함할 수 있다.
도 3b를 참조하면, 반도체 소자(1)의 게이트 구조(100)는 게이트 절연막(130)의 하부에, 서로 이격되도록 순차적으로 적층된 복수의 게이트 지층(180)들을 더 포함할 수 있다. 즉, 본 개시의 일 실시예에 의한 반도체 소자(1)의 게이트 구조(100)는 3개의 나노-시트를 포함하는 MBCFET(Multi Bridged Channel FET) 구조를 포함할 수 있다.
도 3a를 참조하면, 반도체 소자(1)는, 컨택 간 절연 패턴(210)에 배치된 심(Seam)(230)을 더 포함할 수 있다. 심(Seam)(230)은 원자층증착(Atomic Layer Distribution, ALD) 공정 과정에서 형성될 수 있다. 심(Seam)(230)은 컨택 간 절연 패턴(210)의 중심축을 따라 수직으로 형성될 수 있다. 도 4를 참조하면, CMP(Chemical Mechanical Polishing) 공정을 통해 컨택 플러그(300)의 상부 및 컨택 간 절연 패턴(210)의 상부가 충분히 연마된 경우, 또는 심(230)의 깊이가 낮은 경우, 심(Seam)(230)은 생략될 수 있다. 도 5를 참조하면, 심(Seam)(230)의 깊이가 깊은 경우 CMP 공정이 과도하게 수행되어도 심(Seam)(230)의 아랫부분은 잔존할 수 있다.
도 5를 참조하면, 일 실시예에서 게이트 절연막(130)은 제2 게이트 메탈(120)의 측면 및 하부, 및 게이트 캡핑층(160)의 측면 하부를 감쌀 수 있고, 제1 스페이서(140)는 게이트 절연막(130) 및 게이트 캡핑층(160)의 측면에 배치될 수 있다. 컨택 간 절연 패턴(210)은 게이트 캡핑층(160), 제1 스페이서(140), 및 제2 스페이서(150)의 상부에 배치될 수 있다. 게이트 캡핑층(160)의 최상면, 제1 스페이서(140)의 최상면, 및 제2 스페이서(150)의 최상면은 컨택 간 절연 패턴(210)의 최하면(210l)보다 높은 레벨에 위치할 수 있다. 일 실시예에서, 게이트 캡핑층(160), 제1 스페이서(140), 및 제2 스페이서(150) 중 적어도 하나의 상면은 오목하게 리세스될 수 있다. 게이트 캡핑층(160), 제1 스페이서(140), 및 제2 스페이서(150) 각각의 구성 물질 및 컨택 간 절연 패턴(210)의 위치에 따라 각각의 상면의 리세스 여부가 결정될 수 있다.
도 6 및 도 7을 참조하면, 컨택 간 절연 패턴(210)과 게이트 캡핑층(160)의 중심은 미스얼라인(Misalign)될 수 있다. 도 8 및 도 9를 참조하면, 미스얼라인 정도가 과도해지면, 게이트 캡핑층(160)의 상면 레벨에서, 컨택 간 절연 패턴(210)의 단면의 에지는 제2 스페이서(150)의 상면의 에지 또는 층간 절연막(170)의 상면의 에지와 접할 수 있다. 컨택 간 절연 패턴(210)의 측면과 제2 스페이서(150)의 측면이 거의(almost) 또는 실질적으로(substantially) 수직으로 정렬될 수 있다. 또는, 컨택 간 절연 패턴(210)의 측면이 제2 스페이서(150)의 측면을 지나 컨택 플러그(300)의 수직으로 정렬될 수도 있다. 예를 들어, 컨택 간 절연 패턴(210)의 일부가 제2 스페이서(150)와 수직으로 중첩하지 않을 수 있다. 미스얼라인 정도에 따라 컨택 간 절연 패턴(210)의 위치와, 컨택 간 절연 패턴(210)의 최하면(210l)과, 게이트 캡핑층(160), 제1 스페이서(140), 및 제2 스페이서(150)의 상면의 상대적인 레벨이 달라질 수 있다.
도 3a, 3b, 도 4 내지 도 9를 참조하면, 반도체 소자(1)는 컨택 간 절연 패턴(210), 게이트 구조(110, 120, 130, 140, 150, 160) 및 층간 절연막(170)을 감싸는 배리어(400)를 더 포함할 수 있다. 예를 들어, 배리어(400)는 티타늄 질화물(TiN) 같은 배리어 금속을 포함할 수 있다.
도 10은 본 개시의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 흐름도이고, 및 도 11 내지 도 22는 본 개시의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 10 및 도 11을 참조하면, 본 개시의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 기판(SUB) 상에 제1 게이트 메탈(110), 제2 게이트 메탈(120), 게이트 절연막(130), 제1 스페이서(140), 제2 스페이서(150) 및 게이트 캡핑층(160)을 포함하는 게이트 구조(100)들, 제1 희생층(SL1), 제1 식각 정지층(ESL1), 제2 희생층(SL2), 및 제2 식각 정지층(ESL2)을 형성하는 것(S10)을 포함할 수 있다.
제1 희생층(SL1) 및 제2 희생층(SL2)은 SOH(Spin-On Hardmask)와 같은 탄소 함유물질을 포함할 수 있다. 제1 희생층(SL1)은 탄소 함량이 높은 카본리치(Carbon-rich) 물질일 수 있다. 제1 식각 정지층(ESL1) 및 제2 식각 정지층(ESL2)은 실리콘 질화막, 실리콘 산화막 또는 실리콘 산질화막(SiON)을 포함할 수 있다.
도 10 및 도 12를 참조하면, 상기 방법은 포토리소그래피 공정 및 에칭 공정을 수행하여 제2 식각 정지층(ESL2) 및 제2 희생층(SL2)을 패터닝하여 제1 식각 정지층(ESL1)의 상면을 부분적으로 노출하는 제1 개구부(O1)들을 형성하는 것(S20)을 포함할 수 있다. 제1 개구부(O1)들은 게이트 구조들(100) 사이의 갭과 수직으로 정렬될 수 있다. 제2 희생층(SL2) 및 제2 식각 정지층(ESL2)을 마스크 오픈하여 제1 개구부(O1)를 형성하는 것은 질소(N2)와 수소(H2)를 포함하는 플라즈마를 이용하여 제1 개구부(O1)가 수직으로 형성되도록 제2 희생층(SL2) 및 제2 식각 정지층(ESL2)을 에칭하는 것을 포함할 수 있다. 산소(O2) 플라즈마를 이용할 경우, 제2 희생층(SL2)에 언더컷이 발생할 수 있고, 따라서 제1 개구부(O1)가 수직으로 형성되지 않을 수 있다.
도 10 및 도 13을 참조하면, 상기 방법은 원자층증착(Atomic Layer Deposition, ALD) 공정과 같은 증착 공정을 수행하여 제1 개구부(O1)들 내부를 컨포멀하게 채우는 제1 증착층(DL1)을 형성하는 것(S30)을 포함할 수 있다. 예를 들어, 제1 증착층(DL1)은 실리콘 산화물, 실리콘 질화물 또는 폴리실리콘을 포함할 수 있다. 도 12를 참조하면, 제1 증착층(DL1)은, 제1 개구부(O1)가 존재하였던 위치의 중심부에서 제1 증착층 심(SM1)을 포함할 수 있다. 제1 증착층 심(SM1)들은 제1 개구부(O1)가 존재하였던 위치 모두 또는 일부에 포함될 수 있다.
도 10 및 도 14를 참조하면, 상기 방법은 에치-백(Etch-Back) 공정을 수행하여 제2 희생층(SL2)의 일부, 제2 식각 정지층(ESL2), 및 제1 증착층(DL1)의 일부를 제거하는 것(S40)을 포함할 수 있다. 제2 희생층(SL2)의 상면은 제1 증착층(DL1)의 상면보다 낮게 리세스될 수 있다. 제1 증착층(DL1)의 상면은 라운드질 수 있다. 에치-백 공정에 사용되는 화학물질의 비율에 따라 제2 희생층(SL2)의 상면 및 제1 증착층(DL1)의 상면의 상대적인 레벨과, 제1 증착층(DL1)의 상면의 형태는 달라질 수 있다. 제1 증착층(DL1)은 제1 증착층 심(SM1)을 포함할 수 있다. 즉, 제1 증착층 심(SM1)의 아랫부분은 에치-백 공정 이후에도 잔존할 수 있다. 일 실시예에서, 에치-백 공정이 충분히 수행되는 경우나, 제1 증착층(DL1) 자체에 제1 증착층 심(SM1)이 형성되지 않은 경우, 제1 증착층 심(SM1)은 형성되지 않을 수 있다.
도 10 및 도 15를 참조하면, 상기 방법은 제2 희생층(SL2)을 제거하여 제2 개구부(O2)를 형성하는 것(S50)을 포함할 수 있다. 제2 개구부(O2)의 위치에서 제1 식각 정지층(ESL1)의 표면이 노출될 수 있다. 제2 개구부(O2)는 게이트 구조(100)와 수직으로 정렬될 수 있다. 제2 희생층(SL2)을 제거하는 것은, 산소(O2) 가스를 이용해 애싱(Ashing) 공정을 수행하는 것을 포함할 수 있다.
제1 식각 정지층(ESL1)의 일부 및 제1 희생층(SL1)의 일부를 제거하는 것은, 단일 에칭 공정으로 이루어질 수도 있으나, 도 16 및 도 17을 참조하면, 제1 식각 정지층(ESL1)의 일부를 먼저 제거하고 제1 희생층(SL1)의 일부를 제거하는 투 스탭(2-Step) 에칭 공정을 수행하는 것을 포함할 수 있다.
도 10 및 도 16을 참조하면, 상기 방법은 에칭 공정을 수행하여 제2 개구부(O2) 내에 노출된 제1 식각 정지층(ESL1)을 제거하는 것(S60)을 포함할 수 있다. 제2 개구부(O2) 내에 제1 희생층(SL1)이 노출될 수 있다. 제1 식각 정지층(ESL1)의 제거에 사용되는 에천트는, 인산(H3PO4)을 포함할 수 있다.
도 10 및 도 17을 참조하면, 상기 방법은 에칭 공정을 수행하여 제2 개구부(O2) 내에 노출된 제1 희생층(SL1)을 제거하는 것(S70)을 포함할 수 있다. 제2 개구부(O2) 내에 게이트 구조(100)가 노출될 수 있다. 이 때, 게이트 캡핑층(160), 제1 스페이서(140), 및 제2 스페이서(150) 중 적어도 하나의 상부에 게이트 산화물층이 생성될 수 있다. 게이트 산화물층은 산화된 실리콘 질화물층을 포함할 수 있다.
도 17을 참조하면, 게이트 캡핑층(160), 제1 스페이서(140), 및 제2 스페이서(150)의 상면은, 각각의 구성 물질에 따라 각각의 상면의 리세스 여부 및 리세스 정도가 결정될 수 있다. 예를 들어, 게이트 캡핑층(160) 및 제2 스페이서(150)는 SiN으로 구성되고 제1 스페이서(140)는 SiON으로 구성된 경우, 게이트 캡핑층(160) 및 제2 스페이서(150)의 상부가 제1 스페이서 (140)의 상부보다 더 하방으로 리세스될 수 있다.
도 10 및 도 18을 참조하면, 상기 방법은 원자층증착(ALD) 공정을 수행하여 제2 개구부(O2)들 내부에 제2 증착층(DL2)을 형성하는 것(S80)을 포함할 수 있다. 제2 증착층(DL2)은 실리콘 산화물(SiO2)을 포함할 수 있다. 제2 증착층(DL2)은 제2 개구부(O2)가 존재하였던 위치의 중심부에서 제2 증착층 심(SM2)을 포함할 수 있다. 제2 증착층 심(SM2)들은 제2 개구부(O2)가 존재하였던 위치 모두 또는 일부에 포함될 수 있다.
도 17 및 도 18을 참조하면, 게이트 캡핑층(160), 제1 스페이서(140), 및 제2 스페이서(150)의 상부 리세스 정도가 다른 경우에도, 실리콘 산화물이 포함된 제2 증착층(DL2)이 형성되면, 게이트 캡핑층(160), 제1 스페이서(140), 및 제2 스페이서(150)의 상부가 제2 증착층(DL2)에 융합될 수 있다. 따라서, 제2 증착층(DL2)의 형성 후에는, 게이트 캡핑층(160), 제1 스페이서(140), 및 제2 스페이서(150)의 리세스된 상부가 평탄해질 수 있다.
도 19를 참조하면, 상기 방법은 제2 증착층(DL2)의 일부 및 제1 증착층(DL1)을 제거하는 것(S90)을 포함할 수 있다. 제2 증착층(DL2)의 일부 및 제1 증착층(DL1)을 제거하는 것은 불산(HF) 등을 이용한 습식식각(Wet-etch) 공정을 수행하는 것을 포함할 수 있다. 일 실시예에서, 제2 증착층(DL2)의 일부 및 제1 증착층(DL1)을 제거하는 것은 에치-백 같은 건식식각 공정을 수행하는 것을 포함할 수 있다. 일 실시예에서, 제2 증착층(DL2)의 일부 및 제1 증착층(DL1)을 제거하는 것은 CMP (chemical mechanical polishing) 같은 평탄화 공정을 수행하는 것을 포함할 수 있다.
도 20을 참조하면, 상기 방법은 제1 식각 정지층(ESL1)을 제거하는 것(S100)을 포함할 수 있다. 제1 식각 정지층(ESL1)을 제거하는 것은 에치-백 같은 건식식각(Dry-etch) 공정을 수행하는 것을 포함할 수 있다. 이 공정에서, 제2 증착층(DL2)의 일부가 제거될 수 있다. 예를 들어, 제2 증착층(DL2)의 코너들이 부분적으로 제거될 수 있고, 따라서 제2 증착층(DL2)의 상면이 라운드질 수 있다. 일 실시예에서, 제2 증착층(DL2)의 다른 일부는 제거하지 않고, 제1 식각 정지층(ESL1)만 제거될 수도 있다.
제1 희생층(SL1)의 상면은 잔존하는 제2 증착층(DL2)의 상면보다 낮게 리세스될 수 있다. 제거 공정에 사용되는 화학물질의 비율에 따라 제1 희생층(SL1)의 상면 및 잔존하는 제2 증착층(DL2)의 상면의 상대적인 레벨과, 잔존하는 제2 증착층(DL2)의 상면의 형태는 달라질 수 있다.
잔존하는 제2 증착층(DL2)은 컨택 간 절연 패턴(210)을 형성할 수 있다. 제거 공정 이후에 잔존하는 제2 증착층 심(SM2)은 심(Seam)(230)으로써 컨택 간 절연 패턴(210)에 포함될 수 있다. 일 실시예에서, 제거 공정이 과도하게 수행되는 경우나, 제2 증착층(DL2) 자체에 제2 증착층 심(SM2)이 형성되지 않은 경우, 심(Seam)(230)은 포함되지 않을 수 있다.
도 10 및 도 21을 참조하면, 상기 방법은 제1 희생층(SL1)을 제거하는 것(S110)을 포함할 수 있다. 제1 희생층(SL1)이 제거되어 게이트 구조(100)들의 측면에 배치된 층간 절연막(170)들 사이에서 기판(SUB)이 노출될 수 있다. 제1 희생층(SL1)을 제거하는 것은 SOH를 포함하는 제1 희생층(SL1)을 산소(O2) 가스를 이용해 애싱(Ashing)하는 것을 포함할 수 있다. 제1 희생층(SL1)을 완전히 제거하기 위하여, 애싱 공정이 충분히 수행될 수 있다. 애싱 공정 시, 제1 스페이서(140), 실리콘 질화물을 포함하는 제2 스페이서(150)와 게이트 캡핑층(160) 및 산화물을 포함하는 컨택 간 절연 패턴(210) 및 층간 절연막(170)의 손실은 거의 없으며, 카본-리치 물질을 포함하는 제1 희생층(SL1)의 제거가 가능하다. 따라서, 고선택비 공정을 수행할 수 있다. 또한, 본 개시의 반도체 소자 제조 방법에 의해 제조된 반도체 소자는, 소스/드레인 컨택 홀의 하단 오픈 마진을 확보할 수 있으며, 게이트 구조(100)의 실리콘 질화물 숄더가 무너지는 것을 방지할 수 있다.
도 10 및 도 22를 참조하면, 상기 방법은 컨택 간 절연 패턴(210), 게이트 구조(100) 및 층간 절연막(170)을 덮는 배리어(400)를 형성하는 것(S120)을 포함할 수 있다. 예를 들어, 배리어(400)는 티타늄 질화물(TiN) 같은 배리어 금속을 포함할 수 있다.
이후, 도 3a 및 3b를 참조하면, 상기 방법은 컨택 플러그 물질층으로 배리어(400)를 덮고, CMP 공정을 통해 컨택 플러그 물질층 및 컨택 간 절연 패턴(210)의 상부를 제거하여, 컨택 플러그(300)를 형성하는 것(S140)을 포함할 수 있다. 컨택 플러그(300)의 최하면은 소스/드레인(500)과 접촉할 수 있다. 컨택 플러그(300)의 하면과 소스/드레인(500) 사이에 실리사이드층(SCL)이 배치될 수 있다.
본 개시의 일 실시예에 의한 반도체 소자(1) 및 그 제조 방법은, FinFET, VFET, GAA(Gate All Around), 또는 MBCFET(Multi Bridged Channel FET)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
1: 반도체 소자 100: 게이트 구조
110: 제1 게이트 메탈 120: 제2 게이트 메탈
130: 게이트 절연막 140: 제1 스페이서
150: 제2 스페이서 151: 내부 제2 스페이서
152: 외부 제2 스페이서 160: 게이트 캡핑층
170: 층간 절연막 180: 게이트 지층
210: 컨택 간 절연 패턴
230: 심(Seam) 300: 컨택 플러그
400: 배리어 500: 소스/드레인
AP: 액티브 패턴
DL1: 제1 증착층 DL2: 제2 증착층
ESL1: 제1 식각 정지층 ESL2: 제2 식각 정지층
O1: 제1 개구부 O2: 제2 개구부
PO: 절연 산화물층 SCL: 실리사이드층
SL1: 제1 희생층 SL2: 제2 희생층
SM1: 제1 증착층 심 SM2: 제2 증착층 심
SUB: 기판

Claims (10)

  1. 제1 방향으로 연장되는 핀형 액티브 패턴;
    상기 핀형 액티브 패턴 상에서 상기 제1 방향과 다른 제2 방향으로 연장되는 게이트 구조들;
    상기 게이트 구조들의 상부에 배치된 컨택 간 절연 패턴들;
    상기 게이트 구조들의 측면에 배치된 층간 절연막들; 및
    상기 게이트 구조들 사이에 배치된 컨택 플러그들을 포함하고,
    상기 핀형 액티브 패턴은 소스/드레인들을 포함하고,
    상기 컨택 플러그들의 하단은 상기 소스/드레인들에 접하고,
    상기 게이트 구조는,
    제1 게이트 메탈;
    상기 제1 게이트 메탈의 측면 및 하부를 감싸는 제2 게이트 메탈;
    상기 제1 게이트 메탈 및 제2 게이트 메탈의 상부에 배치된 게이트 캡핑층;
    상기 제2 게이트 메탈의 측면 및 하부, 및 상기 게이트 캡핑층의 측면 하부를 감싸는 게이트 절연막;
    상기 게이트 절연막 및 상기 게이트 캡핑층의 측면에 배치된 제1 스페이서; 및
    상기 제1 스페이서의 측면에 배치된 제2 스페이서를 포함하고,
    상기 게이트 캡핑층의 최상면, 상기 제1 스페이서의 최상면, 및 상기 제2 스페이서의 최상면은 상기 컨택 간 절연 패턴의 최하면보다 높은 레벨에 위치하고,
    상기 게이트 캡핑층의 상면은 오목하게 리세스되고,
    상기 제1 스페이서의 상면은 하방으로 리세스된, 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 스페이서는 내부 제2 스페이서 및 외부 제2 스페이서를 포함하는, 반도체 소자.
  3. 제1항에 있어서,
    상기 컨택 간 절연 패턴은 심(Seam)을 포함하는, 반도체 소자.
  4. 제1항에 있어서,
    상기 컨택 간 절연 패턴은 증착된 실리콘 산화물을 포함하는 상부 및 산화된 실리콘 질화물을 포함하는 하부를 포함하는, 반도체 소자.
  5. 제1 게이트 메탈, 제2 게이트 메탈, 게이트 절연막, 제1 스페이서, 제2 스페이서, 및 게이트 캡핑층을 각각 포함하는 게이트 구조들을 형성하고,
    상기 게이트 구조들을 덮는 제1 희생층을 형성하고,
    상기 제1 희생층 상에 제1 식각 정지층을 형성하고,
    상기 제1 식각 정지층 상에 제2 희생층을 형성하고,
    상기 제2 희생층 상에 제2 식각 정지층을 형성하고,
    상기 제2 희생층 및 상기 제2 식각 정지층을 패터닝하여 상기 제1 식각 정지층을 노출하는 제1 개구부들을 형성하고,
    상기 제1 개구부들을 채우고 상기 제2 희생층 및 상기 제2 식각 정지층을 덮는 제1 증착층을 형성하고,
    상기 제2 희생층의 일부, 상기 제2 식각 정지층의 전부, 및 상기 제1 증착층의 일부를 제거하고,
    상기 제2 희생층을 제거하여 상기 제1 증착층 사이에 상기 제1 식각 정지층을 노출하는 제2 개구부들을 형성하고,
    상기 제2 개구부들 내에 노출된 상기 제1 식각 정지층을 제거하여 상기 제2 개구부들 내에 상기 제1 희생층을 노출시키고,
    상기 제2 개구부들 내에 노출된 상기 제1 희생층을 제거하여 상기 제2 개구부들 내에 상기 게이트 구조를 노출시키고,
    상기 제2 개구부들을 채우고 상기 제1 증착층을 덮는 제2 증착층을 형성하고,
    상기 제2 증착층의 일부, 상기 제1 증착층의 전부, 및 상기 제1 식각 정지층의 전부를 제거하고,
    상기 제1 희생층을 제거하고 컨택 플러그 물질층을 형성하고, 및
    상기 컨택 플러그 물질층들의 상부 및 상기 제2 증착층의 상부를 부분적으로 제거하여 컨택 플러그들을 형성하는 것을 포함하는, 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    제1 희생층 및 상기 제2 희생층은 상기 게이트 캡핑층, 상기 제1 스페이서, 상기 제2 스페이서, 상기 제1 식각 정지층, 상기 제2 식각 정지층, 상기 제1 증착층, 및 상기 제2 증착층과 식각 선택비를 갖도록 다른 물질을 포함하는, 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 증착층 및 상기 제2 증착층은 ALD 증착된 실리콘 산화물을 포함하는, 반도체 소자의 제조 방법.
  8. 제5항에 있어서,
    상기 제1 희생층을 제거하는 것은, 산소(O2) 플라즈마를 이용하여 애싱 공정을 수행하는 것을 포함하는, 반도체 소자의 제조 방법.
  9. 제5항에 있어서,
    상기 제2 희생층을 제거하는 것은, 수소(H2) 및 질소(NH2) 가스를 이용하여 에칭 공정을 수행하는 것을 포함하는, 반도체 소자의 제조 방법.
  10. 제5항에 있어서,
    상기 제2 개구부들 내에 노출된 상기 제1 희생층을 제거하여 상기 제2 개구부들 내에 상기 게이트 캡핑층, 상기 제1 스페이서, 및 상기 제2 스페이서 중 적어도 하나를 노출시키고, 및 상기 제2 개구부 내에 상기 제2 증착층을 형성할 때, 상기 게이트 캡핑층, 상기 제1 스페이서, 및 상기 제2 스페이서 중 적어도 하나의 상부가 부분적으로 산화되는, 반도체 소자의 제조 방법.
KR1020200003668A 2020-01-10 2020-01-10 자기 정렬 컨택을 포함하는 반도체 소자 및 그 제조 방법 KR20210090416A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200003668A KR20210090416A (ko) 2020-01-10 2020-01-10 자기 정렬 컨택을 포함하는 반도체 소자 및 그 제조 방법
US16/888,209 US11488952B2 (en) 2020-01-10 2020-05-29 Semiconductor device including self-aligned contact and method of manufacturing the semiconductor device
US18/050,219 US20230097668A1 (en) 2020-01-10 2022-10-27 Semiconductor device including self-aligned contact and method of manufacturing the semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200003668A KR20210090416A (ko) 2020-01-10 2020-01-10 자기 정렬 컨택을 포함하는 반도체 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20210090416A true KR20210090416A (ko) 2021-07-20

Family

ID=76763274

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200003668A KR20210090416A (ko) 2020-01-10 2020-01-10 자기 정렬 컨택을 포함하는 반도체 소자 및 그 제조 방법

Country Status (2)

Country Link
US (2) US11488952B2 (ko)
KR (1) KR20210090416A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102670495B1 (ko) * 2019-12-18 2024-05-29 삼성전자주식회사 반도체 장치
KR20220158340A (ko) * 2021-05-24 2022-12-01 삼성전자주식회사 게이트 구조체를 갖는 반도체 소자들 및 그 형성 방법
KR20230026754A (ko) * 2021-08-18 2023-02-27 삼성전자주식회사 반도체 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101497546B1 (ko) 2008-11-06 2015-03-03 삼성전자주식회사 콘택홀내에 스페이서를 구비하는 반도체 장치의 제조방법
US9093558B2 (en) 2012-08-24 2015-07-28 International Business Machines Corporation Integration of multiple threshold voltage devices for complementary metal oxide semiconductor using full metal gate
US9076816B2 (en) 2013-11-15 2015-07-07 Globalfoundries Inc. Method and device for self-aligned contact on a non-recessed metal gate
CN106409764B (zh) * 2015-08-03 2021-01-12 联华电子股份有限公司 制作半导体元件的方法
KR102472133B1 (ko) * 2016-09-22 2022-11-29 삼성전자주식회사 집적회로 소자
US10121702B1 (en) 2017-06-29 2018-11-06 Globalfoundries Inc. Methods, apparatus and system for forming source/drain contacts using early trench silicide cut
US10211103B1 (en) 2017-10-18 2019-02-19 Globalfoundries Inc. Advanced structure for self-aligned contact and method for producing the same
US10373912B2 (en) 2018-01-05 2019-08-06 International Business Machines Corporation Replacement metal gate processes for vertical transport field-effect transistor
US10332963B1 (en) 2018-01-29 2019-06-25 Globalfoundries Inc. Uniformity tuning of variable-height features formed in trenches
US11101385B2 (en) * 2018-09-19 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with air gap and method for forming the same

Also Published As

Publication number Publication date
US20230097668A1 (en) 2023-03-30
US11488952B2 (en) 2022-11-01
US20210217749A1 (en) 2021-07-15

Similar Documents

Publication Publication Date Title
US11862708B2 (en) Contact plugs and methods forming same
KR102209949B1 (ko) 반도체 구조물 커팅 프로세스 및 그로 인하여 형성된 구조물
US9257529B2 (en) Method of forming self-aligned contacts using a replacement metal gate process in a semiconductor device
KR100846099B1 (ko) 리세스 채널 트랜지스터를 포함하는 반도체 장치 제조 방법
KR20180117018A (ko) 접촉 플러그 및 이를 형성하는 방법
US20230097668A1 (en) Semiconductor device including self-aligned contact and method of manufacturing the semiconductor device
US6784084B2 (en) Method for fabricating semiconductor device capable of reducing seam generations
US9799564B2 (en) Semiconductor structure having contact holes between sidewall spacers and fabrication method there of
KR20190017489A (ko) 반도체 소자
KR102447671B1 (ko) 배선 구조물 형성 방법 및 반도체 장치의 제조 방법
US20240063024A1 (en) Methods of cutting a fine pattern, methods of forming active patterns using the same, and methods of manufacturing a semiconductor device using the same
US7811921B2 (en) Semiconductor devices having a trench in a side portion of a conducting line pattern and methods of forming the same
US11211293B2 (en) FinFET device and methods of forming the same
US20040219729A1 (en) Flash memory device
US11967622B2 (en) Inter block for recessed contacts and methods forming same
US20240072155A1 (en) Contact plugs and methods forming same
TWI788968B (zh) 半導體元件及其製造方法
US20240055525A1 (en) Semiconductor device and method of forming the same
US20240234527A1 (en) Inter block for recessed contacts and methods forming same
US20230045491A1 (en) Semiconductor device with trimmed channel region and method of making the same
KR100681207B1 (ko) 반도체 소자의 콘택 플러그 형성방법
US7759234B2 (en) Method for fabricating semiconductor device with recess gate
KR100744002B1 (ko) 반도체 소자의 제조방법
KR100744681B1 (ko) 반도체 소자 제조 방법
CN114068397A (zh) 一种半导体结构及其制造方法