CN117913075A - 制造半导体器件的方法 - Google Patents

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Abstract

在一种制造半导体器件的方法中，穿过包括彼此相反的第一和第二表面的衬底的一部分形成对准标记，所述部分与衬底的第二表面相邻。在衬底的第二表面上形成包括栅极结构和源极/漏极层的晶体管。去除衬底的与衬底的第一表面相邻的部分以暴露对准标记。接触插塞穿过衬底的与衬底的第一表面相邻的部分形成，以电连接到源极/漏极层。电源轨形成在衬底的第一表面上以电连接到接触插塞。

Description

制造半导体器件的方法
技术领域
示例实施方式涉及半导体器件。更具体地，示例实施方式涉及具有接触插塞的半导体器件。
背景技术
在逻辑器件中，可以形成接触插塞和通路结构，使得栅极结构和源极/漏极层可以连接到用于向其施加电信号的上布线。然而，由于栅极结构和接触插塞结构之间或源极/漏极层和接触插塞结构之间的接触电阻，栅极结构、源极/漏极层、接触插塞结构和通路结构的总电阻增加。另外，栅极结构和接触插塞结构可能电短路，或者接触插塞结构和通路结构可能电短路。
发明内容
示例实施方式提供了一种具有增强特性的半导体器件。
根据示例实施方式，提供了一种制造半导体器件的方法。在该方法中，对准标记可以穿过包括彼此相反的第一表面和第二表面的衬底的一部分形成，所述部分可以与衬底的第二表面相邻。可以在衬底的第二表面上形成包括栅极结构和源极/漏极层的晶体管。可以去除衬底的与衬底的第一表面相邻的部分以暴露对准标记。接触插塞可以穿过衬底的与衬底的第一表面相邻的部分形成以电连接到源极/漏极层。电源轨可以形成在衬底的第一表面上，以电连接到接触插塞。
根据示例实施方式，提供了一种制造半导体器件的方法。在该方法中，可以去除芯片区和划线道区中的衬底的部分，以分别形成第一沟槽和第二沟槽，第一沟槽和第二沟槽可以与衬底的第二表面相邻。衬底可以包括彼此相反的第一表面和第二表面。隔离图案和对准标记可以分别形成在第一沟槽和第二沟槽中。可以在衬底的第二表面上形成虚设栅极结构。可以在衬底的与虚设栅极结构相邻的部分上形成源极/漏极层。虚设栅极结构可以用栅极结构替换。可以去除衬底的与衬底的第一表面相邻的部分以暴露对准标记。接触插塞可以穿过衬底的与衬底的第一表面相邻的部分形成，以电连接到源极/漏极层。电源轨可以形成在衬底的第一表面上以电连接到接触插塞。
根据示例实施方式，提供了一种制造半导体器件的方法。在该方法中，可以去除衬底的在划线道区中的部分以形成第一沟槽，该第一沟槽可以与衬底的第二表面相邻。衬底可以包括彼此相反的第一表面和第二表面以及芯片区和划线道区。牺牲层和半导体层可以交替且重复地堆叠在其上具有第一沟槽的衬底的第二表面上。绝缘层可以形成在第一沟槽上的半导体层中的最上面的半导体层上以形成对准标记。可以部分地去除芯片区中的半导体层、牺牲层和衬底的与衬底的第二表面相邻的部分，以分别形成半导体线、牺牲线和第二沟槽，并且第二沟槽可以限定有源图案。可以在第二沟槽中形成隔离图案。可以在半导体线、牺牲线、有源图案和隔离图案上形成虚设栅极结构。可以在有源图案的与虚设栅极结构相邻的部分上形成源极/漏极层。虚设栅极结构可以用栅极结构替换。可以去除衬底的与衬底的第一表面相邻的部分以暴露对准标记。接触插塞可以穿过衬底的与衬底的第一表面相邻的部分形成以电连接到源极/漏极层。电源轨可以形成在衬底的第一表面上以电连接到接触插塞。
在根据示例实施方式的制造半导体器件的方法中，对准标记可以用于将结构定位和对准在衬底的第一表面上，并且可以通过去除衬底的与衬底的第二表面相邻的部分来暴露。因此，对准标记还可以用于在衬底的第二表面上定位和对准结构。
因此，即使电源轨形成在衬底的第二表面上而不是衬底的第一表面上，在衬底的与衬底的第一表面相邻的部分处并且从电源轨接收电力的第一结构也可以与在衬底的与衬底的第二表面相邻的部分处并且将第一结构电连接到电源轨的第二结构对准。
附图说明
图1至图26是示出根据示例实施方式的制造半导体器件的方法的平面图和截面图。
图27至图49是示出根据示例实施方式的半导体器件的平面图和截面图。
图50至图55是示出根据示例实施方式的制造半导体器件的方法的平面图和截面图。
具体实施方式
下文将参照附图更全面地描述根据示例实施方式的半导体器件及其制造方法。在下文中，在说明书中(并且不一定在权利要求中)，基本上平行于衬底的上表面的水平方向当中的彼此交叉的两个方向可以分别被称为第一方向D1和第二方向D2，并且基本上垂直于衬底的上表面的垂直方向可以被称为第三方向D3。在示例实施方式中，第一方向D1和第二方向D2可以基本上彼此垂直。
在说明书中，上对下、在……上和上方对在……下面和下方、上表面对下表面以及上部对下部是相对概念，以便描述垂直方向上的相反侧，并且根据说明书中要解释的特定部分，每个词语可以具有相反的含义。
图1至图26是示出根据示例实施方式的制造半导体器件的方法的平面图和截面图。具体地，图1、图4、图7、图11、图14、图18、图20和图23是平面图，图2、图3、图5、图6、图8-10、图12、图13、图15-17、图19、图21、图22和24-26是截面图。
图2、图5、图15和图24分别是沿相应平面图的线A-A'截取的截面图，图3、图6、图8、图10、图12、图13、图16、图19、图21和图25分别是沿相应平面图的线B-B'截取的截面图，并且图9、图17、图22和图26分别是沿相应平面图的线C-C'截取的截面图。
参照图1至图3，可以去除包括第一区域I和第二区域II的衬底100的上部，以分别在衬底100的第一区域I和第二区域II上分别形成第一沟槽和第二沟槽。
衬底100可以包括半导体材料(例如硅、锗、硅-锗等)或III-V族半导体化合物(例如GaP、GaAs、GaSb等)。在一些实施方式中，衬底100可以包括绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
在示例实施方式中，衬底100的第一区域I可以是芯片区，并且衬底100的第二区域II可以是划线道区。在示例实施方式中，衬底100的第二区域II可以围绕衬底100的第一区域I，并且图1和图3示出了衬底100的第二区域II的一部分。
衬底100可以具有在第三方向D3上彼此相反的第一表面101和第二表面103，并且图2和图3示出了衬底100的第一表面101和第二表面103分别是衬底100的下表面和上表面。因此，第一沟槽102和第二沟槽104中的每个可以通过去除衬底100的与衬底100的第二表面103相邻的部分来形成。
第一绝缘层可以形成在衬底100的第二表面103上以填充第一沟槽102和第二沟槽104，并且第一绝缘层可以被平坦化直到衬底100的第二表面103被暴露。
因此，第一有源图案105可以由衬底100的第一区域I上的第一沟槽102限定，并且第一对准标记115或第一重叠标记115可以限定在衬底100的第二区域II上的第二沟槽104中。第一对准标记115或第一重叠标记115可以用于实现堆叠在衬底100上的层之间的精确对准，以及在衬底100中和衬底100上形成特征和器件。
第一有源图案105可以从衬底100向上突出，并且因此也可以称为有源鳍。在示例实施方式中，第一有源图案105可以在衬底100的第一区域I上在第一方向D1上延伸，并且多个第一有源图案105可以在第二方向D2上彼此间隔开。
图1示出了第一对准标记115在平面图中具有矩形形状，然而，本发明构思的方面可以不限于此。因此，第一对准标记115在平面图中可以具有例如圆形、椭圆形、矩形等的形状。
在示例实施方式中，多个第一对准标记115可以在衬底100的第二区域II上沿第一方向D1和/或沿第二方向D2彼此间隔开，并且图1示出了两个第一对准标记115在衬底100的第二区域II上沿第二方向D2彼此间隔开。
第一绝缘层可以包括氧化物，例如硅氧化物，并且第一对准标记115也可以包括氧化物，例如硅氧化物。
可以去除第一绝缘层的在第一沟槽102的上部处的部分，以在第一沟槽102的下部处形成第一隔离图案110。因此，由第一沟槽102限定的第一有源图案105可以包括第一下有源图案105a和第一上有源图案105b，第一下有源图案105a的侧壁被第一隔离图案110覆盖，第一上有源图案105b的侧壁未被第一隔离图案110覆盖。
或者，可以通过分别沉积绝缘层并部分去除绝缘层来形成第一对准标记115和第一隔离图案110。
例如，可以在衬底100的第二区域II上形成第二沟槽104，可以形成第一对准标记115以填充第二沟槽104，可以在衬底100的第一区域I上形成第一沟槽102以限定第一有源图案105，并且可以在第一沟槽102的下部形成第一隔离图案110。
在这种情况下，第一对准标记115可以用于定位和对准第一沟槽102，并且可以包括与第一隔离图案110的绝缘材料不同的绝缘材料。例如，第一隔离图案110可以包括氧化物，例如硅氧化物，并且第一对准标记可以包括绝缘氮化物，例如硅氮化物。或者，第一对准标记115可以具有包括氧化物的第一层和包括绝缘氮化物的第二层的多层结构。
参照图4至图6，第一虚设栅极结构150可以形成在其上具有第一有源图案105和第一隔离图案110的衬底100的第一区域I上，并且第一对准标记115可以用于定位和对准第一虚设栅极结构150。
第一虚设栅极结构150可以包括顺序堆叠的第一虚设栅极绝缘图案120、第一虚设栅电极130和第一虚设栅极掩模140。
第一虚设栅极绝缘图案120可以包括氧化物，例如硅氧化物，第一虚设栅电极130可以包括例如多晶硅，并且第一虚设栅极掩模140可以包括绝缘氮化物，例如硅氮化物。
在示例实施方式中，第一虚设栅极结构150可以在衬底100的第一区域I上在第二方向D2上延伸，并且多个第一虚设栅极结构150可以在第一方向D1上彼此间隔开。
参照图8至图10，第一栅极间隔物160可以形成在第一虚设栅极结构150的第一方向D1上的相反侧壁中的每个上，并且鳍间隔物170可以形成在第一有源图案105的第二方向D2上的相反侧壁中的每个上。
可以通过在第一有源图案105、第一隔离图案110、第一对准标记115和第一虚设栅极结构150上形成第一间隔物层并且各向异性地蚀刻第一间隔物层来形成第一栅极间隔物160和鳍间隔物170。第一栅极间隔物160可以包括绝缘氮化物，例如硅氮化物、硅氮氧化物、硅氧碳氮化物等。
可以使用第一虚设栅极结构150和第一栅极间隔物160作为蚀刻掩模来蚀刻第一有源图案105的上部，以形成第一凹陷180。
图8示出了通过部分地去除第一上有源图案105b来形成第一凹陷180，然而，本发明构思的方面可以不限于此。在一些实施方式中，第一凹陷180可以通过部分地去除第一下有源图案105a和第一上有源图案105b两者来形成。
在示例实施方式中，可以原位执行第一间隔物层的各向异性蚀刻工艺和用于形成第一凹陷180的蚀刻工艺。
可以使用由第一凹陷180暴露的第一有源图案105的上表面作为籽晶来执行选择性外延生长(SEG)工艺，以在第一有源图案105上形成第一源极/漏极层190。
可以使用硅源气体(例如二氯硅烷(SiH2Cl2)气体)、锗源气体(例如锗烷(GeH4)气体)和p型杂质源气体(例如乙硼烷(B2H6)气体)来执行SEG工艺，使得可以形成掺有p型杂质的单晶硅-锗层作为第一源极/漏极层190。
或者，可以使用硅源气体(例如乙硅烷(Si2H6)气体、SiH3CH3气体等)和n型杂质源气体(例如PH3、POCl3、P2O5等)来执行SEG工艺，使得可以形成掺有n型杂质的单晶硅层或掺有n型杂质的单晶硅碳化物层作为第一源极/漏极层190。
第一源极/漏极层190可以填充第一凹陷180，并且可以进一步生长以接触第一栅极间隔物160的下侧壁。第一源极/漏极层190可以在水平方向上以及在垂直方向上生长，从而具有沿着第二方向D2截取的具有五边形形状的截面。如果第一有源图案105中的在第二方向D2上相邻的第一有源图案之间的距离小，则第一源极/漏极层190中的从第一有源图案105中的相邻第一有源图案105的上表面生长的第一源极/漏极层190可以彼此合并。
第一绝缘夹层200可以形成在其上具有第一虚设栅极结构150、第一栅极间隔物160、鳍间隔物170、第一源极/漏极层190、第一隔离图案110和第一对准标记115的衬底100上，以具有高于第一虚设栅极结构150和第一栅极间隔物160的上表面的上表面。
参照图10，可以执行平坦化工艺，直到包括在第一虚设栅极结构150中的第一虚设栅电极130的上表面被暴露，以去除第一绝缘夹层200的上部和包括在第一虚设栅极结构150中的第一虚设栅极掩模140，并且还可以去除第一栅极间隔物160的上部。
可以去除第一虚设栅电极130和第一虚设栅极绝缘图案120以形成暴露第一有源图案105和第一隔离图案110的上表面的第一开口210。
在示例实施方式中，可以通过顺序地执行干蚀刻工艺和湿蚀刻工艺来去除第一虚设栅电极130和第一虚设栅极绝缘图案120。湿蚀刻工艺可以使用例如氢氟酸(HF)作为蚀刻溶液来执行。
参照图11和图12，可以在第一开口210的底部和侧壁以及第一绝缘夹层200的上表面上顺序地堆叠第一栅极绝缘层和第一导电层，在第一导电层上形成第二导电层以填充第一开口210的剩余部分，并且第二导电层、第一导电层和第一栅极绝缘层可以被平坦化，直到第一绝缘夹层200的上表面暴露。
因此，可以在第一开口210中形成包括顺序堆叠的第一栅极绝缘图案225、第一导电图案235和第二导电图案245的第一栅极结构255，并且第一导电图案235和第二导电图案245可以形成第一栅电极。
在示例实施方式中，第一导电图案235和第二导电图案245中的每个可以包括金属(例如钨、铝、铜、钛等)、金属氮化物(例如钛氮化物、钽氮化物、钨氮化物等)或金属合金。
参照图13，可以去除第一栅极结构255的上部以形成第二凹陷，可以在第二凹陷中形成第一覆盖图案260。
第一覆盖图案260可以包括绝缘氮化物，例如硅氮化物、硅氮氧化物、硅氧碳氮化物等。
参照图14至图17，可以在第一绝缘夹层200、第一覆盖图案260和第一栅极间隔物160上形成第二绝缘夹层270，并且可以部分地蚀刻第二绝缘夹层270以形成暴露第一源极/漏极层190的上表面的第二开口。第二开口可以部分地延伸穿过第一源极/漏极层190的上部。
第二绝缘夹层270可以包括氧化物，例如硅氧化物。
第一欧姆接触图案280可以形成在由第二开口暴露的第一源极/漏极层190的上表面上。
具体地，可以在由第二开口暴露的第一源极/漏极层190的上表面、第二开口的侧壁和第二绝缘夹层270的上表面上形成第一金属层，并且可以对第一金属层执行热处理工艺，使得包括在第一金属层中的金属和包括在第一源极/漏极层190中的硅可以彼此反应，以在第一源极/漏极层190的上表面上形成第一欧姆接触图案280。可以去除第一金属层的未与第一源极/漏极层190反应的未反应部分。
第一欧姆接触图案280可以包括金属硅化物，例如钴硅化物、镍硅化物、钛硅化物等。
可以在第一欧姆接触图案280和第二绝缘夹层270上形成第一接触插塞层以填充第二开口，并且可以平坦化第一接触插塞层，直到暴露第二绝缘夹层270的上表面，以在第二开口中形成第一接触插塞290。
在示例实施方式中，第一接触插塞290可以具有在第三方向D3上从其顶部朝向底部逐渐减小的宽度。第一接触插塞290可以包括例如金属、金属氮化物等。
上通路和上布线可以进一步形成在第一接触插塞290和第一栅极结构255中包括的第一栅电极上。
参照图18和图19，可以翻转衬底100，使得衬底100的第一表面101和第二表面103可以分别面向上和面向下，并且衬底100上的结构的上部和下部可以在下文中分别称为结构的下部和上部。
可以去除衬底100的上部(也就是，衬底100的与第一表面101相邻的部分)以暴露第一对准标记115。
在示例实施方式中，可以通过例如研磨工艺和/或化学机械抛光(CMP)工艺来去除衬底100的上部。
去除衬底100的上部之后的衬底100的上表面可以被称为第三表面107。
参照图20至图22，可以穿过衬底100的第一有源图案105形成第三开口，以暴露第一源极/漏极层190的上表面，并且第三开口可以部分地延伸穿过第一源极/漏极层190的上部。
在示例实施方式中，当形成第三开口时，衬底100的第二区域II上的第一对准标记115可以用于定位和对准第三开口。
可以在由第三开口暴露的第一源极/漏极层190的上表面上形成第二欧姆接触图案300。
具体地，可以在由第三开口暴露的第一源极/漏极层190的上表面、第三开口的侧壁、以及上表面(也就是，衬底100的第三表面)上形成第二金属层，并且可以对第二金属层执行热处理工艺，使得包括在第二金属层中的金属和包括在第一源极/漏极层190中的硅可以彼此反应，以在第一源极/漏极层190的上表面上形成第二欧姆接触图案300。可以去除第二金属层的未与第一源极/漏极层190反应的未反应部分。
第二欧姆接触图案300可以包括金属硅化物，例如钴硅化物、镍硅化物、钛硅化物等。
可以在第二欧姆接触图案300和衬底100上形成第二接触插塞层以填充第三开口，并且可以平坦化第二接触插塞层，直到上表面(也就是，衬底100的第三表面)暴露以在第三开口中形成第二接触插塞310。
在示例实施方式中，第二接触插塞310可以具有在第三方向D3上从其顶部朝向底部逐渐减小的宽度。第二接触插塞310可以包括例如金属、金属氮化物等。
在一些实施方式中，第二绝缘层可进一步形成于第三开口的侧壁上，因此第二接触插塞310的侧壁可通过第二绝缘层与衬底100电绝缘。
参照图23至图26，可以在衬底100的第三表面107、第一对准标记115和第二接触插塞310上形成第三绝缘夹层320，并且可以穿过第三绝缘夹层320形成第一通路330以接触第二接触插塞310的上表面。
可以在第三绝缘夹层320和第一通路330上形成第四绝缘夹层340，并且可以穿过第四绝缘夹层340形成第一布线350以接触第一通路330的上表面。
在示例实施方式中，第一布线350可以用作用于提供电力的电源轨。
在示例实施方式中，第一布线350可以在第一方向D1上延伸。或者，第一布线350可以在第二方向D2上延伸。
图23至图25示出了第一布线350在第三方向D3上与第一栅极结构255重叠，然而，本发明构思的方面可以不限于此。例如，第二接触插塞310可以在第二方向D2上延伸到比第一栅极结构255的长度大的长度，并且第一通路330和第一布线350中的每个可以在第三方向D3上不与第一栅极结构255重叠。
第一通路330和第一布线350可包括例如金属、金属氮化物等。
可以通过例如锯切工艺来去除衬底100的第二区域II，并且还可以去除第一对准标记115。
通过上述工艺，可以制造半导体器件。半导体器件可以包括finFET，其可以具有在第一有源图案105上的第一栅极结构255和在第一有源图案105的与第一栅极结构255相邻的部分处的第一源极/漏极层190。
如上所述，第一对准标记115可以形成为与衬底100的第二表面103相邻，并且可以用于定位和对准衬底100的第二表面103上的结构(例如第一虚设栅极结构150)，并且可以通过去除衬底100的与衬底100的第一表面101相邻的部分来暴露。因此，第一对准标记115还可以用于定位和对准衬底100的第三表面107上的结构，例如用于形成第二接触插塞310的第三开口。
因此，即使第一布线350形成在衬底100的第三表面107上而不是衬底100的第二表面103上，用于将与衬底100的第二表面103相邻的结构(例如第一源极/漏极层190)电连接到第一布线350的结构(例如第二接触插塞310)也可以在第三方向D3上与第一源极/漏极层190对准。
图27至图49是示出根据示例实施方式的半导体器件的平面图和截面图。具体地，图27、图30、图33、图37、图40、图44和图46是平面图，图28、图29、图31、图32、图34-36、图38、图39、图41-43、图45和图47-49是截面图。
图28、图31、图41和图47分别是沿相应平面图的线E-E'截取的截面图，图29、图32、图34、图36、图38、图39、图42、图45和图48分别是沿相应平面图的线F-F'截取的截面图，图35、图43和图49分别是沿相应平面图的线G-G'截取的截面图。
该方法可以包括与参照图1至图26所示的工艺基本相同或相似的工艺，因此在此省略其重复的解释。
也就是，半导体器件可以是包括在第三方向D3上彼此间隔开的半导体图案424的多桥沟道场效应晶体管(MBCFET)，半导体图案424可以分别用作沟道。除了半导体图案424之外的其他元件可以分别具有与参照图1至图26所示的finFET的相应元件的结构和功能基本相同或相似的结构和功能，并且可以分别通过与相应元件的工艺基本相同或相似的工艺形成。因此，在此省略重复的解释。当提及取向、布局、位置、形状、尺寸、组成、量或其他量度时，如本文所用的术语诸如“相同”、“相等”、“平面”或“共面”不一定意味着完全相同的取向、布局、位置、形状、尺寸、组成、量或其他量度，而是旨在涵盖在例如由于制造工艺可能发生的可接受变化内的几乎相同的取向、布局、位置、形状、尺寸、组成、量或其他量度。除非上下文或其他陈述另有说明，否则本文中可以使用术语“基本上”来强调该含义。例如，被描述为“基本上相同”、“基本上相等”或“基本上平面”的项目可以是完全相同、相等或平面的，或者可以是在例如由于制造工艺而可能发生的可接受的变化内相同、相等或平面的。
参照图27至图29，牺牲层和半导体层可以交替且重复地堆叠在衬底400上，并且半导体层、牺牲层和衬底400的上部可以被蚀刻以分别在衬底400的第一区域I和第二区域II上形成第三沟槽402和第四沟槽404。
衬底400可以包括在第三方向D3上彼此相反的第一表面401和第二表面403，并且图29示出了衬底400的第一表面401和第二表面403分别面向下和向上。因此，可以通过去除衬底400的与衬底400的第二表面403相邻的部分来形成第三沟槽402和第四沟槽404。
在示例实施方式中，第三沟槽402可以在衬底400的第一区域I上在第一方向D1上延伸，并且多个第三沟槽402可以在第二方向D2上彼此间隔开。
因此，可以在衬底400的第一区域I上限定在第二方向D2上彼此间隔开的多个第二有源图案405，每个第二有源图案405可以在第一方向D1上延伸，并且可以在每个第二有源图案405上形成鳍结构，该鳍结构包括在第三方向D3上交替且重复堆叠的牺牲线412和半导体线422。在示例实施方式中，多个鳍结构可在衬底400的第一区域I上在第二方向D2上彼此间隔开。
图28和图29示出了三条牺牲线412和三条半导体线422分别形成在三个层级处，然而，本发明构思的方面可以不限于此。半导体线422可以包括例如硅，并且牺牲线412可以包括相对于衬底400和半导体线422具有蚀刻选择性的材料，例如硅锗。
图27示出了第四沟槽404在平面图中具有矩形形状，然而，本发明构思的方面可以不限于此。因此，第四沟槽404可以具有各种形状，例如圆形、椭圆形、多边形等。在一些实施方式中，可以在衬底400的第二区域II上形成多个第四沟槽404。
可以形成第三绝缘层以填充第三沟槽402和第四沟槽404。第三绝缘层可以包括氧化物，例如硅氧化物。
在示例实施方式中，第三绝缘层的上表面可以低于衬底400的第一区域I上的第二有源图案405的上表面，并且可以低于衬底400的第二区域II的第二表面403。然而，本发明构思的方面可以不限于此，例如，第三绝缘层的上表面可以与第二有源图案405的上表面和衬底400的第二表面403基本上共面。
当形成第三绝缘层时，可以在衬底400的第一区域I上的第三沟槽402中形成第二隔离图案430，并且可以在衬底400的第二区域II上的第四沟槽404中形成第二对准标记415。
或者，可以通过沉积不同的绝缘层来独立地形成第二对准标记415和第二隔离图案430。
例如，第四沟槽404可以形成在衬底400的第二区域II上，第二对准标记415可以形成在第四沟槽404中，第三沟槽402可以形成在衬底400的第一区域I上以限定第二有源图案405，并且第二隔离图案430可以形成在第三沟槽402中。
在这种情况下，第二对准标记415可以用于定位和对准第三沟槽402。在一些实施方式中，第二对准标记415和第二隔离图案430可以包括不同的材料。例如，第二隔离图案430可以包括氧化物，例如硅氧化物，并且第二对准标记415可以包括绝缘氮化物，例如硅氮化物。或者，第二对准标记415可以具有包括氧化物的第三层和包括绝缘氮化物的第四层的多层结构。
参照图30至图32，可以在衬底400的第一区域I上形成第二虚设栅极结构470以部分地覆盖鳍结构和第二隔离图案430，并且衬底400的第二区域II上的第二对准标记415可以用于定位和对准第二虚设栅极结构470。
第二虚设栅极结构470可以包括在第二有源图案405和与其相邻的第二隔离图案430的一部分上沿第三方向D3顺序堆叠的第二虚设栅极绝缘图案440、第二虚设栅电极450和第二虚设栅极掩模460。
在示例实施方式中，第二虚设栅极结构470可以在鳍结构和第二隔离图案430上沿第二方向D2延伸，并且可以覆盖鳍结构的上表面和第二方向D2上的相反侧壁。在示例实施方式中，多个第二虚设栅极结构470可以在衬底400的第一区域I上在第一方向D1上彼此间隔开。
第二虚设栅极绝缘图案440可以包括氧化物，例如硅氧化物，第二虚设栅电极450可以包括多晶硅，并且第二虚设栅极掩模460可以包括绝缘氮化物，例如硅氮化物。
参照图33至图35，可以在第二虚设栅极结构470的侧壁上形成第二栅极间隔物480。
具体地，第二间隔物可以形成在其上具有鳍结构、第二隔离图案430、第二虚设栅极结构470和第二对准标记415的衬底400上，并且可以被各向异性地蚀刻以形成覆盖第二虚设栅极结构470的第一方向D1上的相反侧壁中的每个的第二栅极间隔物480。
可以使用第二虚设栅极结构470和第二栅极间隔物480作为蚀刻掩模来蚀刻衬底400的第一区域I上的鳍结构和第二有源图案405的上部，以形成第四开口490。
因此，第二虚设栅极结构470和第二栅极间隔物480下方的牺牲线412和半导体线422可以分别变换为牺牲图案414和半导体图案424，并且在第一方向D1上延伸的鳍结构可以被分成在第一方向D1上彼此间隔开的多个部分。
在下文中，第二虚设栅极结构470、第二虚设栅极结构470的相反侧壁中的每个上的第二栅极间隔物480和鳍结构可以被称为堆叠结构。在示例实施方式中，堆叠结构可以在第二方向D2上延伸，并且多个堆叠结构可以在第一方向D1上彼此间隔开。
在一些实施方式中，可以去除每个牺牲图案414的与第四开口490相邻的部分以形成间隙，并且可以在间隙中形成内间隔物(未示出)。
可以使用第二有源图案405的上表面以及由第四开口490暴露的半导体图案424和牺牲图案414的侧壁作为籽晶来执行选择性外延生长(SEG)工艺，以在第四开口490的内壁上形成第二源极/漏极层510。
在示例实施方式中，可以形成掺有p型杂质的单晶硅-锗层作为第二源极/漏极层510。或者，可以形成掺有n型杂质的单晶硅层或掺有n型杂质的单晶硅碳化物层作为第二源极/漏极层510。
第五绝缘夹层530可以形成在衬底400上以覆盖堆叠结构、第二源极/漏极层510和第一对准标记415。
参照图36，可以执行与参照图10所示的工艺基本相同或相似的工艺。
因此，可以执行平坦化工艺，直到包括在堆叠结构中的第二虚设栅电极450的上表面被暴露，使得可以去除第五绝缘夹层530的上部和包括在第二虚设栅极结构470中的第二虚设栅极掩模460。
可以通过例如湿蚀刻工艺和/或干蚀刻工艺去除第二虚设栅电极450、第二虚设栅极绝缘图案440和牺牲图案414，以形成暴露第二栅极间隔物480的内侧壁和半导体图案424中的最上面一个的上表面的第五开口540，并形成暴露第二源极/漏极层510的侧壁、半导体图案424的表面和第二有源图案405的上表面的第六开口550。
参照图37和图38，可以执行与参照图11和图12所示的其他工艺基本上相同或相似的工艺。
因此，第二栅极绝缘层和第三导电层可以顺序地堆叠在第二有源图案405的上表面、第二隔离图案430的上表面、第二源极/漏极层510的侧壁、半导体图案424的表面、由第五开口540暴露的第二栅极间隔物480的内侧壁以及第二有源图案405的上表面上，可以在第三导电层上形成第四导电层以填充第五开口540和第六开口550，并且可以平坦化第四导电层、第三导电层和第二栅极绝缘层，直到第五绝缘夹层530的上表面暴露。
因此，包括顺序堆叠的第二栅极绝缘图案565、第三导电图案575和第四导电图案585的第二栅极结构595可以形成在第五开口540和第六开口550中，并且第三导电图案575和第四导电图案585可以形成第二栅电极。
参照图39，可以去除第二栅极结构595的上部以形成第三凹陷，并且可以在第三凹陷中形成第二覆盖图案600。
第二覆盖图案600可以包括绝缘氮化物，例如硅氮化物、硅氮氧化物、硅氧碳氮化物等。
参照图40至图43，可以执行与参照图14至图17所示的工艺基本相同或相似的工艺。
因此，可以在第五绝缘夹层530、第二覆盖图案600和第二栅极间隔物480上形成第六绝缘夹层610，并且可以穿过第五绝缘夹层530和第六绝缘夹层610形成第七开口，以暴露第二源极/漏极层510的上表面。第七开口还可以延伸穿过第二源极/漏极层510的上部。
第六绝缘夹层610可以包含氧化物，例如硅氧化物。
第三欧姆接触图案620可以形成在由第七开口暴露的第二源极/漏极层510的上表面上，并且第三欧姆接触图案620可以包括金属硅化物，例如钴硅化物、镍硅化物、钛硅化物等。
第三接触插塞630可以形成在第七开口中。
在示例实施方式中，第三接触插塞630可以具有在第三方向D3上从其顶部朝向底部逐渐减小的宽度。第三接触插塞630可以包括金属、金属氮化物等。
上通路和上布线可以形成为电连接到第三接触插塞630和第二栅极结构595的第二栅电极。
参照图44和图45，可以翻转衬底400，使得第一表面401和第二表面403可以分别面向上和面向下，因此衬底400上的结构的上部和下部可以分别被称为下部和上部。
可以去除衬底400的上部(也就是，衬底400的与第一表面401相邻的部分)以暴露第二对准标记415。
在下文中，可以将去除衬底400的上部之后的衬底400的上表面称为衬底400的第三表面407。
参照图46至图49，可以执行与参照图20至图26所示的工艺基本相同或相似的工艺。
具体地，可以穿过衬底400和第二有源图案405形成第八开口，以暴露第二源极/漏极层510的上表面，并且第八开口也可以延伸穿过第二源极/漏极层510的上部。
在示例实施方式中，当形成第八开口时，衬底400的第二区域II上的第二对准标记415可以用于定位和对准第八开口。
第四欧姆接触图案650可以形成在由第八开口暴露的第二源极/漏极层510的上表面上，并且第四接触插塞660可以形成在第八开口中。
在示例实施方式中，第四接触插塞660可以具有在第三方向D3上从其顶部朝向底部逐渐减小的宽度。然而，在一些实施方式中，第四绝缘层可进一步形成于第八开口的侧壁上，因此第四接触插塞660可通过第四绝缘层与衬底400电绝缘。
可以在衬底400的第三表面407、第二对准标记415和第四接触插塞660上形成第七绝缘夹层670，并且可以穿过第七绝缘夹层670形成第二通路680以接触第四接触插塞660的上表面。
第八绝缘夹层690可以形成在第七绝缘夹层670和第二通路680上，并且第二布线700可以穿过第八绝缘夹层690形成以接触第二通路680的上表面。
在示例实施方式中，第二布线700可以用作电源轨。
在示例实施方式中，第二布线700可以在第一方向D1上延伸。或者，第二布线700可在第二方向D2上延伸。
图48示出了第二布线700在第三方向D3上与第二栅极结构595重叠，然而，本发明构思的方面可以不限于此。例如，第四接触插塞660可以在第二方向D2上延伸到比第二栅极结构595的长度大的长度，并且第二通路680和第二布线700中的每个可以在第三方向D3上不与第二栅极结构595重叠。
可以通过例如锯切工艺来去除衬底400的第二区域II，并且也可以去除第二对准标记415。
通过上述工艺，可以制造半导体器件。
如上所述，第二对准标记415可以形成为与衬底400的第二表面403相邻，并且可以用于定位和对准衬底400的第二表面403上的结构(例如第二虚设栅极结构470)，并且可以通过去除衬底400的与衬底400的第一表面401相邻的部分来暴露。因此，第二对准标记415也可以用于定位和对准衬底400的第三表面407上的结构，例如用于形成第四接触插塞660的第八开口。
因此，即使第二布线700形成在衬底400的第三表面407上而不是衬底400的第二表面403上，用于将与衬底400的第二表面403相邻的结构(例如第二源极/漏极层510)电连接到第二布线700的结构(例如第四接触插塞660)也可以在第三方向D3上与第二源极/漏极层510对准。
图50至图55是示出根据示例实施方式的制造半导体器件的方法的平面图和截面图。具体地，图51是平面图，图52是沿相应平面图的线E-E'截取的截面图，图50和图53至图55分别是沿相应平面图的线F-F'截取的截面图。
该方法可以包括与参照图27至图49所示的工艺基本相同或相似的工艺，因此本文省略重复的解释。
参照图50，第四沟槽404可以形成在包括第一区域I和第二区域II的衬底400的第二区域II上，并且牺牲层410和半导体层420可以交替且重复地堆叠在其上具有第四沟槽404的衬底400上。
第五绝缘层可以形成在半导体层420中的最上面的一个上，并且第五绝缘层的上部可以被平坦化，直到半导体层420中的最上面的一个的上表面被暴露，以在第四沟槽404中的半导体层420中的最上面的一个的一部分上形成第三标记图案417。
在下文中，牺牲层410和半导体层420在衬底400的第二区域II上的第四沟槽404和与第四沟槽404相邻的区域中的部分可以分别被称为第一标记图案411和第二标记图案421，其可以共同形成标记图案结构500。此外，标记图案结构500和第三标记图案417可以共同形成第三对准标记419。
参照图51至图53，可以部分地去除衬底400的第一区域I上的半导体层420和牺牲层410以及衬底400的上部，以在衬底400的第一区域I上形成第三沟槽402，并且可以在第三沟槽402中形成第二隔离图案430。
因此，每个可以在第一方向D1上延伸的第二有源图案405可以在衬底400的第一区域I上在第二方向D2上彼此间隔开，并且包括在第三方向D3上交替且重复堆叠的牺牲线412和半导体线422的鳍结构可以形成在每个第二有源图案405上。
可以执行与参照图30至图43所示的工艺基本相同或相似的工艺。
参照图54，可以执行与参照图44和图45所示的工艺基本相同或相似的工艺。
可以去除衬底400的上部(也就是，衬底400的与衬底400的第一表面401相邻的部分)以暴露第三对准标记419。
在示例实施方式中，当去除衬底400的与其第一表面401相邻的部分时，也可以去除包括在第三对准标记419中的标记图案结构500和第三标记图案417的上部。因此，可以去除标记图案结构500的在第三标记图案417的上表面上的部分，并且包括在标记图案结构500中的第一标记图案411和第二标记图案421可以在水平方向上交替且重复地堆叠在第三标记图案417的侧壁上。
参照图55，在另一示例实施方式中，当去除衬底400的与其第一表面401相邻的部分时，可以暴露包括在第三对准标记419中的标记图案结构500的上表面，并且可以不去除标记图案结构500和第三标记图案417的上部。
可以执行与参照图46至图49所示的工艺基本相同或相似的工艺，以完成半导体器件的制造。
半导体器件可以用于包括电源轨的各种类型的存储器器件及/或系统中。例如，半导体器件可以应用于诸如中央处理单元(CPU)、应用处理器(AP)等的逻辑器件。或者，半导体器件可以应用于诸如DRAM器件、SRAM器件等的易失性存储器器件，或者应用于诸如闪存器件、PRAM器件、MRAM器件、RRAM器件等的非易失性存储器器件。
前述内容是示例实施方式的说明，并且不应被解释为对其进行限制。尽管已经描述了几个示例实施方式，但是本领域技术人员将容易理解，在示例实施方式中可以进行许多修改，而不实质上脱离本发明构思的方面的新颖教导和优点。因此，所有这些修改旨在包括在如权利要求中限定的本发明构思的方面的范围内。在权利要求中，手段加功能条款旨在覆盖本文描述为执行所述功能的结构，并且不仅覆盖结构等同物而且覆盖等同结构。因此，应当理解，前述内容是各种示例实施方式的说明，并且不应被解释为限于所公开的特定示例实施方式，并且对所公开的示例实施方式的修改以及其他示例实施方式旨在被包括在所附权利要求的范围内。
本申请要求享有于2022年10月18日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2022-0133858号的优先权，其内容通过引用整体并入本文。

Claims (20)

1.一种制造半导体器件的方法，所述方法包括：
穿过包括彼此相反的第一表面和第二表面的衬底的一部分形成对准标记，所述部分与所述第二表面相邻；
在所述衬底的所述第二表面上形成晶体管，所述晶体管包括栅极结构和源极/漏极层；
去除所述衬底的与所述衬底的所述第一表面相邻的部分，以暴露所述对准标记；
形成接触插塞，所述接触插塞穿过所述衬底的与所述衬底的所述第一表面相邻的部分，所述接触插塞电连接到所述源极/漏极层；以及
在所述衬底的所述第一表面上形成电源轨，所述电源轨电连接到所述接触插塞。
2.根据权利要求1所述的方法，其中形成所述对准标记包括：
去除所述衬底的与所述衬底的所述第二表面相邻的部分以形成第一沟槽；以及
在所述第一沟槽中形成绝缘层。
3.根据权利要求2所述的方法，其中所述衬底包括芯片区和划线道区，并且所述第一沟槽形成在所述衬底的所述划线道区中，以及
其中所述方法还包括：
去除所述芯片区中所述衬底的与所述衬底的所述第二表面相邻的部分以形成第二沟槽；以及
在所述第二沟槽中形成隔离图案。
4.根据权利要求3所述的方法，其中所述第二沟槽在所述衬底的所述芯片区中限定有源图案，以及
其中所述隔离图案形成在所述第二沟槽的下部中，并且覆盖所述有源图案的下侧壁。
5.根据权利要求1所述的方法，其中形成所述对准标记包括：
在所述衬底的所述第二表面上交替且重复地堆叠牺牲层和半导体层，所述牺牲层包括硅锗，并且所述半导体层包括硅；
部分地去除所述牺牲层、所述半导体层和所述衬底的与所述衬底的所述第二表面相邻的部分以形成第一沟槽；以及
在所述第一沟槽中形成绝缘层。
6.根据权利要求5所述的方法，其中所述衬底包括芯片区和划线道区，所述第一沟槽形成在所述衬底的所述划线道区中，以及
其中所述方法还包括：
部分地去除所述芯片区中的所述牺牲层、所述半导体层和所述衬底的与所述衬底的所述第二表面相邻的部分以形成第二沟槽；以及
在所述第二沟槽中形成隔离图案。
7.根据权利要求1所述的方法，其中形成所述对准标记包括：
去除所述衬底的与所述衬底的所述第二表面相邻的部分以形成第一沟槽；
在其上具有所述第一沟槽的所述衬底的所述第二表面上交替且重复地堆叠牺牲层和半导体层；以及
在所述第一沟槽上的所述半导体层中的最上面的半导体层的一部分上形成绝缘层。
8.根据权利要求7所述的方法，其中所述衬底包括芯片区和划线道区，所述第一沟槽形成在所述衬底的所述划线道区中，以及
其中所述方法还包括：
部分地去除所述芯片区中的所述牺牲层、所述半导体层和所述衬底的与所述衬底的所述第二表面相邻的部分以形成第二沟槽；以及
在所述第二沟槽中形成隔离图案。
9.根据权利要求1所述的方法，其中形成所述晶体管包括：
在所述衬底的所述第二表面上形成虚设栅极结构；
在所述衬底的与所述虚设栅极结构相邻的部分上形成所述源极/漏极层；以及
用所述栅极结构替换所述虚设栅极结构。
10.根据权利要求1所述的方法，其中形成所述接触插塞包括：
去除所述衬底的与所述衬底的所述第一表面相邻的部分以形成暴露所述源极/漏极层的开口；以及
在所述开口中形成所述接触插塞。
11.一种制造半导体器件的方法，所述方法包括：
去除芯片区和划线道区中的衬底的部分以分别形成第一沟槽和第二沟槽，所述衬底包括彼此相反的第一表面和第二表面，并且所述部分与所述衬底的所述第二表面相邻；
分别在所述第一沟槽和所述第二沟槽中形成隔离图案和对准标记；
在所述衬底的所述第二表面上形成虚设栅极结构；
在所述衬底的与所述虚设栅极结构相邻的部分上形成源极/漏极层；
用栅极结构替换所述虚设栅极结构；
去除所述衬底的与所述衬底的所述第一表面相邻的部分以暴露所述对准标记；
形成接触插塞，所述接触插塞穿过所述衬底的与所述衬底的所述第一表面相邻的部分，所述接触插塞电连接到所述源极/漏极层；以及
在所述衬底的所述第一表面上形成电源轨，所述电源轨电连接到所述接触插塞。
12.根据权利要求11所述的方法，其中所述隔离图案和所述对准标记包括基本上相同的材料。
13.根据权利要求11所述的方法，其中所述第一沟槽在所述衬底的所述芯片区中限定有源图案，以及
其中所述隔离图案形成在所述第一沟槽的下部中，并且覆盖所述有源图案的下侧壁。
14.根据权利要求11所述的方法，还包括：在形成所述第一沟槽和所述第二沟槽之前，在所述衬底的所述第二表面上交替且重复地堆叠牺牲层和半导体层，
其中分别在所述芯片区和所述划线道区中形成所述第一沟槽和所述第二沟槽包括部分地去除所述牺牲层、所述半导体层和所述衬底的与所述衬底的所述第二表面相邻的部分。
15.根据权利要求14所述的方法，其中用所述栅极结构替换所述虚设栅极结构包括：
去除所述牺牲层以形成开口；以及
在所述开口中形成栅极绝缘图案和栅电极。
16.一种制造半导体器件的方法，所述方法包括：
去除衬底的在划线道区中的部分以形成第一沟槽，所述衬底包括彼此相反的第一表面和第二表面以及芯片区和所述划线道区，并且所述部分与所述衬底的所述第二表面相邻；
在其上具有所述第一沟槽的所述衬底的所述第二表面上交替且重复地堆叠牺牲层和半导体层；
在所述第一沟槽上的所述半导体层中的最上面的半导体层上形成绝缘层以形成对准标记；
部分地去除所述芯片区中的所述半导体层、所述牺牲层和所述衬底的与所述衬底的所述第二表面相邻的部分以分别形成半导体线、牺牲线和第二沟槽，所述第二沟槽限定有源图案；
在所述第二沟槽中形成隔离图案；
在所述半导体线、所述牺牲线、所述有源图案和所述隔离图案上形成虚设栅极结构；
在所述有源图案的与所述虚设栅极结构相邻的部分上形成源极/漏极层；
用栅极结构替换所述虚设栅极结构；
去除所述衬底的与所述衬底的所述第一表面相邻的部分以暴露所述对准标记；
形成接触插塞，所述接触插塞穿过所述衬底的与所述衬底的所述第一表面相邻的部分，所述接触插塞电连接到所述源极/漏极层；以及
在所述衬底的所述第一表面上形成电源轨，所述电源轨电连接到所述接触插塞。
17.根据权利要求16所述的方法，其中去除所述衬底的与所述衬底的所述第一表面相邻的所述部分以暴露所述对准标记包括部分地去除所述牺牲层和所述半导体层。
18.根据权利要求16所述的方法，其中用所述栅极结构替换所述虚设栅极结构包括：
去除所述虚设栅极结构以形成开口；以及
在所述开口中形成栅极绝缘图案和栅电极。
19.根据权利要求16所述的方法，其中形成所述接触插塞包括：
去除所述衬底的与所述衬底的所述第一表面相邻的部分以形成暴露所述源极/漏极层的开口；以及
在所述开口中形成所述接触插塞。
20.根据权利要求19所述的方法，其中形成所述开口通过使用所述暴露的对准标记来执行。
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