KR100657824B1 - 핀 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 핀 활성 영역의 탑 코너에 집중되는 전계에 의해 낮아지는 문턱 전압의 감소를 억제하고, 하나의 반도체 기판에서 핀 트랜지스터 및 플래너 트랜지스터를 함께 형성할 때, 발생하는 기생 문턱 전압을 방지하는데 적합한 핀 트랜지스터 및 그 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 핀 트랜지스터는 핀 활성 영역; 상기 핀 활성 영역의 하부 양측벽에 형성된 소자분리막; 상기 핀 활성 영역을 감싸는 게이트 절연막; 상기 핀 활성 영역의 양측벽에 형성된 상기 핀 활성 영역보다 낮은 높이의 제1게이트 전도막; 및 상기 핀 활성 영역 상부의 상기 게이트 절연막과 상기 제1게이트 전도막 상에 형성된 제2게이트 전도막 제공되며, 이에 따라 본 발명은, 핀 활성 영역의 측면부에는 얇은 게이트 산화막과 실리콘 전극을, 핀 활성 영역의 탑부 부분에는 두꺼운 게이트 산화막과 핀 탑 코너 산화막 영역까지 일함수가 4.2∼6eV인 전극을 적용하여, 문턱 전압의 감소를 억제하고 소자의 신뢰성 및 소자의 동작 속도를 향상시킬 수 있는 효과가 있다.
Fin FET, 전계 집중, 문턱 전압, 게이트 절연막

Description

핀 트랜지스터 및 그 제조 방법{FIN TRANSISTOR AND METHOD FOR FABRICATION OF THE SAME}
도 1은 종래 기술에 따른 핀 트랜지스터의 구조를 도시한 단면도.
도 2는 게이트 전압에 따른 드레인 전류를 나타낸 그래프.
도 3은 본 발명의 일실시예에 따른 핀 트랜지스터 구조를 나타낸 단면도.
도 4a 내지 도 4j는 본 발명의 일실시예에 따른 핀 트랜지스터 제조 방법을 나타낸 사시도.
도 5는 핀 트랜지스터 및 플래너 트랜지스터 구조를 나타낸 단면도.
도 6a 내지 도 6i는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자분리막
33 : 핀 활성 영역 34 : 게이트 절연막
35 : 제1게이트 전도막 36 : 제2게이트 전도막
본 발명은 반도체 제조 기술에 관한 것으로, 반도체 소자 제조 공정 중 특히 핀 트랜지스터(Fin Transister) 및 그 제조 방법에 관한 것이다.
최근, 반도체 소자는 빠른 동작 속도와 고집적화를 구현하기 위해서, 소자의 스케일링 다운(Scaling Down)을 계속 진행하고 있다. 하지만 50㎚ 이하의 소자에서는 더 이상 기존 플래너(planar) 디바이스로 집적화하기 힘들기 때문에, 최근에는 3차원 구조인 핀 트랜지스터(Fin FET)가 많이 연구되고 있다.
핀 트랜지스터는 서브 10㎚ 이하까지 집적 가능하며, 현재보다 훨씬 빠른 스피드를 갖는 소자를 구현할 수 있는 장점이 있다.
하지만, 기존 발명과 같은 방법으로 핀 트랜지스터를 제조하게 되면, 핀 활성 영역의 탑 코너에 전계(Electric Field)가 집중되기 때문에, 원하는 값보다 낮은 문턱 전압(Threshold Voltage; VTh)이 형성되거나, 기생 문턱 전압(Parasitic VTh)이 형성되는 문제가 발생하게 된다.
기존 발명의 문제점에서 관찰할 수 있는 것과 같이, 핀 활성 영역을 갖는 핀 트랜지스터는 기존 플래너 트랜지스터보다 문턱 전압이 낮음을 알 수 있다.
도 1는 종래 기술에 따른 핀 트랜지스터의 구조를 도시한 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(11)의 소정 깊이를 식각하여 핀 활성 영역(12)이 형성되고, 핀 활성 영역(12)의 양측벽 하부에 소자분리막(13)을 형성된다.
핀 활성 영역(12)의 표면을 따라 게이트 절연막(14)이 형성된다.
계속해서, 핀 활성 영역(12)을 포함하는 반도체 기판(11) 전면에 게이트 전극(15)이 형성된다. 이 때, 핀 활성 영역(12)에서, 핀 활성 영역(12)의 양측벽에 비해 탑 코너에 전계가 집중되는 현상이 나타난다.
도 2는 게이트 전압에 따른 드레인 전류를 나타낸 그래프이다.
도 2를 참조하면, 핀 트랜지스터에서는 핀 활성 영역의 탑 코너에 전계가 집중되는 효과 때문에 기존 트랜지스터에 비해 문턱 전압이 매우 낮음을 알 수 있다.
예컨대, 게이트 전압이 0.5V일 때, DRAM 셀 트랜지스터는 10-14∼10-10A의 드레인 전류를 갖는데 비해, 핀 트랜지스터는 10-5∼10-4A 의 전류값을 갖는 것을 알 수 있다.
상술한 종래 기술은, 플래너 트랜지스터에 비해 핀 트랜지스터의 문턱 전압이 낮음을 방지하기 위해, 핀 활성 영역의 탑 코너의 채널에 도펀트 농도를 높이거나, 이 부분에 게이트 산화막 두께를 핀의 측면 보다 두껍게 형성한다. 또한, 동작 기능이 큰 전극을 이용하여 문턱 전압을 효과적으로 증가시킬 수 있다.
그러나, 핀 트랜지스터의 채널 넓이인 핀 활성 영역의 너비가 얇아지게 되면, SS(Subthreshold Swing), DIBL(Drain Induced Barrier Lowering) 및 GIDL(Gate Induced Drain Leakage) 특성이 향상되므로써, 누설 전류 및 SCE(Short Channel Effect)를 개선할 수 있으나, 문턱 전압이 낮아지는 문제점이 발생한다.
종래 기술에 따른 핀 트랜지스터에 바이어스 전압을 인가하게 되면, 핀 활성 영역의 탑 코너에 전계가 집중되기 때문에, 원하는 값보다 낮은 문턱 전압이 형성되고, 낮은 문턱 전압으로 인한 누설 전류가 증가된다.
누설 전류를 감소시키기 위해 채널의 도핑(Doping) 농도를 증가시키는데, 이것은 리프레시 타입(tREF)의 감소를 유발하는 문제점이 있다.
또한, 대부분의 일함수(Work Function)이 큰 전극은 기존 실리콘 전극에 비해 게이트 산화막의 신뢰성을 급격히 악화시키는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 핀 활성 영역의 탑 코너에 집중되는 전계에 의해 낮아지는 문턱 전압의 감소를 억제하고, 하나의 반도체 기판에서 핀 트랜지스터 및 플래너 트랜지스터를 함께 형성할 때, 발생하는 기생 문턱 전압을 방지하는데 적합한 핀 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 특징적인 본 발명의 핀 트랜지스터는 핀 활성 영역, 상기 핀 활성 영역의 하부 양측벽에 형성된 소자분리막, 상기 핀 활성 영역을 감싸는 게이트 절연막, 상기 핀 활성 영역의 양측벽에 형성된 상기 핀 활성 영 역보다 낮은 높이의 제1게이트 전도막, 및 상기 핀 활성 영역 상부의 상기 게이트 절연막과 상기 제1게이트 전도막 상에 형성된 제2게이트 전도막이 제공된다.
또한, 본 발명의 반도체 소자는 핀 활성 영역과 플래너 영역이 정의된 반도체 기판, 상기 핀 활성 영역 및 상기 플래너 활성 영역의 하부 양측벽에 형성된 소자분리막, 상기 핀 활성 영역을 감싸는 게이트 절연막과, 상기 플래너 활성 영역 상에 형성된 게이트 절연막, 상기 핀 활성 영역의 양측벽에 형성된 상기 핀 활성 영역보다 낮은 높이의 제1게이트 전도막과 상기 플래너 활성 영역의 게이트 절연막 상에 형성된 제1게이트 전도막, 및 상기 핀 활성 영역 상부의 상기 게이트 절연막과 상기 제1게이트 전도막 상에 형성된 제2게이트 전도막과 상기 플래너 활성 영역의 제1게이트 전도막 상에 형성된 제2게이트 전도막이 제공된다.
또한, 본 발명의 핀 트랜지스터 제조 방법은 핀 활성 영역을 형성하는 단계, 상기 핀 활성 영역의 하부 양측벽에 소자분리막을 형성하는 단계, 상기 핀 활성 영역을 감싸는 게이트 절연막을 형성하는 단계, 상기 핀 활성 영역의 양측벽에 상기 핀 활성 영역보다 낮은 높이의 제1게이트 전도막을 형성하는 단계, 및 상기 핀 활성 영역 상부의 상기 게이트 절연막과 상기 제1게이트 전도막 상에 제2게이트 전도막을 형성하는 단계를 포함한다.
또한, 본 발명의 반도체 소자 제조 방법은 핀 활성 영역과 플래너 영역이 정의된 반도체 기판을 제공하는 단계, 상기 핀 활성 영역 및 상기 플래너 활성 영역의 하부 양측벽에 소자분리막을 형성하는 단계, 상기 핀 활성 영역을 감싸는 게이트 절연막을 형성하면서, 상기 플래너 활성 영역 상에 게이트 절연막을 형성하는 단계, 상기 핀 활성 영역의 양측벽에 상기 핀 활성 영역보다 낮은 높이의 제1게이트 전도막을 형성하면서 상기 플래너 활성 영역의 게이트 절연막 상에 제1게이트 전도막을 형성하는 단계, 및 상기 핀 활성 영역 상부의 상기 게이트 절연막과 상기 제1게이트 전도막 상에 제2게이트 전도막을 형성하면서 상기 플래너 활성 영역의 제1게이트 전도막 상에 제2게이트 전도막을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 핀 트랜지스터 구조를 도시한 단면도이다.
도 3에 도시된 바와 같이, 반도체 기판(31)을 선택적으로 식각하여 핀 활성 영역(33)이 형성되고, 핀 활성 영역(33)의 하부 양측벽에 소자분리막(32)이 형성된다. 계속해서. 핀 활성 영역(33)을 감싸되, 핀 활성 영역(33)의 양측벽 보다 탑부의 두께가 두꺼운 게이트 절연막(34)이 형성되고, 핀 활성 영역(33)의 양측벽에 형성된 핀 활성 영역(33)보다 낮은 높이의 제1게이트 전도막(35)이 형성되고, 핀 활성 영역(33) 상부의 게이트 절연막(34)과 제1게이트 전도막(35) 상에 제2게이트 전도막(36)이 형성된다. 이 때, 제2게이트 전도막(36)은 일함수가 4.2∼6eV인 것이 바람직하다.
상기와 같이, 게이트 절연막을 핀 활성 영역의 양측벽 보다 탑부를 두껍게 형성함으로써, 핀 활성 영역의 탑 코너에 전계가 집중되어 문턱 전압이 감소되는 것을 방지할 수 있다.
도 4a 내지 도 4j는 본 발명의 일실시예에 따른 핀 트랜지스터 제조 방법을 나타낸 사시도이다.
도 4a에 도시된 바와 같이, 반도체 기판(41) 상에 패드 산화막(42) 및 패드 질화막(43)을 트렌치 마스크(Trench mask)로 사용하여 트렌치(도시하지 않음)를 형성한 뒤, 갭필 절연막으로 트렌치를 매립하고, 패드 질화막(43)이 드러나는 타겟으로 갭필 절연막을 평탄화하여 소자분리막(44)을 형성한다. 소자분리막(44)을 형성함에 따라 반도체 기판(41)의 활성 영역(45)이 정의된다.
한편, 패드 산화막(42)은 열산화(Thermal Oxidation)를 이용한 실리콘산화막(SiO2)으로 형성하거나, 화학 기상 증착(CVD)을 사용하여 형성하며 50∼100Å의 두께를 갖는다.
계속해서, 소자분리막(44)을 선택적으로 식각하여 활성 영역의 양측벽을 드러내는 핀 구조를 형성하기 위해, 반도체 기판(41) 상부에 핀 마스크(46)를 증착한다.
도 4b에 도시된 바와 같이, 핀 마스크(46)를 사용하여 소자분리막(44)을 선택적으로 식각하여 트렌치(A)를 형성함으로써 활성 영역(45)의 양측벽을 드러내는 핀 활성 영역을 형성된다. 이하, 활성 영역을 핀 활성 영역이라고 나타낸다.
도 4c에 도시된 바와 같이, O2 플라즈마를 포함하는 애싱(Ashing) 공정을 진 행하여 핀 마스크(46)를 제거한다.
도 4d에 도시된 바와 같이, 게이트 산화(Gate Oxidation) 공정을 실시하여 핀 활성 영역(45)의 양측벽에 게이트 절연막(47)을 형성한다. 이 때, 핀 활성 영역(45)의 탑부에도 게이트 절연막(47)이 일부 두께 형성된다.
한편, 게이트 절연막(47)은 핀 활성 영역(45)의 양측벽 보다 탑부에 약 1.5 배 더 두껍게 형성된다. 이는 핀 활성 영역(45) 상에 패드 산화막(42)이 잔류하기 때문에, 양측벽에 비해 탑부가 두꺼운 게이트 절연막(47)을 가지는 구조이다.
즉 핀 활성 영역(45)의 탑부에 게이트 절연막(47)을 두껍게 형성하여, 핀 트랜지스터의 특성에 따른 핀 활성 영역(45)의 탑 코너에 전계 집중이 발생하는 것을 방지한다. 따라서, 문턱 전압 감소도 방지할 수 있으므로, 소자의 동작 특성을 개선한다.
도 4e는 도 4d를 X∼X' 방향으로 절취한 단면도로써, 핀 활성 영역(45)의 양측벽 및 탑부에 게이트 절연막(47)이 형성되고, 패드 산화막(42) 및 패드 질화막(43)은 잔류하고 있다.
도 4f에 도시된 바와 같이, 트렌치(A)를 포함하는 반도체 기판(41) 상부에 제1게이트 전도막(48)을 증착하여 트렌치(A)를 매립한다. 이후, 패드 질화막(43)과 제1게이트 전도막(48)의 식각 선택비를 이용하는 화학적·기계적 연마(Chemical Mechanical Polishing; CMP)를 실시하여 패드 질화막(43)이 드러나는 타겟으로 제1게이트 전도막(48)을 평탄화한다. 제1게이트 전도막(48)은 예컨대 폴리실리콘막을 사용한다.
도 4g에 도시된 바와 같이, 건식 또는 습식 식각을 실시하여 제1게이트 전도막(48)을 식각하는데, 식각 깊이는 제1게이트 전도막(48)의 높이가 패드 질화막(43)보다 낮을 때까지 진행한다. 이하, 제1게이트 전도막(48)을 제1게이트 전극(48a)으로 나타낸다.
한편, 제1게이트 전도막(48) 식각시, 소자분리막(44)의 일부가 손실된다.
도 4h에 도시된 바와 같이, 인산(H3PO4) 용액을 사용하여 패드 질화막(43)을 제거한다.
도 4i에 도시된 바와 같이, 제1게이트 전극(48a) 상에 제2게이트 전극(49)을 증착한다. 이 때, 제2게이트 전극(49)은 일함수가 4.2∼6eV 인 전극을 사용한다.
도 4j는 도 4i를 X∼X' 방향 및 Y∼Y' 방향으로 절취한 단면도로써, 먼저 X∼X' 방향으로 절취한 단면도를 살펴보면, 반도체 기판(41) 상에 핀 활성 영역(45)이 형성되고, 핀 활성 영역(45)의 하부 양측벽에는 소자분리막(44)이 형성되고, 핀 활성 영역(45)을 둘러싸되, 양측벽에 비해 탑부가 두꺼운 게이트 절연막(47)이 형성되고, 소자분리막(44) 상에 형성되면서 게이트 절연막(47)과 접하는 제1게이트 전극(48a)이 형성되고, 제1게이트 전극(48a) 상에 형성되면서 게이트 절연막(47)과 접하는 제2게이트 전극(49)이 형성됨을 알 수 있다.
Y∼Y' 방향으로 절취한 단면도를 참조하면, 반도체 기판(41) 상부에 제1게이트 전극(48a) 및 제2게이트 전극(49)이 적층되어 형성됨을 알 수 있다.
도 5는 핀 트랜지스터 및 플래너 트랜지스터 구조를 나타낸 단면도이다.
도 5에 도시된 바와 같이, 반도체 기판(51)의 핀 영역의 핀 활성 영역(54)과 플래너 영역(54)이 정의된다. 핀 영역에서 핀 활성 영역(54)의 하부 양측벽에 소자분리막(53)이 형성되고, 플래너 활성 영역(54)의 양측벽에 소자분리막(53)이 형성된다. 핀 영역에서 핀 활성 영역(54)을 감싸는 게이트 절연막(55)과, 플래너 활성 영역의 전면에 게이트 절연막(55)이 형성된다. 이 때, 핀 영역에서 핀 활성 영역(54) 상에 패드 산화막(52)이 형성되어 있다.
핀 활성 영역(54)에서 핀 활성 영역(54)의 양측벽에 핀 활성 영역(54)보다 낮은 높이의 제1게이트 전극(56)과 플래너 활성 영역의 게이트 절연막(55) 상에 형성된 제1게이트 전극(56)이 형성된다. 제1게이트 전극(56)은 폴리실리콘막을 사용한다.
계속해서, 핀 영역에서 핀 활성 영역(54) 상부의 게이트 절연막(55)과 제1게이트 전극(56) 상에 제2게이트 전극(57)이 형성되고, 플래너 활성 영역(54)의 제1게이트 전극(56) 상에 제2게이트 전극(57)이 형성된다. 제2게이트 전극(57)은 일함수가 4.2∼6eV 인 전극을 적용한다.
상기와 같이, 핀 트랜지스터와 플래너 트랜지스터를 동시에 구현하면서, 핀 트랜지스터의 핀 활성 영역의 탑 코너에 전계 집중되는 현상을 방지하여 소자의 문턱 전압 감소를 개선할 수 있다.
따라서, 소자의 신뢰성 및 속도를 향상시킬 수 있다. 이하, 핀 트랜지스터와 플래너 트랜지스터를 동시에 구현하는 반도체 소자 제조 방법에 대해 알아보기로 한다.
도 6a 내지 도 6i는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
도 6a에 도시된 바와 같이, 핀(Fin) 트랜지스터 영역과 플래너(Planar) 트랜지스터 영역이 구분된 반도체 기판(61) 상에 패드 산화막(62)과 패드 질화막(63)을 적층 형성된 트렌치 마스크를 형성한다.
여기서, 패드 산화막(62)은 터널링 산화막으로서, 열산화를 이용한 실리콘산화막(SiO2)으로 성장시키거나 화학기상증착(CVD)으로 SiO2를 증착한다. 이 때, 패드 산화막(62)은 50∼100Å의 두께로 형성한다. 패드 질화막(63)은 실리콘질화막(Si3N4)를 사용하며, 100∼200Å의 두께로 형성한다.
이어서, 패드 산화막(62) 및 패드 질화막(63)을 식각 베리어로 반도체 기판(61)을 선택적으로 식각하여 트렌치를 형성한다. 계속해서, 트렌치가 형성된 반도체 기판(61)의 전면에 트렌치 갭필 절연막을 증착하여 트렌치를 매립하고, 화학적·기계적 연마(CMP)를 실시하여 패드 질화막(63)이 드러나는 타겟으로 트렌치 갭필 절연막을 평탄화하여 소자분리막(64)을 형성한다. 소자분리막(64)이 형성됨으로써, 활성 영역(65)이 정의된다. 이하, 핀 트랜지스터 영역의 활성 영역을 핀 활성 영역이라고 나타낸다.
도 6b에 도시된 바와 같이, 소자분리막(64)이 형성된 결과물 상에 소자분리막(64)을 선택적으로 식각하여 핀 활성 영역(65)의 양측벽을 드러내기 위한 핀 마스크(66)를 형성한다. 핀 마스크(66)는 포토레지스트 패턴으로 형성한다.
계속해서, 핀 마스크(66)를 사용하여 핀 트랜지스터 영역의 소자분리막(44)을 선택적으로 식각하여 트렌치를 형성한다. 상기 공정은 도 4b를 참조한다.
소자분리막(44)의 선택적으로 식각한 후, O2 애싱 공정을 실시하여 핀 마스크(66)를 스트립한다.
도 6c에 도시된 바와 같이, 핀 트랜지스터 영역은 덮고, 플래너 트랜지스터 영역의 활성 영역(65)은 오픈하는 포토레지스트 패턴(67)을 형성한다. 계속해서, 포토레지스트 패턴(67)을 베리어로 하여 플래너 활성 영역 상의 패드 질화막(63) 및 패드 산화막(62)을 제거한다. 이 때, 소자분리막(64)도 소정 두께 식각된다. 이후, 포토레지스트 패턴(67)을 스트립한다.
도 6d에 도시된 바와 같이, 반도체 기판(61) 전면에 게이트 산화(Gate Oxidation) 공정을 진행하여 핀 트랜지스터 영역에서는 핀 활성 영역(65)의 양측벽과 탑부에 게이트 절연막(68)이 형성되고, 플래너 트랜지스터 영역에서는 플래너 활성 영역(65) 상에 게이트 절연막(68)이 형성된다. 핀 트랜지스터 영역에서 핀 활성 영역(65)에 게이트 절연막(68)이 형성되는 공정은 도 4d를 참조한다.
한편, 핀 트랜지스터 영역에서 게이트 절연막(68)은 핀 활성 영역(65)의 양측벽에 비해 탑부가 두껍게 형성되는데, 이는 핀 활성 영역(65) 상의 패드 산화막(62)이 잔류하고 있기 때문에, 양측벽의 두께에 비해 약 1.5 배 두꺼운 두께를 갖는다.
도 6e에 도시된 바와 같이, 핀 트랜지스터 영역과 플래너 트랜지스터 영역을 포함하는 전면에 제1게이트 전도막(69)을 증착한다. 이 때, 제1게이트 전도막(69)은 폴리실리콘막을 사용한다.
도 6f에 도시된 바와 같이, 제1게이트 전도막(69)과 패드 질화막(63)의 선택비를 이용한 CMP 를 실시하여 제1게이트 전도막(69)를 평탄화한다.
도 6g에 도시된 바와 같이, 건식 또는 습식 식각을 실시하여 제1게이트 전도막(69)을 식각하는데, 식각 깊이는 제1게이트 전도막(69)의 높이가 패드 질화막(63)보다 낮을 때까지 진행한다. 이하, 제1게이트 전도막(69)을 제1게이트 전극(69a)으로 나타낸다. 상기 공정은 도 4g를 참조한다. 한편, 제1게이트 전도막(69) 식각시, 소자분리막(64)의 일부가 손실된다.
도 6h에 도시된 바와 같이, 인산(H3PO4) 용액을 사용하여 핀 트랜지스터 영역의 패드 질화막(63)을 제거한다.
도 6i에 도시된 바와 같이, 핀 트랜지스터 영역과 플래너 트랜지스터 영역의 제1게이트 전극(69a) 상에 제2게이트 전극(70)을 증착한다. 이 때, 제2게이트 전극(70)은 일함수가 4.2∼6eV 인 전극을 사용한다.
도 6j에 도시된 바와 같이, 게이트 패터닝 공정을 실시하여 핀 트랜지스터 영역과 플래너 트랜지스터 영역에 게이트 절연막(68), 제1게이트 전극(69a) 및 제2게이트 전극(70)이 적층된 게이트 전극을 형성한다. 상기한 공정 중 핀 트랜지스터 영역에 관한 공정은 도 4i를 참조한다.
상술한 바와 같이, 상기한 구조를 갖는 반도체 소자는, 핀 트랜지스터 영역 에서 게이트 절연막이 핀 활성 영역의 양측벽에 비해 탑부가 두꺼운 구조를 채용하여 종래의 핀 활성 영역의 탑 코너에 전계가 집중되는 현상을 방지하여, 문턱 전압이 낮아지는 문제점을 해결할 수 있다.
또한, 게이트 전도막으로 제1게이트 전극 상에 일함수가 4.2∼6eV 인 제2게이트 전극을 형성함으로써, 문턱 전압이 낮아지는 문제점을 해결하여 소자의 신뢰성을 개선하고, 동작 속도를 향상시킬 수 있다.
또한, 핀 트랜지스터에서 제1게이트 전극의 높이를 조절함으로써, 높은 일함수를 갖는 제2게이트 전극의 높이를 조절할 수 있게 되어, 공정 마진과 소자 마진도 높아진다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 핀 트랜지스터 소자에서, 핀 활성 영역의 측면부에는 얇은 게이트 절연막과 제1게이트 전도막을, 핀 활성 영역의 탑 부분에는 두꺼운 게이트 절연막과 핀 탑 코너 절연막 영역까지 워크 펑션이 4.2∼6eV 이상인 제2게이트 전도막을 적용하여, 문턱 전압의 감소를 억제한다.
따라서, 낮은 문턱 전압으로 인한 소자의 신뢰성이 떨어지는 문제점을 해결하고, 핀 트랜지스터와 플래너 트랜지스터를 한 기판에 형성시켜, 플래너 트랜지스터에는 얇은 게이트 절연막을 형성할 수 있으므로, 소자의 신뢰성 및 소자의 동작 속도를 향상시킬 수 있는 효과가 있다.

Claims (20)

  1. 핀 활성 영역;
    상기 핀 활성 영역의 하부 양측벽에 형성된 소자분리막;
    상기 핀 활성 영역을 감싸는 게이트 절연막;
    상기 핀 활성 영역의 양측벽에 형성된 상기 핀 활성 영역보다 낮은 높이의 제1게이트 전도막; 및
    상기 핀 활성 영역 상부의 상기 게이트 절연막과 상기 제1게이트 전도막 상에 형성된 제2게이트 전도막
    을 제공하는 핀 트랜지스터.
  2. 제1항에 있어서,
    상기 게이트 절연막은 상기 핀 활성 영역의 측면부 보다 상부에서 더 두껍게 형성된 핀 트랜지스터.
  3. 제2항에 있어서,
    상기 상부에 형성된 게이트 절연막은 상기 측면부에 형성된 게이트 절연막에 비해 1.5 배 두껍게 형성된 핀 트랜지스터.
  4. 제1항에 있어서,
    상기 제2게이트 전도막은 일함수가 4.2∼6eV인 핀 트랜지스터.
  5. 핀 활성 영역과 플래너 영역이 정의된 반도체 기판;
    상기 핀 활성 영역 및 상기 플래너 활성 영역의 하부 양측벽에 형성된 소자분리막;
    상기 핀 활성 영역을 감싸는 게이트 절연막과, 상기 플래너 활성 영역 상에 형성된 게이트 절연막;
    상기 핀 활성 영역의 양측벽에 형성된 상기 핀 활성 영역보다 낮은 높이의 제1게이트 전도막과 상기 플래너 활성 영역의 게이트 절연막 상에 형성된 제1게이트 전도막; 및
    상기 핀 활성 영역 상부의 상기 게이트 절연막과 상기 제1게이트 전도막 상에 형성된 제2게이트 전도막과 상기 플래너 활성 영역의 제1게이트 전도막 상에 형성된 제2게이트 전도막
    을 포함하는 반도체 소자.
  6. 제5항에 있어서,
    상기 게이트 절연막은 상기 핀 활성 영역의 측면부 보다 상부에서 더 두껍게 형성된 반도체 소자.
  7. 제5항에 있어서,
    상기 상부에 형성된 게이트 절연막은 상기 측면부에 형성된 게이트 절연막에 비해 1.5 배 두껍게 형성된 반도체 소자.
  8. 제5항에 있어서,
    상기 제2게이트 전도막은 일함수가 4.2∼6eV인 반도체 소자.
  9. 핀 활성 영역을 형성하는 단계;
    상기 핀 활성 영역의 하부 양측벽에 소자분리막을 형성하는 단계;
    상기 핀 활성 영역을 감싸는 게이트 절연막을 형성하는 단계;
    상기 핀 활성 영역의 양측벽에 상기 핀 활성 영역보다 낮은 높이의 제1게이트 전도막을 형성하는 단계; 및
    상기 핀 활성 영역 상부의 상기 게이트 절연막과 상기 제1게이트 전도막 상 에 제2게이트 전도막을 형성하는 단계
    를 포함하는 핀 트랜지스터 제조 방법.
  10. 제9항에 있어서,
    상기 게이트 절연막은 상기 핀 활성 영역의 측면부 보다 상부에서 더 두껍게 형성하는 핀 트랜지스터 제조 방법.
  11. 제10항에 있어서,
    상기 상부에 형성된 게이트 절연막은 상기 측벽에 형성된 게이트 절연막에 비해 1.5 배 두껍게 형성하는 핀 트랜지스터 제조 방법.
  12. 제9항에 있어서,
    상기 핀 활성 영역은, 그 상부에 패드 산화막을 포함하는 핀 트랜지스터 제조 방법.
  13. 제9항에 있어서,
    상기 핀 활성 영역의 측벽에 상기 핀 활성 영역 보다 낮은 높이를 가지는 제1게이트 전도막을 형성하는 단계는,
    건식 식각 또는 습식 식각으로, 상기 제1게이트 전도막을 일부 식각하여 높이를 조절하는 핀 트랜지스터 제조 방법.
  14. 제9항에 있어서,
    상기 제2게이트 전도막은 일함수가 4.2∼6eV인 핀 트랜지스터 제조 방법.
  15. 핀 활성 영역과 플래너 영역이 정의된 반도체 기판을 제공하는 단계;
    상기 핀 활성 영역 및 상기 플래너 활성 영역의 하부 양측벽에 소자분리막을 형성하는 단계;
    상기 핀 활성 영역을 감싸는 게이트 절연막을 형성하면서, 상기 플래너 활성 영역 상에 게이트 절연막을 형성하는 단계;
    상기 핀 활성 영역의 양측벽에 상기 핀 활성 영역보다 낮은 높이의 제1게이트 전도막을 형성하면서 상기 플래너 활성 영역의 게이트 절연막 상에 제1게이트 전도막을 형성하는 단계; 및
    상기 핀 활성 영역 상부의 상기 게이트 절연막과 상기 제1게이트 전도막 상에 제2게이트 전도막을 형성하면서 상기 플래너 활성 영역의 제1게이트 전도막 상 에 제2게이트 전도막을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  16. 제15항에 있어서,
    상기 핀 활성 영역의 상기 게이트 절연막은 상기 핀 활성 영역의 양측벽 보다 상부의 두께를 더 두껍게 형성하는 반도체 소자 제조 방법.
  17. 제16항에 있어서,
    상기 게이트 절연막은 상기 핀 활성 영역의 양측벽에 형성된 게이트 절연막에 비해 1.5 배 두껍게 형성하는 반도체 소자 제조 방법.
  18. 제15항에 있어서,
    상기 핀 활성 영역은, 그 상부에 패드 산화막을 포함하는 반도체 소자 제조 방법.
  19. 제15항에 있어서,
    상기 핀 활성 영역의 측벽에 상기 핀 활성 영역 보다 낮은 높이를 가지는 제1게이트 전도막을 형성하는 단계는,
    건식 식각 또는 습식 식각으로, 상기 제1게이트 전도막을 일부 식각하여 높이를 조절하는 반도체 소자 제조 방법.
  20. 제15항에 있어서,
    상기 제2게이트 전도막은 일함수가 4.2∼6eV인 반도체 소자 제조 방법.
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