KR20050099330A - 다마신 게이트를 갖는 수직 채널 핀 전계효과 트랜지스터 - Google Patents

다마신 게이트를 갖는 수직 채널 핀 전계효과 트랜지스터 Download PDF

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Abstract

다마신 게이트를 갖는 수직 채널 핀 전계효과 트랜지스터를 제공한다. 이 트랜지스터는 반도체 기판과 상기 반도체 기판 상에 형성되어 수직으로 신장된 핀을 포함한다. 상기 핀의 상부를 가로지르는 게이트 전극이 상기 핀의 상부 및 양 측벽을 감싸고있다. 상기 게이트 전극의 측벽에 측벽 스페이서가 형성되고, 상기 게이트 전극 양측의 핀에 소오스/드레인이 형성된다. 상기 게이트 전극은 상기 핀의 표면을 따라 콘포말하게 형성된 제 1 게이트 전극과 상기 제 1 게이트 전극 상에 형성된 제 2 게이트 전극이 중첩된 구조를 가진다.

Description

다마신 게이트를 갖는 수직 채널 핀 전계효과 트랜지스터{VERTICAL CHANNEL FIN FET HAVING A DAMASCENE GATE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 더 구체적으로 다마신 게이트를 갖는 수직 채널 핀 전계효과 트랜지스터 및 그 제조방법에 관한 것이다.
소자의 성능은 일반적으로 소자의 크기를 줄임으로써 개선된다. 그러나, 채널의 길이가 100 ㎚ 이하로 축소되면 전통적인 수평채널(planar channel)을 갖는 전계효과 트랜지스터는 몇 가지 문제점을 유발한다. 수평채널을 갖는 전계효과 트랜지스터전계효과 트랜지스터게이트 전극이 형성된 구조로서, 채널 상·하부의 전계가 비 대칭적으로 형성되어 채널길이가 줄어들 수록 소오스 및 드레인의 영향으로 인하여 게이트의 채널 제어 능력이 저하되는 현상이 발생한다. 트랜지스터의 채널에 대한 게이트의 제어능력을 향상시키기 위해 도입된 것이 이중 게이트(double gate), 혹은 삼중 게이트 전계효과 트랜지스터(triple gate field effect transistor)이다. 이중 게이트, 혹은 삼중 고이트 전계효과 트랜지스터는 게이트가 채널을 감싸는 구조로서, 채널에 대칭적인 전계가 인가되어 게이트의 채널 제어 능력이 향상되어 단채널효과를 억제할 수 있다.
핀 전계효과 트랜지스터(FinFET;fin field effect transistor)는 핀의 폭을 조절하여 완전 공핍 채널을 형성함으로써 단채널 효과를 억제함과 동시에 드레인 전류를 높일 수 있는 구조를 가진다. 초기의 핀 전계효과 트랜지스터는 게이트 도전막을 형성한 후 패터닝에 의해 게이트 전극을 형성하였는데, 게이트 도전막이 수평으로 높여진 부분에 비하여 핀 측벽에 인접한 부분의 두께가 두껍기 때문에 패터닝이 어렵고 도전막의 잔류물이 핀의 측벽에 잔존하는 문제가 있었다.
이러한 문제를 극복하기 위하여 다마신 게이트를 가지는 핀 전계효과 트랜지스터가 소개되었다. 이 트랜지스터는 다마신 공정을 이용하여 게이트 전극을 형성함으로써 도전막의 패터닝 공정을 없애고, 게이트 도전막의 잔류물이 핀의 측벽에 잔존하는 문제를 해결하였다.
한편, 빠른 신호 전송 및 저소비전력이 요구되는 고성능 소자는 저저항 게이트 및 듀얼 게이트 등이 필요한데, 다마신 게이트를 가지는 핀 전계효과 트랜지스터는 게이트 전극의 저항이 높고, 충분한 도우핑이 이루어지지 않아 고성능 소자에 적용하기에는 부적합면이 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 수직 채널을 갖는 핀 전계효과 트랜지스터의 문제점을 해결하기 위하여 게이트 형성이 용이한 구조를 갖는 핀 전계효과 트랜지스터 및 그 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고성능 소자에 적합한 핀 전계효과 트랜지스터 및 그 제조 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 다마신 게이트를 갖는 핀 전계효과 트랜지스터를 제공한다. 이 트랜지스터는 반도체 기판과 상기 반도체 기판 상에 형성되어 수직으로 신장된 핀을 포함한다. 상기 핀의 상부를 가로지르는 게이트 전극이 상기 핀의 상부 및 양 측벽을 감싸고있다. 상기 게이트 전극의 측벽에 측벽 스페이서가 형성되고, 상기 게이트 전극 양측의 핀에 소오스/드레인이 형성된다. 상기 게이트 전극은 상기 핀의 표면을 따라 콘포말하게 형성된 제 1 게이트 전극과 상기 제 1 게이트 전극 상에 형성된 제 2 게이트 전극이 중첩된 구조를 가진다.
상기 기술적 과제를 달성하기 위하여 본 발명은 다마신 게이트를 갖는 핀 전계효과 트랜지스터의 제조방법을 제공한다. 반도체 기판을 패터닝하여 핀을 형성함과 동시에 소자분리 영역을 정의한다. 상기 소자분리 영역에 절연막을 채워 소자분리막을 형성한다. 다마신 공정을 적용하여 상기 핀의 상부를 가로지르며 상기 핀의 표면을 따라 콘포말하게 형성된 제 1 게이트 패턴 및 상기 제 1 게이트 패턴 상에 적층된 제 2 게이트 전극을 포함하는 게이트 패턴을 형성한다. 상기 게이트 패턴 양측의 핀에 소오스/드레인 영역을 형성한다. 상기 게이트 전극의 측벽에 측벽 스페이서를 형성한다. 상기 게이트전극과 상기 측벽 스페이서를 식각마스크로 사용하여 상기 소자분리막을 리세스 시키어 상기 핀의 측벽의 소오스/드레인 표면을 노출시킨다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 본른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1a은 본 발명의 제 1 실시예에 따른 핀 전계효과 트랜지스터를 설명하기 위한 평면도이다.
도 1b는 도 1a의 I-I'를 따라 취해진 단면도이다.
도 1c는 도 1a의 Ⅱ-Ⅱ'를 따라 취해진 단면도이다.
도 1a, 도 1b 및 도 1c를 참조하면, 반도체 기판(10) 상에 수직으로 신장된 핀(20)이 형성되고, 상기 핀(20)과 교차하는 게이트 그루브(26g)를 갖는 소자분리막(18)이 상기 핀(20)의 측벽을 둘러싼다. 상기 게이트 그루브(26)의 바닥은 리세스된 소자분리막(18r)으로 이루어진다. 상기 게이트 그루브(26g)를 채우는 게이트 전극(31g)이 상기 핀의 상부 및 양측벽을 감싼다. 상기 게이트 전극(31g)과 상기 핀의 상부면 사이에는 캐핑층(12c)이 개재되고, 상기 게이트 전극(31g)과 상기 핀의 양측벽 사이에 게이트 절연막(28)이 개재된다. 상기 게이트 전극(31g)의 양측벽에는 측벽 스페이서(34)가 형성되어 있고, 상기 게이트 전극(31g) 양측의 핀에는 소오스/드레인(32s, 32d)이 각각 형성되어 있다. 상기 소자분리막(18)은 상기 측벽 스페이서(34)의 외측벽에 정렬되어 리세스된 부분(18b)을 가진다. 따라서, 상기 핀(20)의 측벽이 일부분 노출되고, 상기 노출된 측벽에 상기 소오스/드레인(32s, 32d)의 표면이 노출된다. 따라서, 상기 게이트 전극과 평행한 방향으로 상기 소오스/드레인(32s, 32d)의 표면은 상기 핀의 두께보다 넓은 폭을 가질 수 있다.
상기 게이트 전극(31g)은 상기 핀(20)의 측벽 및 상부면을 콘포말하게 덮는 제 1 게이트 전극(29g)과 상기 제 1 게이트 전극(29g) 상에 형성된 제 2 게이트 전극(30g)를 포함한다. 상기 제 2 게이트 전극(30g)는 다마신 공정으로 형성되기 때문에 평탄한 상부면을 가질 수 있다. 상기 제 1 게이트 전극(29g)은 금속 실리사이드화된 실리콘 또는 실리콘 게르마늄이거나, 상기 소오스/드레인(32s, 32d)과 동일한 도전형으로 도우핑된 실리콘 또는 실리콘 게르마늄일 수 있다. 즉, 상기 제 1 게이트 전극(29g)은 NMOS트랜지스터 및 PMOS트랜지스터 각각에 다른 도전형을 가지도록 형성할 수 있다. 따라서, 듀얼 게이트가 적용되는 고성능 소자에의 적용이 가능하다. 또한, n형 불순물 또는 p형 불순물이 도우핑된 실리콘 또는 실리콘 게르마늄의 페르미 에너지 준위가 전도대(conduction band) 또는 가전자대(valence band)에 근접하는 것에 비해 금속 실리사이드는 금지대(forbidden band)의 중간갭(mid-gap) 근처에 위치하기 때문에 NMOS 트랜지스터 및 PMOS 트랜지스터에 공통적으로 적용될 수 있다.
상기 제 2 게이트 전극(30g)은 전기전도성이 우수한 물질로써 금속, 금속 실리사이드, 또는 금속 실리사이드와 금속의 적층층으로 형성할 수 있다. 상기 제 1 게이트 전극(29g)과 상기 제 2 게이트 전극(30g) 사이에 도전성 접착층(conductive adhesion layer)이 더 형성될 수도 있다.
도시하지는 않았지만, 상기 소오스/드레인(32s, 32d)에 접속되는 전극은 상기 핀의 상부면 및 상기 핀의 노출된 측벽에 접촉될 수 있다. 즉, 핀의 두께가 수십 나노 정도가 되더라도 핀 측벽에 노출되는 소오스/드레인에 전극이 접속되기 때문에 저항을 낮출 수 있다. 또한, 상기 소오스/드레인 및 상기 게이트 전극의 노출된 표면에 실리사이드층을 형성하여 저항을 더욱 더 낮출 수도 있다.
상기 소자 분리막은 상기 소오스/드레인의 접합깊이만큼 리세스된 구조를 가질 수도 있다.
도 2a 내지 도 5a는 본 발명의 제 1실시예에 따른 핀 전계효과 트랜지스터의 제조방법을 설명하기 위한 공정단면도들이다.
도 2b 내지 도 5b는 각각 도 2a 내지 도 5a의 I-I'를 따라 취해진 공정단면도들이다.
도 2c 내지 도 5c는 각각 도 2a 내지 도 5a의 Ⅱ-Ⅱ'를 따라 취해진 공정단면도들이다.
도 2a, 2b 및 2c를 참조하면, 반도체 기판(10) 상에 하드마스크막을 형성하고, 상기 하드마스크막 상에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴은 핀을 형성하기 위한 오프닝을 가진다. 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 하드마스크막 및 상기 반도체 기판(10)을 패터닝하여 수직으로 신장된 핀(20) 및 소자분리 영역을 정의한다. 상기 핀(20)의 상부에 하드마스크 패턴(12p)이 형성된다. 상기 포토레지스트 패턴을 제거한다. 상기 포토레지스트 패턴은 상기 하드마스크막을 패터닝한 후 제거할 수도 있다. 이 경우, 상기 하드마스크 패턴(12p)을 식각마스크로 사용하여 상기 반도체 기판(10)을 패터닝할 수 있다. 상기 반도체 기판(10)의 전면에 상기 소자분리 영역을 채우는 절연막을 형성하고, 화학적 기계적 연마공정에 의해 상기 절연막을 연마하여 상기 하드마스크 패턴(12p)을 노출시킴과 동시에 상기 소자분리 영역에 소자분리막(18)을 형성한다.
도 3a, 3b 및 3c를 참조하면, 상기 소자분리막(18)이 형성된 기판 상에 절연막을 형성하고, 상기 절연막 상에 게이트 오프닝을 가지는 포토레지스트 패턴을 형성한다. 상기 게이트 오프닝은 상기 핀의 상부를 가로지른다. 상기 절연막은 상기 하드마스크막과 동일한 물질로 형성할 수 있다.
이어서, 다마신 공정을 적용하여 상기 핀의 상부 및 양측벽을 둘러싸는 게이트 전극을 형성한다. 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 절연막을 식각하여 절연막 패턴(22p) 및 게이트 그루브(26g)를 형성한다. 상기 게이트 그루브(26g)는 상기 핀(20)의 양측벽을 노출시킨다. 도시된 것과 같이 상기 하드마스크 패턴(12p)의 일부분도 식각될 수 있으나, 이는 공정 조건에 따라 변동될 수 있다. 상기 게이트 그루브(26g)는 바닥에 소자분리막(18)이 잔존하도록 형성한다. 상기 핀의 노출된 측벽에 불순물을 주입하여 채널 영역을 형성할 수도 있다. 상기 채널 영역은 상기 핀을 형성한 후 불순물을 주입하여 형성할 수도 있다. 상기 포토레지스트 패턴을 제거한다. 상기 포토레지스트 패턴은 상기 절연막 패턴(22p)을 형성한 후 식각할 수도 있다. 이 경우, 상기 절연막 패턴(22p)을 식각마스크로 사용하여 상기 게이트 그루브(26g)를 형성할 수 있다.
상기 게이트 그루브(26g)에 노출된 핀(20)의 표면에 게이트 절연막(28)을 형성한다. 상기 게이트 절연막(28)이 형성된 기판의 전면에 제 1 게이트 도전막(29)을 콘포말하게 형성한다. 상기 제 1 게이트 도전막(29)은 비정질 또는 다결정의 실리콘 또는 실리콘게르마늄으로 형성할 수 있다. 상기 제 1 게이트 도전막(29)은 실리사이드화 공정 또는 이온 확산에 의해 저항을 낮출 수 있는데, 그 두께는 실리사이드화 공정 또는 이온 확산 공정에서 완전히 실리사이드화 되거나 균일하게 이온이 확산될 수 있을 정도의 두께로 형성하는 것이 바람직하다.
예컨대, 상기 제 1 게이트 도전막(29) 상에 코발트, 니켈, 티타늄 및 텅스텐 등의 금속 가운데 선택된 하나를 형성하고 통상의 실리사이드화공정을 적용하여 저항을 낮추거나, 실리콘 또는 실리콘 게르마늄의 층착시 이온을 확산시키거나, 콘포말한 실리콘 또는 실리콘 게르마늄을 형성한 후 이온 주입 공정에 의해 이온을 주입할 수 있다. 이 때, 이온 주입은 경사 이온 주입법(oblique ion implantation)을 적용하는 것이 바람직하다.
도 4a, 4b 및 4c를 참조하면, 상기 제 1 게이트 도전막(29)이 형성된 기판의 전면에 상기 게이트 그루브(26g)를 채우는 제 2 게이트 제 2 게이트 도전막(30)을 형성한다. 상기 제 2 게이트 도전막(30)은 금속 금속 실리사이드, 또는 금속 실리사이드와 금속의 적층층으로 형성할 수 있다. 상기 제 2 게이트 도전막(30)을 형성하기 이전에 상기 제 1 게이트 도전막(29) 상에 도전성 접착층을 더 형성할 수도 있다.
도 5a, 5b 및 5c를 참조하면, 상기 제 1 게이트 도전막(29) 및 상기 제 2 게이트 도전막(30)을 리세스 시키어 상기 게이트 그루브(26g) 내에 형성된 게이트 전극(31g)을 형성한다. 상기 제 1 게이트 도전막(29) 및 상기 제 2 게이트 도전막(30)은 에치백 또는 화학적 기계적 연마공정에 의해 리세스 시킬 수 있다. 상기 게이트 전극(31g)은 상기 게이트 그루브(26g) 내에 콘포말하게 형성된 제 1 게이트 전극(29g)과 상기 제 1 게이트 전극(29g) 상에 형성되며 평평한 상부면을 가지는 제 2 게이트 전극(30g)으로 이루어진다. 상기 게이트 전극(31g) 양측에 노출되는 절연막(22)을 제거하여 상기 게이트 전극(31g)의 측벽을 노출시킨다.
상기 게이트 전극(31g)을 식각마스크로 사용하여 상기 하드마스크 패턴(12p)을 식각한다. 상기 하드마스크 패턴(12p)이 제거되어 상기 게이트 전극(31g) 양측으로 상기 핀(20)의 상부면이 노출되고, 상기 게이트 전극(31g)과 상기 핀(20) 사이에 하드마스크 패턴이 잔존하여 캐핑층(12c)이 형성된다. 상기 게이트 전극(31g)을 이온주입 마스크로 사용하여 상기 핀(20) 내에 불순물을 주입하여 상기 게이트 전극(31g) 양측의 핀에 소오스/드레인(32s, 32d)을 각각 형성한다. 상기 게이트 전극(31g)의 양측벽에 측벽 스페이서(34)를 형성한다. 상기 측벽 스페이서(34)는 상기 핀(20)의 상부에서 상기 게이트 전극(31g) 및 상기 캐핑층(12c)의 측벽을 덮고, 상기 소자분리막(18)의 상부에서는 상기 게이트 전극(31g)의 측벽을 덮는다.
계속해서, 상기 측벽 스페이서(34) 및 상기 게이트 전극(31g)을 식각마스크로 사용하여 상기 소자분리막(18)을 식각하여 상기 핀의 측벽을 노출시킨다. 상기 소자분리막(18)은 상기 측벽 스페이서(34)의 외측벽에 정렬되어 리세스 되어 상기 핀의 측벽이 노출된다. 상기 핀의 노출된 측벽에 상기 소오스/드레인이 노출된다. 따라서, 상기 소오스/드레인의 표면적을 증가시킬 수 있다. 상기 소오스/드레인은 경사이온주입 방법을 이용하여 형성하거나, 주입 깊이를 조절함으로써 상기 핀의 측벽에 노출되는 소오스/드레인의 표면적을 결정할 수 있다. 또한, 상기 소자분리막의 리세스 깊이에 따라 상기 소오스/드레인의 표면적이 조절될 수도 있다.
결과적으로, 도 1a, 도 1b 및 도 1c에 도시된 것과 같이 수십 나노 폭의 핀을 형성하더라도 핀 측벽의 소오스/드레인이 노출되기 때문에 상기 소오스/드레인의 표면적을 증가시킬 수 있다. 따라서, 후속공정에서 상기 소오스/드레인에 접속되는 전극을 형성할 때, 상기 핀의 상부면 및 상기 핀의 측벽에 노출된 소오스/드레인에 전극을 전기적으로 접속시킴으로써 핀 두께의 축소에 따른 저항에 대한 영향을 억제할 수 있다. 상기 소오스/드레인은 상기 소자분리막을 리세스시킨 후에 형성할 수도 있다. 상기 소자분리막을 리세스시킨 후 경사이온주입 방법을 적용함으로써 균일한 도핑 농도의 소오스/드레인을 형성할 수 있다. 또한, 상기 소오스/드레인의 면적은 상기 소자분리막의 리세스 깊이에 따라 조절될 수 있다.
도 6a은 본 발명의 제 2 실시예에 따른 핀 전계효과 트랜지스터를 설명하기 위한 평면도이다.
도 6b는 도 6a의 Ⅲ-Ⅲ'를 따라 취해진 단면도이다.
도 6c는 도 6a의 Ⅳ-Ⅳ'를 따라 취해진 단면도이다.
도 6a, 도 6b 및 도 6c를 참조하면, 반도체 기판(50) 상에 수직으로 신장된 핀(60)이 형성되고, 상기 핀(60)과 교차하는 게이트 그루브(66g)를 갖는 소자분리막(58)이 상기 핀(60)의 측벽을 둘러싼다. 상기 게이트 그루브(66g)를 채우는 게이트 전극(71g)이 상기 핀의 상부 및 양측벽을 감싼다. 상기 게이트 전극(71g)과 상기 핀의 상부면 사이에는 캐핑층(52c)이 개재되고, 상기 게이트 전극(71g)과 상기 핀의 양측벽 사이에 게이트 절연막(68)이 개재된다. 상기 게이트 전극(71g)의 양측벽에는 측벽 스페이서(74)가 형성되어 있고, 상기 게이트 전극(71g) 양측의 핀에는 소오스/드레인(72s, 72d)이 각각 형성되어 있다.
제 1 실시예와 마찬가지로 상기 게이트 전극(71g)은 제 1 게이트 전극 (69g)과 제 2 게이트 전극(70g)가 적층된 구조를 가진다. 상기 제1 게이트 전극(69g) 및 상기 제 2 게이트 전극(70g)는 제 1 실시예와 같은 물질 및 방법으로 형성할 수 있다. 상기 핀(60)은 상기 게이트 전극(71g)와 중첩되는 부분과, 상기 소오스/드레인(72s, 72d)으로 구분할 수 있다. 상기 게이트 전극(71g)와 중첩되는 부분은 상기 게이트 전극(71g)에 자기정렬되어 상기 소오스/드레인(72s, 72d)이 형성되는 부분보다 폭이 좁다. 상기 게이트 전극(71g)에 중첩된 부분에 채널 영역이 형성된다. 따라서, 상기 채널 영역은 상기 게이트 전극(71g)에 자기정렬된다. 결과적으로, 상기 게이트 전극과 평행한 방향으로 상기 소오스/드레인(72s, 72d)의 표면은 상기 게이트 전극(71g)과 중첩된 핀의 두께보다 넓은 폭을 가질 수 있다. 즉, 게이트 전극에 제어되는 채널 영역의 핀은 수십 나노 정도의 두께로 형성하더라도 소오스/드레인이 형성되는 핀은 두껍게 형성할 수 있기 때문에 소오스/드레인의 저항은 낮출 수 있다. 또한, 상기 소오스/드레인 및 상기 게이트 전극의 노출된 표면에 실리사이드층을 형성하여 저항을 더욱 더 낮출 수도 있다.
도 7a 내지 도 10a는 본 발명의 제 2 실시예에 따른 핀 전계효과 트랜지스터의 제조방법을 설명하기 위한 공정단면도들이다.
도 7b 내지 도 10b는 각각 도 7a 내지 도 10a의 Ⅲ-Ⅲ'를 따라 취해진 공정단면도들이다.
도 7c 내지 도 10c는 각각 도 7a 내지 도 10a의 Ⅳ-Ⅳ'를 따라 취해진 공정단면도들이다.
도 7a, 7b 및 7c를 참조하면, 반도체 기판(50) 상에 하드마스크막을 형성하고, 상기 하드마스크막 상에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴은 핀을 형성하기 위한 오프닝을 가진다. 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 하드마스크막 및 상기 반도체 기판(50)을 패터닝하여 수직으로 신장된 핀(60) 및 소자분리 영역을 정의한다. 상기 핀(60)의 상부에 하드마스크 패턴(62p)이 형성된다. 상기 포토레지스트 패턴을 제거한다. 상기 포토레지스트 패턴은 상기 하드마스크 패턴(62p)을 형성한 후 제거할 수도 있다. 이 경우, 상기 하드마스크 패턴(62p)을 식각마스크로 사용하여 상기 반도체 기판(50)을 패터닝할 수 있다. 상기 반도체 기판(50)의 전면에 상기 소자분리 영역을 채우는 절연막을 형성하고, 화학적 기계적 연마공정에 의해 상기 절연막을 연마하여 상기 하드마스크 패턴(52p)을 노출시킴과 동시에 상기 소자분리 영역에 소자분리막(58)을 형성한다.
도 8a, 8b 및 8c를 참조하면, 상기 소자분리막(58)이 형성된 기판 상에 절연막을 형성하고, 상기 절연막 상에 게이트 오프닝을 가지는 포토레지스트 패턴을 형성한다. 상기 게이트 오프닝은 상기 핀(60)의 상부를 가로지른다. 상기 절연막은 상기 하드마스크막과 동일한 물질로 형성할 수 있다.
이어서, 다마신 공정을 적용하여 상기 핀의 상부 및 양측벽을 둘러싸는 게이트 전극을 형성한다. 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 절연막을 식각하여 게이트 그루브(66g) 및 절연막 패턴(62p)를 형성한다. 상기 게이트 그루브(66g)는 상기 핀(60)의 양측벽을 노출시킨다. 도시된 것과 같이 상기 하드마스크 패턴(52p)의 일부분도 식각될 수 있으나, 이는 공정 조건에 따라 변동될 수 있다. 상기 게이트 그루브(66g)는 바닥에 소자분리막(58)이 잔존하도록 형성한다. 상기 포토레지스트 패턴(64)를 제거한다. 상기 포토레지스트 패턴(64)는 상기 절연막 패턴(62p)을 형성한 후 제거할 수도 있다.
상기 게이트 그루브(66g)에 노출된 핀의 측벽을 리세스 시키어 두께를 감소 시킨다. 상기 핀은 등방성 식각을 이용하여 리세스 시키거나, 열산화 후 산화막을 제거함으로써 리세스 시킬 수 있다. 등방성 식각의 경우 식각용액의 농도 및 식각 시간을 조절함으로써 핀의 측벽을 리세스 시킬 수 있고, 식각된 면의 측벽에 폴리머를 형성함으로써 일 방향으로만 리세스 시킬 수 있다. 또한, 열산화 공정에 의해 핀의 노출된 표면에 열산화막을 성장시키고 열산화막을 제거하면, 소모되는 반도체층의 양만큼 핀의 두께를 감소시킬 수 있다. 상기 핀의 노출된 측벽에 불순물을 주입하여 채널 영역을 형성할 수도 있다. 상기 채널 영역은 상기 핀을 형성한 후 불순물을 주입하여 형성할 수도 있다.
도 9a, 9b 및 9c를 참조하면, 상기 게이트 그루브(66g)에 노출된 핀(60)의 표면에 게이트 절연막(68)을 형성한다. 상기 게이트 절연막(68)이 형성된 기판의 전면에 제 1 게이트 도전막(69)을 콘포말하게 형성한다. 상기 제 1 게이트 도전막(69)은 제 1 실시예와 동일한 방법으로 형성할 수 있다. 즉, 상기 제 1 게이트 도전막(69)은 비정질 또는 다결정의 실리콘 또는 실리콘게르마늄으로 형성할 수 있다. 상기 제 1 게이트 도전막(69)은 실리사이드화 공정 또는 이온 확산에 의해 저항을 낮출 수 있는데, 그 두께는 실리사이드화 공정 또는 이온 확산 공정에서 완전히 실리사이드화 되거나 균일하게 이온이 확산될 수 있을 정도의 두께로 형성하는 것이 바람직하다.
상기 게이트 그루브(66g)를 채우는 제 2 게이트 도전막(70)을 형성한다. 상기 제 2 게이트 도전막(70)은 금속, 금속 실리사이드 또는 금속 실리사이드와 금속의 적층층으로 형성할 수 있고, 상기 제2 게이트 도전막(70)을 형성하기 전에 도전성 접착층을 더 형성할 수도 있다.
도 10a, 10b 및 10c를 참조하면, 상기 제 1 게이트 도전막(69) 및 상기 제 2 게이트 도전막(70)을 리세스 시키어 상기 게이트 그루브(66g) 내에 형성된 게이트 전극(71g)을 형성한다. 상기 제 1 게이트 도전막(69) 및 상기 제 2 게이트 도전막(70)은 에치백 또는 화학적 기계적 연마공정에 의해 리세스 시킬 수 있다. 상기 게이트 전극(71g)은 상기 게이트 그루브(66g) 내에 콘포말하게 형성된 제 1 게이트 전극(69g)과 상기 제 1 게이트 전극(69g) 상에 형성된 제 2 게이트 전극(70g)로 이루어 진다. 상기 게이트 전극(71g) 양측에 노출되는 절연막(62)을 제거하여 상기 게이트 전극(71g)의 측벽을 노출시킨다.
도시하지는 않았지만, 계속해서 상기 게이트 전극(71g)을 식각마스크로 사용하여 상기 하드마스크 패턴(52p)을 식각하고, 상기 게이트 전극(71g)을 이온주입 마스크로 사용하여 상기 핀(60) 내에 불순물을 주입하여 상기 게이트 전극(71g) 양측의 핀에 소오스/드레인(72s, 72d)을 각각 형성한다. 상기 게이트 전극(71g)의 양측벽에 측벽 스페이서(74)를 형성하여 도 6a, 도 6b 및 도 6c에 도시된 트랜지스터를 제조할 수 있다. 결과적으로, 소오스/드레인이 형성된 부분의 두께를 두껍게 하더라도 게이트 전극에 자기정렬된 부분은 수십 나노 두께로 형성할 수 있다. 따라서, 채널 영역의 핀 두께를 축소하더라도 낮은 저항의 소오스/드레인을 형성할 수 있다.
한편, 상기 하드마스크 패턴(52p)이 제거되어 상기 게이트 전극(71g) 양측으로 상기 핀(60)의 상부면이 노출되고, 상기 게이트 전극(71g)과 상기 핀(60) 사이에 하드마스크 패턴이 잔존하여 캐핑층(52c)이 형성된다. 상기 측벽 스페이서(74)는 상기 핀(60)의 상부에서 상기 게이트 전극(71g) 및 상기 캐핑층(52c)의 측벽을 덮고, 상기 소자분리막(58)의 상부에서는 상기 게이트 전극(71g)의 측벽을 덮는다.
도 11a은 본 발명의 제 3 실시예에 따른 핀 전계효과 트랜지스터를 설명하기 위한 평면도이다.
도 11b는 도 11a의 Ⅴ-Ⅴ'를 따라 취해진 단면도이다.
도 11c는 도 11a의 Ⅵ- Ⅵ'를 따라 취해진 단면도이다.
도 11a, 도 11b 및 도 11c를 참조하면, 반도체 기판(110) 상에 수직으로 신장된 핀(120)이 형성되고, 상기 핀(120)과 교차하는 게이트 그루브(126g)를 갖는 소자분리막(118)이 상기 핀(120)의 측벽을 둘러싼다. 상기 게이트 그루브(126g)의 바닥은 리세스된 소자분리막(118r)로 이루어진다. 상기 게이트 그루브(126g)를 채우는 게이트 전극(131g)이 상기 핀의 상부 및 양측벽을 감싼다. 상기 게이트 전극(131g)과 상기 핀의 상부면 및 양측벽 사이에 게이트 절연막(128)이 개재된다. 상기 게이트 전극(131g)은 상기 핀의 상부 및 양측벽에 형성된 콘포말한 제 1 게이트 전극(129g)과 상기 제 1 게이트 전극(129g) 상에 형성된 제 2 게이트 전극(130g)을 포함한다. 상기 제 2 게이트 전극(130g)은 평평한 상부면을 가진다. 상기 제1 실시예와 달리 본 실시예에서 채널 영역은 핀의 양측벽 및 상부면의 3면에 걸쳐 형성되게 된다. 따라서, 동일한 핀 두께에서 제1 실시예에 비해 높은 드레인 전류를 얻을 수 있다. 상기 게이트 전극(131g)의 양측벽에는 측벽 스페이서(134)가 형성되어 있고, 상기 게이트 전극(131g) 양측의 핀에는 소오스/드레인(132s, 132d)이 각각 형성되어 있다. 상기 소자분리막(118)은 상기 측벽 스페이서(134)의 외측벽에 정렬되어 리세스된 부분(118b)을 가질 수 있다. 따라서, 상기 핀(120)의 측벽이 일부분 노출되고, 상기 노출된 측벽에 상기 소오스/드레인(132s, 132d)의 표면이 노출된다. 따라서, 상기 게이트 전극과 평행한 방향으로 상기 소오스/드레인(132s, 132d)의 표면은 상기 핀의 두께보다 넓은 폭을 가질 수 있다. 도시하지는 않았지만, 상기 소오스/드레인(132s, 132d)에 접속되는 전극은 상기 핀의 상부면 및 상기 핀의 노출된 측벽에 접촉될 수 있다. 즉, 핀의 두께가 수십 나노 정도가 되더라도 핀 측벽에 노출되는 소오스/드레인에 전극이 접속되기 때문에 저항을 낮출 수 있다. 또한, 상기 소오스/드레인 및 상기 게이트 전극의 노출된 표면에 실리사이드층을 형성하여 저항을 더욱 더 낮출 수도 있다. 상기 소자분리막(118)은 상기 핀(130)의 측벽을 둘러싸고 있거나, 또는 상기 소오스/드레인(132s, 132d)의 접합면까지 리세스될 수도 있다.
도 12a 내지 도 14a는 본 발명의 제 3 실시예에 따른 핀 전계효과 트랜지스터의 제조방법을 설명하기 위한 공정단면도들이다.
도 12b 내지 도 14b는 각각 도 12a 내지 도 14a의 Ⅴ-Ⅴ'를 따라 취해진 공정단면도들이다.
도 12c 내지 도 14c는 각각 도 12a 내지 도 14a의 Ⅵ- Ⅵ'를 따라 취해진 공정단면도들이다.
도 12a, 12b 및 12c를 참조하면, 반도체 기판(110) 상에 하드마스크막을 형성하고, 상기 하드마스크막 상에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴은 핀을 형성하기 위한 오프닝을 가진다.
도 21a, 21b 및 21c를 참조하면, 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 하드마스크막 및 상기 반도체 기판(110)을 패터닝하여 수직으로 신장된 핀(120) 및 소자분리 영역을 정의한다. 상기 핀(120)의 상부에 하드마스크 패턴(112p)이 형성된다. 상기 포토레지스트 패턴를 제거한다. 앞선 실시예들과 마찬가지로 상기 포토레지스트 패턴는 상기 하드마스크 패턴(112p)을 형성한 후 제거할 수도 있다. 상기 반도체 기판(110)의 전면에 상기 소자분리 영역을 채우는 절연막을 형성하고, 화학적 기계적 연마공정에 의해 상기 절연막을 연마하여 상기 하드마스크 패턴(112p)을 노출시킴과 동시에 상기 소자분리 영역에 소자분리막(118)을 형성한다.
상기 소자분리막(118)이 형성된 기판 상에 게이트 오프닝을 가지는 포토레지스트 패턴(124)을 형성한다. 상기 게이트 오프닝은 상기 핀(120)의 상부를 가로지른다.
도 13a, 13b 및 13c를 참조하면, 다마신 공정을 적용하여 상기 핀의 상부 및 양측벽을 둘러싸는 게이트 전극을 형성한다. 상기 포토레지스트 패턴(124)을 식각마스크로 사용하여 상기 소자분리막(118)을 식각하여 게이트 그루브(126g)를 형성한다. 상기 게이트 그루브(126g)는 상기 핀(120)의 양측벽을 노출시킨다. 상기 게이트 그루브(126g)의 연장선 상에서 상기 하드마스크 패턴(112p)은 제거되어 상기 게이트 그루브(126g)의 양측에 잔존 하드마스크 패턴(112a)만 남게 된다. 상기 게이트 그루브(126g)는 바닥에 소자분리막(118r)이 잔존하도록 형성한다. 상기 핀의 노출된 측벽에 불순물을 주입하여 채널 영역을 형성할 수도 있다. 상기 채널 영역은 상기 핀을 형성한 후 불순물을 주입하여 형성할 수도 있다. 상기 포토레지스트 패턴(124)을 제거한다. 상기 게이트 그루브(126g)에 노출된 핀(120)의 표면에 게이트 절연막(128)을 형성한다. 상기 제 1 실시예 및 제 2 실시예와 마찬가지 방법으로 제 1 게이트 도전막(129) 및 제 2 게이트 도전막(130)을 형성한다.
도 14a, 14b 및 14c를 참조하면, 상기 제 1 게이트 도전막(129) 및 상기 제 2 게이트 도전막(130)을 리세스 시키어 상기 게이트 그루브(126g) 내에 제1 게이트 전극(129g) 및 제 2 게이트 전극(130g)이 적층된 게이트 전극(131g)을 형성한다. 상기 제 2 게이트 도전막(130)은 에치백 또는 화학적 기계적 연마공정에 의해 리세스 시킬 수 있다. 상기 게이트 전극(131g) 양측에 상기 잔존 하드마스크 패턴(112a)가 노출된다. 상기 잔존 하드마스크 패턴(112a)을 제거하여 상기 게이트 전극(131g)의 측벽을 노출시킨다. 상기 게이트 전극(131g)을 이온주입 마스크로 사용하여 상기 핀(120) 내에 불순물을 주입하여 상기 게이트 전극(131g) 양측의 핀에 소오스/드레인(132s, 132d)을 각각 형성한다. 상기 게이트 전극(131g)의 양측벽에 측벽 스페이서(134)를 형성한다. 상기 측벽 스페이서(134)는 상기 핀(120)의 상부에서 상기 게이트 전극(31g)의 측벽을 덮는다. 상기, 소자분리막(118) 상부에는 상기 게이트 전극(131g)의 측벽이 노출될 수도 있고, 노출되지 않을 수도 있기 때문에, 상기 측벽 스페이서(134)는 상기 소자분리막(118) 상부에 있을 수도 있고 없을 수도 있다. 그러나, 이는 본 발명의 목적 달성에 별다른 영향을 주지 못한다.
계속해서, 상기 측벽 스페이서(134) 및 상기 게이트 전극(131g)을 식각마스크로 사용하여 상기 소자분리막(118)을 식각하여 상기 핀의 측벽을 노출시킨다. 상기 소자분리막(118)은 상기 측벽 스페이서(134)의 외측벽에 정렬되어 리세스 되어 상기 핀의 측벽이 노출된다. 상기 핀의 노출된 측벽에 상기 소오스/드레인이 노출된다. 따라서, 상기 소오스/드레인의 표면적을 증가시킬 수 있다. 상기 소오스/드레인은 경사이온주입 방법을 이용하여 형성하거나, 주입 깊이를 조절함으로써 상기 핀의 측벽에 노출되는 소오스/드레인의 표면적을 결정할 수 있다. 또한, 상기 소자분리막을 리세스한 후에 소오스/드레인을 형성함으로써 리세스 깊이에 따라 상기 소오스/드레인의 표면적이 조절될 수도 있다.
도 15a은 본 발명의 제 4 실시예에 따른 핀 전계효과 트랜지스터를 설명하기 위한 평면도이다.
도 15b는 도 15a의 Ⅶ-Ⅶ'를 따라 취해진 단면도이다.
도 15c는 도 15a의 Ⅷ-Ⅷ'를 따라 취해진 단면도이다.
도 15a, 도 15b 및 도 15c를 참조하면, 반도체 기판(150) 상에 수직으로 신장된 핀(160)이 형성되고, 상기 핀(160)과 교차하는 게이트 그루브(166g)를 갖는 소자분리막(158)이 상기 핀(160)의 측벽을 둘러싼다. 상기 게이트 그루브(166g)의 바닥은 리세스된 소자분리막(158)으로 이루어진다. 상기 게이트 그루브(166g)를 채우는 게이트 전극(171g)이 상기 핀의 상부 및 양측벽을 감싼다. 상기 게이트 전극(171g)과 상기 핀의 상부면 및 양측벽 사이에 게이트 절연막(168)이 개재된다. 상기 게이트 전극(171g)의 양측벽에는 측벽 스페이서(174)가 형성되어 있고, 상기 게이트 전극(171g) 양측의 핀에는 소오스/드레인(172s, 172d)이 각각 형성되어 있다. 상기 핀(160)은 상기 게이트 전극(171g)와 중첩되는 부분과, 상기 소오스/드레인(172s, 172d)으로 구분할 수 있다. 상기 게이트 전극(171g)와 중첩되는 부분은 상기 게이트 전극(171g)에 자기정렬되어 상기 소오스/드레인(172s, 172d)이 형성되는 부분보다 폭이 좁다. 상기 게이트 전극(171g)에 중첩된 부분에 채널 영역이 형성된다. 따라서, 상기 채널 영역은 상기 게이트 전극(171g)에 자기정렬된다. 상기 채널 영역은 상기 핀의 상부면 및 양측벽의 3면에 걸쳐 형성된다. 상기 게이트 전극(171g)는 제 3 실시예와 마찬가지로 제 1 게이트 전극(169g)과 제 2 게이트 전극(170g)이 적층된 구조를 가진다.
도시된 것과 같이, 상기 게이트 전극(171g)과 평행한 방향으로 상기 소오스/드레인(172s, 172d)의 표면은 상기 게이트 전극(171g)과 중첩된 핀의 두께보다 넓은 폭을 가질 수 있다. 즉, 게이트 전극에 제어되는 채널 영역의 핀은 수십 나노 정도의 두께로 형성하더라도 소오스/드레인이 형성되는 핀은 두껍게 형성할 수 있기 때문에 소오스/드레인의 저항은 낮출 수 있다. 또한, 상기 소오스/드레인 및 상기 게이트 전극의 노출된 표면에 실리사이드층을 형성하여 저항을 더욱 더 낮출 수도 있다. 상기 소자분리막(158)은 상기 핀(160)의 측벽을 감싸거나, 상기 소오스/드레인(172s, 172d)의 접합면까지 리세스될 수도 있다.
도 16a 내지 도 18a는 본 발명의 제 4 실시예에 따른 핀 전계효과 트랜지스터의 제조방법을 설명하기 위한 공정단면도들이다.
도 16b 내지 도 18b는 각각 도 16a 내지 도 18a의 Ⅶ-Ⅶ'를 따라 취해진 공정단면도들이다.
도 16c 내지 도 18c는 각각 도 16a 내지 도 18a의 Ⅷ-Ⅷ'를 따라 취해진 공정단면도들이다.
도 16a, 16b 및 16c를 참조하면, 반도체 기판(150) 상에 하드마스크막을 형성하고, 상기 하드마스크막 상에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴은 핀을 형성하기 위한 오프닝을 가진다. 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 하드마스크막 및 상기 반도체 기판(150)을 패터닝하여 수직으로 신장된 핀(160) 및 소자분리 영역을 정의한다. 상기 핀(160)의 상부에 하드마스크 패턴(152p)이 형성된다. 상기 포토레지스트 패턴를 제거한다. 상기 포토레지스트 패턴는 상기 하드마스크 패턴(152p)을 형성한 후 제거할 수도 있다. 상기 반도체 기판(150)의 전면에 상기 소자분리 영역을 채우는 절연막을 형성하고, 화학적 기계적 연마공정에 의해 상기 절연막을 연마하여 상기 하드마스크 패턴(152p)을 노출시킴과 동시에 상기 소자분리 영역에 소자분리막(158)을 형성한다. 상기 소자분리막(158)이 형성된 기판 상에 게이트 오프닝(166)을 가지는 포토레지스트 패턴(164)을 형성한다. 상기 게이트 오프닝(166)은 상기 핀(160)의 상부를 가로지른다.
이어서, 다마신 공정을 적용하여 상기 핀의 상부 및 양측벽을 둘러싸는 게이트 전극을 형성한다. 상기 포토레지스트 패턴(164)을 식각마스크로 사용하여 상기 하드마스크 패턴(152p) 및 상기 소자분리막(158)을 식각하여 게이트 그루브(166g)를 형성한다. 상기 게이트 그루브(166g)는 상기 핀(160)의 양측벽을 노출시킨다. 도시된 것과 같이, 상기 게이트 그루브(166g)의 연장선 상의 하드마스크 패턴(152a)는 제거되어 상기 핀(160)의 상부면이 노출되고, 게이트 그루브(166g) 양측에 잔존 하드마스크 패턴(152a)가 남는다. 상기 포토레지스트 패턴(164)를 제거한다.
상기 게이트 그루브(166g)에 노출된 핀의 측벽을 리세스 시키어 두께를 감소 시킨다. 상기 핀은 등방성 식각을 이용하여 리세스 시키거나, 열산화 후 산화막을 제거함으로써 리세스 시킬 수 있다. 상기 핀의 노출된 측벽에 불순물을 주입하여 채널 영역을 형성할 수도 있다. 상기 채널 영역은 상기 핀을 형성한 후 불순물을 주입하여 형성할 수도 있다.
도 17a, 17b 및 17c를 참조하면, 상기 게이트 그루브(166g)에 노출된 핀(160)의 표면에 게이트 절연막(168)을 형성한다. 상기 게이트 절연막(168)이 형성된 기판의 전면에 콘포말한 제 1 게이트 도전막(169)를 형성하고, 상기 제 1 게이트 도전막(169) 상에 제 2 게이트 도전막(170)을 형성한다. 상기 제 1 게이트 도전막(169) 및 상기 제 2 게이트 도전막(170)은 제 1 실시예와 동일한 방법으로 형성할 수 있다.
도 18a, 18b 및 18c를 참조하면, 상기 제 1 게이트 도전막(169) 및 상기 제 2 게이트 도전막(170)을 리세스 시키어 상기 게이트 그루브(166g) 내에 형성된 게이트 전극(171g)을 형성한다. 상기 제 1 게이트 도전막(169) 및 상기 제 2 게이트 도전막(170)은 에치백 또는 화학적 기계적 연마공정에 의해 리세스 시킬 수 있다.
계속해서, 상기 게이트 전극(171g) 양측의 잔존 하드마스크 패턴(152a)이 제거하고, 측벽 스페이서 형성 및 소오스/드레인 형성공정을 실시하여 트랜지스터를 형성할 수 있다.
구체적으로, 상기 게이트 전극(171g) 양측으로 상기 핀(160)의 상부면이 노출된다. 상기 게이트 전극(171g)을 이온주입 마스크로 사용하여 상기 핀(160) 내에 불순물을 주입하여 상기 게이트 전극(171g) 양측의 핀에 소오스/드레인(172s, 172d)을 각각 형성한다. 상기 게이트 전극(171g)의 양측벽에 측벽 스페이서(174)를 형성한다. 상기 측벽 스페이서(174)는 상기 핀(160)의 상부에서 상기 게이트 전극(171g)의 측벽을 덮는다. 상기, 측벽스페이서(174)는 상기 소자분리막 상부에 게이트 전극(171g)의 측벽이 돌출된 경우에는 상기 게이트 전극(171g)의 측벽에 형성되나, 게이트 전극(171g)이 상기 소자분리막(158) 상부에 돌출되지 않을 수도 있기 때문에 상기 소자분리막(158) 상에 측벽스페이서(174)가 형성되지 않을 수도 있다. 결과적으로, 도 15a, 도 15b 및 도 15c에 도시된 것과 같이 소오스/드레인이 형성된 부분의 두께를 두껍게 하더라도 게이트 전극에 자기정렬된 부분은 수십 나노 두께로 형성할 수 있다. 따라서, 채널 영역의 핀 두께를 축소하더라도 낮은 저항의 소오스/드레인을 형성할 수 있다.
상기 소오스/드레인은 상기 소자분리막을 리세스한 후 형성할 수도 있다. 즉, 상기 소오스/드레인을 리세스한 후 경사이온 주입 방법을 이용함으로써 균일하게 형성할 수 있고, 소자분리막의 면적은 리세스된 깊이에 따라 조절할 수도 있다.
상술한 것과 같이 본 발명에 따르면 이 트랜지스터는 핀의 2면 또는 3면을 감싸는 콘포말한 제 1 게이트 전극과 상기 제 1 게이트 전극의 상부에 형성된 제 2 게이트 전극을 가진다. 제 1 게이트 전극은 콘포말하게 형성된 후 실리사이드화되거나 이온 확산이 되기 때문에 균일하게 저항을 낮출 수 있다. 또한, 제 2 게이트 전극은 저항이 낮은 금속 또는 금속 실리사이드로 형성되어 게이트 신호 전송 속도를 향상시킬 수 있다. 또한, 제 1 게이트 전극은 소오스/드레인과 동일한 도전형으로 도우핑하거나, 금속실리사이드로 형성될 수 있기 때문에 듀얼 게이트가 요구되는 고성능 소자에 적합하다.
또한, 핀의 측벽에 소오스/드레인의 표면을 노출시킴으로써 소오스/드레인에 접속되는 전극과 소오스/드레인의 접촉면적을 높일 수 있다. 따라서, 소오스/드레인 저항을 낮추기 위하여 그 면적을 넓히지 않아도 충분히 저항을 낮출 수 있다. 또한, 다마신 게이트 형성을 위한 게이트 그루브에 노출된 표면만을 리세스하여 핀의 두께를 줄이기 때문에 소오스/드레인이 형성되는 핀의 폭이 감소되지 않는다. 따라서, 두께의 감소를 고려하여 소오스/드레인이 형성되는 핀의 두게를 더 두껍게 할 필요가 없다. 결과적으로 본 발명에 따르면, 트랜지스터의 점유면적을 증가시키지 않고 소오스/드레인과 전극 사이의 접촉저항이 낮은 핀 전계효과 트랜지스터가 제공될 수 있다.
도 1a은 본 발명의 제 1 실시예에 따른 핀 전계효과 트랜지스터를 설명하기 위한 평면도이다.
도 1b는 도 1a의 I-I'를 따라 취해진 단면도이다.
도 1c는 도 1a의 Ⅱ-Ⅱ'를 따라 취해진 단면도이다.
도 2a 내지 도 5a는 본 발명의 제 1실시예에 따른 핀 전계효과 트랜지스터의 제조방법을 설명하기 위한 공정단면도들이다.
도 2b 내지 도 5b는 각각 도 2a 내지 도 5a의 I-I'를 따라 취해진 공정단면도들이다.
도 2c 내지 도 5c는 각각 도 2a 내지 도 5a의 Ⅱ-Ⅱ'를 따라 취해진 공정단면도들이다.
도 6a은 본 발명의 제 2 실시예에 따른 핀 전계효과 트랜지스터를 설명하기 위한 평면도이다.
도 6b는 도 6a의 Ⅲ-Ⅲ'를 따라 취해진 단면도이다.
도 6c는 도 6a의 Ⅳ-Ⅳ'를 따라 취해진 단면도이다.
도 7a 내지 도 10a는 본 발명의 제 2 실시예에 따른 핀 전계효과 트랜지스터의 제조방법을 설명하기 위한 공정단면도들이다.
도 7b 내지 도 10b는 각각 도 7a 내지 도 10a의 Ⅲ-Ⅲ'를 따라 취해진 공정단면도들이다.
도 7c 내지 도 10c는 각각 도 7a 내지 도 10a의 Ⅳ-Ⅳ'를 따라 취해진 공정단면도들이다.
도 11a은 본 발명의 제 3 실시예에 따른 핀 전계효과 트랜지스터를 설명하기 위한 평면도이다.
도 11b는 도 11a의 Ⅴ-Ⅴ'를 따라 취해진 단면도이다.
도 11c는 도 11a의 Ⅵ- Ⅵ'를 따라 취해진 단면도이다.
도 12a 내지 도 14a는 본 발명의 제 3 실시예에 따른 핀 전계효과 트랜지스터의 제조방법을 설명하기 위한 공정단면도들이다.
도 12b 내지 도 14b는 각각 도 12a 내지 도 14a의 Ⅴ-Ⅴ'를 따라 취해진 공정단면도들이다.
도 12c 내지 도 14c는 각각 도 12a 내지 도 14a의 Ⅵ- Ⅵ'를 따라 취해진 공정단면도들이다.
도 15a은 본 발명의 제 4 실시예에 따른 핀 전계효과 트랜지스터를 설명하기 위한 평면도이다.
도 15b는 도 15a의 Ⅶ-Ⅶ'를 따라 취해진 단면도이다.
도 15c는 도 15a의 Ⅷ-Ⅷ'를 따라 취해진 단면도이다.
도 16a 내지 도 18a는 본 발명의 제 4 실시예에 따른 핀 전계효과 트랜지스터의 제조방법을 설명하기 위한 공정단면도들이다.
도 16b 내지 도 18b는 각각 도 16a 내지 도 18a의 Ⅶ-Ⅶ'를 따라 취해진 공정단면도들이다.
도 16c 내지 도 18c는 각각 도 16a 내지 도 18a의 Ⅷ-Ⅷ'를 따라 취해진 공정단면도들이다.

Claims (16)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성되어 수직으로 신장된 핀;
    상기 핀의 주변에 형성된 소자분리막;
    상기 핀의 상부를 가로지르며 상기 핀의 상부 및 양 측벽을 감싸는 게이트 전극;
    상기 게이트 전극의 측벽에 형성된 측벽 스페이서;및
    상기 게이트 전극 양측의 핀에 형성된 소오스/드레인을 포함하되,
    상기 게이트 전극은 상기 핀의 표면을 따라 콘포말하게 형성된 제 1 게이트 전극과 상기 제 1 게이트 전극 상에 형성된 제 2 게이트 전극이 중첩된 구조를 가지는 것을 특징으로 하는 핀 전계효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제 1 게이트 전극은 상기 소오스/드레인과 같은 도전형으로 도우핑된 실리콘 또는 실리콘 게르마늄인 것을 특징으로 하는 핀 전계효과 트랜지스터.
  3. 제 2 항에 있어서,
    상기 제 2 게이트 전극은 금속 또는 금속 실리사이드인 것을 특징으로 하는 핀 전계효과 트랜지스터.
  4. 제 3 항에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 사이에 개재된 도전성 접착층을 더 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터.
  5. 제 1 항에 있어서,
    상기 제 1 게이트 전극은 금속 실리사이드인 것을 특징으로 하는 핀 전계효과 트랜지스터.
  6. 제 5 항에 있어서,
    상기 제 2 게이트 전극은 금속 또는 금속 실리사이드인 것을 특징으로 하는 핀 전계효과 트랜지스터.
  7. 제 1 항에 있어서,
    상기 소오스/드레인의 표면 폭은 상기 게이트 전극과 중첩된 핀의 두께보다 넓은 것을 특징으로 하는 핀 전계효과 트랜지스터.
  8. 제 1 항에 있어서,
    상기 핀은 상기 게이트 전극과 중첩된 채널 영역을 포함하되, 상기 채널 영역은 상기 게이트 전극에 자기정렬되고, 상기 채널 영역이 형성된 핀의 두께는 상기 소오스/드레인이 형성된 핀의 두께보다 좁은 것을 특징으로 하는 핀 전계효과 트랜지스터.
  9. 반도체 기판을 패터닝하여 핀을 형성함과 동시에 소자분리 영역을 정의하는 단계;
    상기 소자분리 영역에 절연막을 채워 소자분리막을 형성하는 단계;
    다마신 공정을 적용하여 상기 핀의 상부를 가로지르며 상기 핀의 표면을 따라 콘포말하게 형성된 제 1 게이트 패턴 및 상기 제 1 게이트 패턴 상에 적층된 제 2 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴 양측의 핀에 소오스/드레인 영역을 형성하는 단계;
    상기 게이트 전극의 측벽에 측벽 스페이서를 형성하는 단계;및
    상기 게이트전극과 상기 측벽 스페이서를 식각마스크로 사용하여 상기 소자분리막을 리세스 시키어 상기 핀의 측벽의 소오스/드레인 표면을 노출시키는 단계를 포함하는 핀 전계효과 트랜지스터 제조방법.
  10. 제 9 항에 있어서,
    상기 게이트 전극을 형성하는 단계는,
    상기 핀의 상부를 가로지르는 게이트 오프닝을 갖는 절연막 패턴을 형성하는 단계;
    상기 절연막 패턴을 식각마스크로 사용하여 상기 소자분리막을 식각하여 상기 핀을 노출시키는 게이트 그루브를 형성하는 단계;
    상기 게이트 그루브 내에 노출된 핀의 표면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 상기 핀의 표면을 따라 콘포말하게 제 1 게이트 도전막을 형성하는 단계;
    상기 제1 게이트 도전막 상에 상기 게이트 그루브 및 상기 게이트 오프닝을 채우는 제 2 게이트 도전막을 기판의 전면에 형성하는 단계;
    상기 제 2 도전막을 리세스 시키어 절연막 패턴을 노출시키는 단계;
    상기 절연막 패턴을 제거하는 단계를 포함하는 핀 전계효과 트랜지스터 제조방법.
  11. 제 10 항에 있어서,
    상기 제 1 게이트 도전막을 실리사이드화시키는 단계를 더 포함하는 핀 전계효과 트랜지스터 제조 방법.
  12. 제 10 항에 있어서,
    상기 제 1 게이트 도전막을 도우핑하는 단계를 더 포함하되, 상기 제 1 게이트 도전막은 상기 소오스/드레인과 동일한 도전형의 불순물로 도우핑하는 것을 특징으로 하는 핀 전계효과 트랜지스터 제조 방법.
  13. 제 10 항에 있어서,
    상기 제 2 게이트 도전막은 금속 또는 금속 실리사이드로 형성하는 것을 특징으로 하는 핀 전계효과 트랜지스터 제조 방법.
  14. 제 13 항에 있어서,
    상기 제 2 게이트 도전막을 형성하기 전에,
    상기 제 1 게이트 도전막 상에 도전성 접착층을 형성하는 단계를 더 포함하는 핀 전계효과 트랜지스터 제조 방법.
  15. 제 10 항에 있어서,
    상기 게이트 절연막을 형성하기 전에,
    상기 게이트 그루브 내에 노출된 핀의 표면을 열산화시키어 열산화막을 형성하는 단계;및
    상기 열산화막을 제거하여 상기 핀의 두께를 줄이는 단계를 더 포함하는 핀 전계효과 트랜지스터 제조방법.
  16. 제 31 항에 있어서,
    상기 게이트 절연막을 형성하기 전에,
    상기 게이트 그루브 내에 노출된 핀을 등방성 식각하여 핀의 두께를 줄이는 단계를 더 포함하는 전계효과 트랜지스터 제조방법.
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Publication number Priority date Publication date Assignee Title
KR100657824B1 (ko) * 2005-12-27 2006-12-14 주식회사 하이닉스반도체 핀 트랜지스터 및 그 제조 방법
KR100691006B1 (ko) * 2005-04-29 2007-03-09 주식회사 하이닉스반도체 메모리 소자의 셀 트랜지스터 구조 및 그 제조방법
KR20180057812A (ko) * 2016-11-22 2018-05-31 삼성전자주식회사 반도체 소자 및 이의 제조 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100691006B1 (ko) * 2005-04-29 2007-03-09 주식회사 하이닉스반도체 메모리 소자의 셀 트랜지스터 구조 및 그 제조방법
US7332755B2 (en) 2005-04-29 2008-02-19 Hynix Semiconductor Inc. Transistor structure of memory device and method for fabricating the same
US7601583B2 (en) 2005-04-29 2009-10-13 Hynix Semiconductor Inc. Transistor structure of memory device and method for fabricating the same
KR100657824B1 (ko) * 2005-12-27 2006-12-14 주식회사 하이닉스반도체 핀 트랜지스터 및 그 제조 방법
KR20180057812A (ko) * 2016-11-22 2018-05-31 삼성전자주식회사 반도체 소자 및 이의 제조 방법

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