JP2006049627A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 電界集中による不所望な寄生トランジスタの形成を防止するフィン型FET及びその製造方法を提供する。
【解決手段】 フィン型FETが、支持基板11と、前記支持基板上に設けられた埋め込み絶縁膜12と、前記埋め込み絶縁膜上に設けられた、シリコン層からなる領域に形成されると共に、互いに対向する側面を有するフィン部16と、少なくとも前記側面の一部を覆うように絶縁膜を介して設けられたゲート電極19とを含み、前記ゲート電極19が、前記支持基板11と前記埋め込み絶縁膜12との界面20よりも低い位置から前記側面の一部を覆うように形成されている。
【選択図】 図7
【解決手段】 フィン型FETが、支持基板11と、前記支持基板上に設けられた埋め込み絶縁膜12と、前記埋め込み絶縁膜上に設けられた、シリコン層からなる領域に形成されると共に、互いに対向する側面を有するフィン部16と、少なくとも前記側面の一部を覆うように絶縁膜を介して設けられたゲート電極19とを含み、前記ゲート電極19が、前記支持基板11と前記埋め込み絶縁膜12との界面20よりも低い位置から前記側面の一部を覆うように形成されている。
【選択図】 図7
Description
本発明は半導体装置及びその製造方法に関し、特に、半導体集積回路装置における素子領域の微細化による高性能化を達成する素子構造とその製造方法に関するものである。
近年、シリコン基板上に形成されるLSIにおいては、用いられる素子の微細化による高性能化が著しい。これは、論理回路、もしくはSRAM等の記憶装置に用いられるMOSFETがいわゆるスケーリング則に基づいてゲート長が縮小されたり、ゲート絶縁膜が薄膜化されることにより性能改善がなされていることに起因する。
現在、3次元構造MIS型半導体装置の一種で、SOI基板を用いてSi基板を短冊状に細く切り出して突起状領域を形成し、それにゲート電極を立体交差させて切り出した突起状基板の上面及び側面をチャネルとするダブルゲート型フゥリーデプレーテッド(Fully Depleted)−SOIMOSFETが特許文献1及び非特許文献1−3に開示されている。
一般的にはフィン(Fin)FETにおける前記フィンを形成する際に用いられるシリコンRIE(Si−RIE)(Si−Reactive Ion Etching)は、Siのみを削るのに適したガス(これを用いるとSiのエッチング速度は大きく、酸化膜も削れてしまう)と、SOI基板のBOX膜(Buried Oxide Film)(埋め込み酸化膜)に対してエッチング選択比が大きくなるようなガス(これを用いるとSiのエッチング速度は小さくなるが、酸化膜は削れない)の2種類を途中で切り替えて加工している。
例えば、前者はHBrを主体とするガスであり、後者はHBr+O2を主体とするガスである。ここで、BOX膜に対してエッチングの選択比があるようなガスは、Siを加工する際にシリコンFinにテーパーを付けて削っていくようなプロセスになる。それ故、加工後のフィン形状が順テーパー形状になってしまい、側面が垂直に切り立った理想的な直方体形状を得ることが非常に困難になってきている。
また、BOX膜が削れない条件のガスを用いたとしても、フィン部の高さが低くなってくるとガスの切り替え時期の制御が難しくなるのでBOX膜を削らずに制御してフィン部を削るのは難しく、必ずBOX膜が少し削れた状態になる。
この状態で、RIE後のエッチング堆積物を除去する工程や、ゲート絶縁膜を形成する際の前処理等で必要なフッ酸系の処理を行うと、BOX膜の削れ量が大きくなり、また、ウエット系の処理は等方性のエッチングのため横方向にもエッチングが進み、結果的にフィン下部にも間隙ができてしまう。この場合、非特許文献3に開示されているように、ゲート絶縁膜とゲート電極を形成すると、電極となるポリシリコンはフィン部の下部に回り込んで形成される。それ故、ゲートによる電界集中がこのフィン部の下端の角部で起こり、ここが閾値の小さな寄生MOSFETとなってしまうことが懸念される。この寄生MOSFETはサブスレッショルド領域においてドレイン電流特性にハンプを生じたり、閾値がずれたりする原因となり好ましくない。
次に、前記した従来のフィン型FETについて説明する。Si−RIE直後の断面図である図13に示すように、支持基板81と、該支持基板81上に形成されたBOX膜82と、該BOX膜82上に形成されたSi膜83とからなるSOI基板を用意する。前記Si膜83上にSi−RIE用のマスク材を被着してパターニングし、このパターニングされたマスク材84をマスクにしてSi−RIEを行う。
その際、BOX酸化膜82とSi膜83とのエッチング選択比を取るために、エッチングの途中でフィン部に対するRIEのガスを切り替えて、酸化膜の削れ量を少なくする。するとこの場合には、フィン部となるSi膜83のエッチング形状は途中からテーパー形状になり、前記BOX膜82が若干削れると共に下部の角は鋭角形状になってしまう。
その後、Si−RIEによって形成された堆積物の除去処理や、ゲート絶縁膜形成時の前処理等の時に使われるHF系(フッ酸系)のウエット(wet)処理によって、BOX膜82の上部もエッチングされると共に、エッチングされたフィン部83の下部にもサイドエッチングが生じる。
したがって、図14に示すように、ゲート絶縁膜85を形成した後、ゲート電極86の形成時にフィン部83の下側にまでゲート電極86が入り込んでしまう。このような形状にゲート電極86が形成されると、フィン部83の下部の角が鋭角になっているため、ここをくるむように形成されているゲート電極86に電圧が印加されると、電界集中によって通常よりも閾値の低い寄生トランジスタが形成されてしまう。
特開平2−263473号公報
D.Hisamoto et al.:IEDM Tech.Dig. p.1032 (1998)
X.Huang et al.:IEDM Tech.Dig. p.67 (1999)
F−L.Yang et al.:IEDM Tech.Dig.pp.255−258(2002)
いずれにしても、前記したように従来のフィン型FETにおいては、Si領域からなるフィン部の下部においてサイドエッチングが生じる。このような形状にゲート電極が形成されると、フィン部における下部の角が鋭角になっているために、電界集中によって不所望な寄生トランジスタが形成されてしまう。
それ故、本発明の目的は、前記した従来の欠点を解消して、フィン部の加工し易いプロセスを用いてその形状を理想に近いものにできるフィン型FET構造及びその製造方法を提供することにある。
本発明の第1の態様によると、フィン型FETは、支持基板と、前記支持基板上に設けられた埋め込み絶縁膜と、前記埋め込み絶縁膜上に設けられた、シリコン層からなると共に、互いに対向する側面を有するフィン部と、少なくとも前記側面の一部を覆うように絶縁膜を介して設けられたゲート電極とを含み、前記ゲート電極が、前記支持基板と前記埋め込み絶縁膜との界面よりも低い位置から前記側面の一部を覆うように形成されている。
本発明の第2の態様によると、フィン型FETの製造方法は、支持基板と、前記支持基板上に設けられた埋め込み絶縁膜と、前記埋め込み絶縁膜上に設けられたシリコン層とからなるSOI基板を用意する工程と、前記シリコン層上にマスクを形成する工程と、前記SOI基板に対して組成が一定のガスを用いてRIE加工を行い、前記埋め込み絶縁膜を突き抜けて前記支持基板が所望の深さまで除去されるように加工してフィン部を形成する工程と、前記支持基板から前記フィン部の互いに対向する側面の一部を覆うようにゲート絶縁膜を介してゲート電極を形成する工程とを具備している。
埋め込み絶縁膜を突き抜けて支持基板が所望の深さまで除去されるように垂直加工できる種類のガスを用いてRIEで加工してフィン部が形成されているので、フィン部の垂直性が確保される。また、ゲート電極は前記支持基板から前記フィン部の互いに対向する側面の一部を覆うようにゲート絶縁膜を介して形成されているので、フィン側面に一様な電界を印加することができ、カットオフ特性のよいフィン型FETが実現できると共に、前記ゲート電極の上部及び下部での不所望な寄生トランジスタの発生を抑えることができる。さらに、薄いBOX膜を使用しているので、上記の構造のフィン型FETを容易に形成することができる。
[実施例]
以下、図1−図8を参照して第1の実施例によるフィン(Fin)型FETの構造をその製造方法と共に説明する。図1はSOI基板10を示し、このSOI基板10は、シリコンからなる支持基板11と、前記支持基板11上に形成され、10nm以下、好ましくは5−10nmの厚さを有する埋め込み酸化膜12(BOX膜)(Buried Oxide Film)と、前記酸化膜12上に形成され、50−150nmの厚さを有するシリコン(Si)膜13とからなる。ウエット処理時のエッチングレートを抑制するために、前記酸化膜12には窒素原子が含まれているものを用いてもよい。
以下、図1−図8を参照して第1の実施例によるフィン(Fin)型FETの構造をその製造方法と共に説明する。図1はSOI基板10を示し、このSOI基板10は、シリコンからなる支持基板11と、前記支持基板11上に形成され、10nm以下、好ましくは5−10nmの厚さを有する埋め込み酸化膜12(BOX膜)(Buried Oxide Film)と、前記酸化膜12上に形成され、50−150nmの厚さを有するシリコン(Si)膜13とからなる。ウエット処理時のエッチングレートを抑制するために、前記酸化膜12には窒素原子が含まれているものを用いてもよい。
Si膜13からなるフィン部を形成するために、前記Si膜13上にSi−RIE時にエッチング選択比を有するシリコン窒化膜からなるマスク材14を被着する。リソグラフィ技術を用いて、前記マスク材14をパターニングして図2に示すようにマスク15を形成する。この場合、レジストを用いたものでなく、サイドウォール・パターントランスファ法等を適用することもできる。
図3は前記マスク15を用いて、前記Si膜13を途中までRIEにより除去している状態を示している。即ち、従来においてはSi膜13と酸化膜12とのRIE選択比を取るために、RIEのガス条件を途中で変更して前記酸化膜12が削れにくいような条件にしている。これに対して、本発明においてはシリコンの垂直性を保った構造を形成するために、ガスを切り替えることなく単一の組成のガスでRIEを継続する。図4に示すように、RIEを継続することによって、薄膜の酸化膜12、即ち、BOX膜を突き抜けて所望の深さまで前記支持基板11を除去してフィン部16を形成する。これにより、フィン部16のテーパー角を88度程度とほぼ垂直な形状にすることが可能となり、その両側面はフィン型FETのチャネルとなる。
図5の平面図に示すように、露出したフィン部16の表面にゲート絶縁膜を形成した後、基板表面上に、例えば、ポリシリコンのようなゲート電極材料17を堆積する。微細ゲートに対するリソグラフィを助けるため前記堆積したゲート電極材料を平坦化してDOF(Depth of Field)の浅いリソグラフィ装置を用いても十分な微細パターンが形成されるようにする。これにより図5のA−A断面を示す図6のような構造が得られる。
前記ゲート電極材料17を加工する際には、レジストによるパターニングだけでなく、シリコン基板を加工するときと同様にマスク材を用いたサイドウォールトランスファ法によるリソグラフィを用いることも可能である。さらに、そのレジストパターン或いはマスク材によるパターンを用いて、前記ゲート電極材料を加工する。使用したマスク材やレジストを除去することにより図7に示すような断面形状が得られる。
即ち、図7に示すように、フィン部16の両側面の一部はゲート絶縁膜18を介してゲート電極19で覆われた構造となっている。さらに、前記ゲート電極19は、前記支持基板11と埋め込み酸化膜12との界面20よりも低い位置から前記フィン部16を覆うように延在している。なお、シリコン窒化膜からなる前記マスク材15はキャップ材として前記フィン部16の上部に残存している。
しかる後、図8に示すように、通常のフィン型FETの形成と同じように、ソース/ドレイン用エクステンション部のイオン注入、ゲート側壁の形成、ソースS/ドレインD用のイオン注入、活性化アニール、サリサイド膜の形成、層間絶縁膜の堆積、コンタクトと金属配線層の形成等を経てデバイスを完成する。図8においてはゲート電極19、ゲート側壁21、ソース領域S/ドレイン領域Dのみを示している。
前記した第1の実施例においては、支持基板11を露出させるような構造を有しており、ゲートRIE後にソース/ドレイン形成のイオン注入をすると、前記支持基板11もドーピングされてしまう。この場合、BOX膜が絶縁膜として働いているため、コンタクトをフィン型FETの上部側からのみ形成する際には、電流パスは支持基板中にはできないので、大きな問題はない。
しかしながら、BOX膜が非常に薄くなってくると、場合によってはBOX膜を介してソース・ドレイン間のリーク電流が問題となることが生じうる。このような場合には、図9に示すように、フィン底部に少なくともBOX膜12とフィン部16との境界面22よりも上部まで絶縁膜23を埋め込む。しかる後、ソース・ドレイン領域へのイオン注入を行うことにより前記したリーク電流の問題を避けることができる。この場合には、ゲート電極を形成した後、絶縁膜を堆積してエッチバックする。次いで、ゲート側壁材料を改めて堆積し、所望の厚さのゲート側壁を形成した後にイオン注入を行う。前記した絶縁膜23は後述するように素子分離領域或いは絶縁膜領域として用いることができる。
次に、本発明の第2の実施例について説明する。この実施例においては前記したフィン型FETとプレーナMOSFETとを混載した半導体装置を示す。即ち、図10の平面図及びそのB−B断面図である図11に示すように、支持基板31上にはフィン型FET30とプレーナMOSFET40とが搭載されている。
前記フィン型FET30は第1の実施例で説明した構造を有しているので、詳細については省略している。また、前記プレーナMOSFET40はSOI構造を有し、半導体層41を用いて形成され、前記した絶縁膜23による素子分離領域42により囲まれている。
前記プレーナMOSFET40のゲート電極43は、ゲート絶縁膜(図示しない)を介して前記半導体層41の長手方向に沿って形成され、少なくとも前記半導体層41と埋め込み絶縁膜44との界面45よりも上部に形成される。前記ゲート電極43の両側にソースS及びドレインDが形成されている。
図12はフィン型FETと、部分空乏型SOIMOSFETと、完全空乏型SOIMOSFETとを混載した半導体装置を示す。即ち、図12に示すように、支持基板51上には、前記したのと同様なフィン型FET50と、部分空乏型SOIMOSFET60と、完全空乏型SOIMOSFET70とが搭載されている。部分空乏型SOIMOSFET60の半導体層61は完全空乏型SOIMOSFET70の半導体層71よりも膜厚が厚く形成され、これら半導体層は前記した絶縁膜23による素子分離領域62により互いに分離されている。
前記した半導体層61,71に関して、それぞれの動作モードには最適の膜厚が存在し、それぞれの領域をマスクした後、酸化工程とエッチング工程の組み合わせによって所望の半導体膜厚を得ることが可能となる。
さらに、それぞれのゲート電極63、73は、ゲート絶縁膜(図示しない)を介して形成され、図11と同様に、少なくとも前記半導体層61,71と埋め込み絶縁膜との界面よりも上部に形成される。
次に、実施の態様を示すと、下記のようになる。
(1)前記埋め込み絶縁膜には窒素原子が含まれ、ウエット処理時のエッチングレートを抑制できる。
(2)ゲート電極形成後にフィン部と埋め込み絶縁膜の界面よりも高い位置まで絶縁膜が堆積されている。
(3)フィン上部にキャップ層が形成されて上部の寄生トランジスタの発生を抑え、平面だけを使用するダブルゲート型MOSFETが構成される。
(4)平面型MOSFETは部分空乏型SOI MOSFETである。
(5)平面型MOSFETは完全空乏型SOI MOSFETである。
(6)平面型MOSFETは少なくとも一つの完全空乏型SOI MOSFETと部分空乏型SOI MOSFETが混載されている。
(7)シリコン層の高さがフィン型FET部と部分空乏型SOI MOSFET部と完全空乏型SOI MOSFET部とでそれぞれ異なっている。
10…SOI基板、11、31、51…支持基板、12…埋め込み酸化膜、13…シリコン膜、14…マスク材、15…マスク、16…フィン部、17…ゲート電極材、18…ゲート絶縁膜、19、43、63、73…ゲート電極、20…界面、21…ゲート側壁、22…境界面、23…絶縁膜、30、50…フィン型FET、40…プレーナMOSFET、41、61、71…半導体層、42…素子分離領域、60…部分空乏型SOIMOSFET、70…完全空乏型SOIMOSFET
Claims (5)
- 支持基板と、
前記支持基板上に設けられた埋め込み絶縁膜と、
前記埋め込み絶縁膜上に設けられ、シリコン層からなると共に、互いに対向する側面を有するフィン部と、
少なくとも前記側面の一部を覆うように絶縁膜を介して設けられたゲート電極とを含み、
前記ゲート電極が、前記支持基板と前記埋め込み絶縁膜との界面よりも低い位置から前記側面の一部を覆うように形成されていることを特徴とするフィン型FET。 - 前記埋め込み絶縁膜の厚さは5−10nmであることを特徴とする請求項1記載のフィン型FET。
- 前記フィン部は前記支持基板に対して垂直性を有することを特徴とする請求項1記載のフィン型FET。
- 前記ゲート電極の一部は前記埋め込み絶縁膜と前記フィン部との境界面よりも上部まで絶縁膜により埋め込まれることを特徴とする請求項1記載のフィン型FET。
- 支持基板と、前記支持基板上に設けられた埋め込み絶縁膜と、前記埋め込み絶縁膜上に設けられたシリコン層とからなるSOI基板を用意する工程と、
前記シリコン層上にマスクを形成する工程と、
前記SOI基板に対してガスを切り替えることなくRIE加工を行い、前記埋め込み絶縁膜を突き抜けて前記支持基板が所望の深さまで除去されるように加工してフィン部を形成する工程と、
前記支持基板から前記フィン部の互いに対向する側面の一部を覆うようにゲート絶縁膜を介してゲート電極を形成する工程とを具備することを特徴とするフィン型FETの製造方法。
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