JP4911976B2 - ノード・キャパシタンスを増加した半導体メモリ・デバイス - Google Patents

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Description

本発明は、ソフト・エラーに対する保護のために増加したノード・キャパシタンスを提供する、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）またはラッチなどの集積回路半導体メモリ・デバイスに関する。
ＲＡＭ（ランダム・アクセス・メモリ）などの半導体メモリ・デバイスは、一般に、それぞれがいくつかのトランジスタから形成されたいくつかのメモリ・セルを含む。一般に、２つのパス・ゲート・トランジスタの間に４つのストレージ・トランジスタが結合され、パス・ゲート・トランジスタのそれぞれには１本のビット線が結合される。各パス・ゲート・トランジスタは１本のワード線に結合された１つのゲート電極を有し、特定のメモリ・セルを選択し、そこから保管データを読み出すために、そのメモリ・セルに関連するワード線上にアドレス信号が供給される。このように選択されたメモリ・セルでは、そのデータは、ビット線を介してパス・ゲート・トランジスタを通ってメモリ・セルのメモリ・ノードから読み出される（またはデータがそこに書き込まれる）。当然のことながら、メモリ・セル内に保管されたデータは、読み出されるまで元のままであることが重要である。
集積規模がますます高くなり、メモリ・セル・エレメントの物理的サイズが減少するにつれて、このような保管データを保全するのがますます困難になってきた。この困難はソフト・エラーとして知られるものから発生し、このソフト・エラーは主にメモリ・ノードの１つに当たるアルファ粒子によって引き起こされるか、または回路雑音によって引き起こされる可能性がある。これにより、メモリ・ノード上の電圧が変化する可能性があり、時には、論理１が論理０に変換されるかまたはその逆の変換が行われるほど十分なものになる。所与のアルファ粒子ヒットの電圧変化の量はメモリ・ノード上のキャパシタンスに反比例し、したがって、メモリ・ノード上のキャパシタンスが比較的大きいと、所与のアルファ粒子ヒットの電圧変化の量が低減され、それに対応して、ソフト・エラーの可能性が低減される。
集積度がより低く比較的大きいデバイスの場合、ほとんど時間のソフト・エラーを防止するために十分なノード・キャパシタンスが存在した。しかし、チップ上により多くのデバイスを収容するためにメモリ・セルの寸法が縮小されるにつれて、ノード・キャパシタンスはそれに対応して非常に低くなる。加えて、デバイス・サイズにつれて印加電圧Ｖｄｄも減少し、この場合も、ノード上の電荷蓄積が削減される。その結果、回路雑音および放射線に対する感受性が増し、それにより、容認できないほど高いソフト・エラー率になる可能性がある。
したがって、デバイス・サイズをさらに大きくすることに頼らずに、ＳＲＡＭ、ラッチなどのノード・キャパシタンスを増加することが非常に望ましいであろう。
したがって、本発明の一目的は、従来技術の前述の諸問題を回避する半導体メモリ・デバイスを提供することにある。
本発明の他の目的は、低いソフト・エラー率を可能にするためにノード・キャパシタンスを増加した半導体メモリ・デバイスを提供することにある。
本発明のさらに他の目的は、面積の増加を必要とせずにノード・キャパシタンスを増加した半導体メモリ・デバイスを提供することにある。
上記の諸目的ならびに追加の利点については、以下に記載する本発明の実施において認識されるであろう。その最も広い実施形態では、集積回路半導体メモリ・デバイスは、基板の第１の部分を覆い、基板の第２の部分には存在しない第１の誘電体層を備えた基板を有する。このデバイスは、第１の誘電体層とは異なる特性を有し、基板の第２の部分を少なくとも部分的に覆う第２の誘電体層をさらに有する。ソース領域は第１の誘電体層上の第１のドープ領域内に形成され、ドレイン領域は第１の誘電体層上の第２のドープ領域内に形成され、ゲートは第２の誘電体層の上で第１のドープ領域と第２のドープ領域との間に形成される。本発明の重要な一態様によれば、第２の誘電体層の特性により、基板上の第１の誘電体層の上に形成されたゲートの理論キャパシタンスより大きい、基板に対するゲートのゲート・キャパシタンスが提供される。
本発明の有利な一態様では、メモリ・デバイスは、ＳＲＡＭメモリ・セルであり、有利なことにＦＥＴまたは特にＦｉｎＦＥＴである。
好ましい一実施形態では、第１の誘電体層は埋め込み酸化物層であり、第２の誘電体層は埋め込み酸化物層より低い絶縁効果を提供する薄い酸化物層であり、ゲートは基板に容量結合される。
他の好ましい実施形態では、このデバイスは、フィンを有するＦｉｎＦＥＴであり、ゲートとフィンとの間のゲート誘電体層をさらに有し、第２の誘電体層はゲート誘電体層より漏れが少ない。
さらに他の好ましい実施形態では、基板は、上位レベルの上向きの第１の表面と、下位レベルの上向きの第２の表面とを有し、第１の誘電体層は第１の表面上に形成された埋め込み酸化物層であり、第２の誘電体層は第２の表面上に形成された薄い酸化物層である。
さらに他の好ましい実施形態では、バルク・プロセスにより、第１の誘電体層が埋め込み酸化物層であり、第２の誘電体層がより低い絶縁効果を提供する薄い酸化物層であるレイアウトが形成される。
本発明の上記その他の諸目的、特徴、および諸態様は、添付図面に併せて示されている好ましい諸実施形態に関する以下の説明から明らかになるであろう。
添付図面に関連して本発明について詳述するが、種々の図面内の同様の要素は最後の２桁が共通する番号によって表されている。
以下の考察では、従来技術および本発明の諸実施形態について、ＦｉｎＦＥＴに関連して説明する。ＦｉｎＦＥＴは、ソース領域とドレイン領域を接続するためにＳＯＩウェハのシリコン・ボディ内に薄い垂直フィンを確定し、それにエッチングを施すことによって形成されたダブルゲートＭＯＳＦＥＴである。ポリシリコン・ゲート電極はフィンを囲んで確定される。以下に論ずる諸実施形態では、ダブルゲートは、フィンの右側と左側にあり、フィンの上を通過するゲートの一部分によって接続される。ＦｉｎＦＥＴがオンになると、電流はフィンの左右の垂直エッジに沿ってソースからドレインに流れる。
以下の考察および添付図面は、一般にＦｉｎＦＥＴの完全な構造または特に任意のＦｉｎＦＥＴを参照するわけではなく、むしろ、本発明を説明するために有用なＦｉｎＦＥＴの要素のみを概略的に確定し比較するものであることは、当業者にとって自明なことになるであろう。省略または簡略化された要素は以下の考察に影響するものではない。したがって、本発明は、すべての必要な要素を取り入れた実際のメモリ・セル構造に関連して適用されるものであることを理解されたい。
したがって、図１には、従来のＦｉｎＦＥＴ１０が集積回路チップ上に半導体メモリ・デバイスの１つのエレメントを形成するものとして概略的に図示されており、図２は図示の通り側面断面図である。従来のＦｉｎＦＥＴ１０は、その上面１４上に埋め込み酸化物（ＢＯＸ）層１６を有する基板１２によって形成される。ＦｉｎＦＥＴ１０は、ＢＯＸ層１６上の第１のドープ領域内に形成されたソース領域１８と、ＢＯＸ層１６上の第２のドープ領域内に形成されたドレイン領域２０と、ソースおよびドレイン領域１８、２０を接続する垂直に突出するフィン２２とを有する。図２に図示されている通り、フィン２２は、ＢＯＸ層１６上にも形成され、薄い酸化物の側壁２４、２６を含む。加えて、ＦｉｎＦＥＴ１０は、フィン２２の両側に１つずつ、合わせて２つのゲート部分２８ａ、２８ｂを備え、ＦｉｎＦＥＴ１０を起動するための制御電極として働くゲート２８を含む。この構造では、ゲート２８の下にあるＢＯＸ層１６により、ゲート２８の面積が実質的に削減されている、より大規模な集積化において不十分なキャパシタンスが提供される。
本発明は、メモリ・セル・エレメントの物理的サイズの増加を必要とせずに、この問題に対する解決策を提供するものである。図３および図４は、それぞれ、図１および図２に対応する本発明の第１の好ましい実施形態の平面図および側面断面図である。図３および図４では、ＦｉｎＦＥＴ１００は、その上面１１４の第１の部分１１４ａ上に埋め込み酸化物（ＢＯＸ）層１１６を有する基板１１２によって形成され、そのＢＯＸ層１１６は確定した特性を有する誘電材料である。ＦｉｎＦＥＴ１００は、ＢＯＸ層１１６上の第１のドープ領域内に形成されたソース領域１１８と、ＢＯＸ層１１６上の第２のドープ領域内に形成されたドレイン領域１２０と、ソース領域およびドレイン領域１１８、１２０を接続する垂直に突出するフィン１２２とを有する。図４に図示されている通り、フィン１２２は、ＢＯＸ層１１６上にも形成され、薄い酸化物の側壁１２４、１２６を含む。
本発明によれば、従来技術と区別して、ＢＯＸ層１１６は、基板１１２のうち、ＦｉｎＦＥＴ１００の下にある部分全体を覆うわけではなく、むしろ、基板１１２の少なくとも第２の部分１３０には存在しない。その代わりに、この第２の部分１３０上には第２の異なる誘電体層１３２が設けられる。第２の誘電体層１３２は、ＢＯＸ層１１６を形成する誘電材料とは異なる特性、特に、異なる誘電係数または異なる厚さあるいはその両方を有する誘電材料から形成される。ＦｉｎＦＥＴ１００のゲート１２８は第２の誘電体層１３２上に形成され、この第２の誘電体層１３２はこの実施形態では薄い酸化物層である。
本発明では、薄い酸化物層１３２は、ＢＯＸ層１１６に取って代わることによりノード・キャパシタンスを増加し、それにより、ゲート１２８が基板１１２に容量結合することができる。すなわち、この薄い酸化物（第２の誘電体）層１３２により、ＢＯＸ（第１の誘電体）層１１６の上に形成されたゲートの理論キャパシタンスより大きい、基板１１２に対するゲート１２８のゲート・キャパシタンスが提供される。
当然のことながら、基板１１２には、ＢＯＸ層１１６または薄い酸化物層１３２のいずれにも覆われない他の部分が存在する可能性がある。
ＦｉｎＦＥＴ１００を形成するための方法の１つは、ＢＯＸ除去のためにブロック・マスクを形成するステップと、次にＢＯＸにエッチングを施すステップとを追加することになるであろう。
図５は、他の好ましい実施形態の概略側面断面図である。図５のＦｉｎＦＥＴ２００では、第１の実施形態の薄い酸化物の第２の誘電体層１３２は、ゲート漏れを低減するためにＢＯＸ層２１６を形成する材料とは異なる誘電係数を有するより厚い酸化物層２３２によって取って代わられる。酸化物層２３２は、誘電材料を付着させるかまたは成長させ、次に適切な面積になるように誘電材料にマスキングをし、エッチングを施すための追加のプロセス・ステップによって形成することができる。
この実施形態およびその他の諸実施形態では、フィンのいずれの側の側壁も有利なことに、ゲートとフィンとの間の薄い誘電体層の形になっており、ＢＯＸ層１１６よりも漏れが少ない誘電材料から形成される。
図６は、第３の好ましい実施形態を示している。この場合、たとえば、ＦｉｎＦＥＴ３００を形成する際にエッチングを施すことによりＢＯＸ層３１６を除去すると、ゲート３２８の下部部分３２８ａ、３２８ｂが基板３１２内のへこみ３１２ａ、３１２ｂに収まるように、エッチングが基板３１２内に継続される。したがって、基板３１２は、上位レベルの上向きの第１の表面３１４ａと、下位レベルの上向きの第２の表面３１４ｂとを有する。シリコン基板３１２の追加のエッチングは、追加のプロセスにするかまたはＢＯＸエッチング・プロセスの継続にすることができる。次に、この構造は、下部部分３２８ａ、３２８ｂの底面および側面に沿った薄い酸化物層３３２ａ、３３２ｂ、ならびにフィン３２２の側面上の薄い酸化物側壁３２４、３２６を使用する。
複数のメモリ・セルを形成するためのバルク・プロセスでは、厚い酸化物層を成長させるかまたはゲートの下に誘電体を付着させ、トランジスタ上の誘電材料とは異なる誘電体層を形成してゲートから基板への漏れを低減することは有利である。図７は、ゲート４２８の下の基板４１２上にこの第２の誘電体層４３２を有し、このようなバルク・プロセスによる単一ＦｉｎＦＥＴ４００を概略的に示している。フィン４２２は、薄い酸化物の側壁４２４、４２６を含む。図８は、ＦｉｎＦＥＴが本発明により形成されたＦｉｎＦＥＴ５５２の構造を有するＦｉｎＦＥＴ ＳＲＡＭレイアウト５５０を示している。
代替プロセスでは、酸化物がＦｉｎＦＥＴ上より基板上でより速く成長するように基板にドーピングすることができ、その結果、誘電作用の差、したがって、キャパシタンスの差は酸化物層の厚さの差から発生する。
本発明は、ゲートから基板へのキャパシタンスを増加し、それにより、ソフト・エラー率を低減することが望ましい、集積回路半導体メモリ・デバイス、特に、ＦＥＴストレージ・トランジスタを有するデバイスの製造に適用可能である。
種々の実施形態による特徴を有利に組み合わせて、本発明の範囲内でその他の組み合わせを形成できることは、当業者には理解されるであろう。
本発明の上記の説明は、あるタイプの半導体メモリ・デバイスの特定の構造に関して行われたものである。上記の説明は例示のみのためのものであり、本発明の全体的な精神および範囲を逸脱せずに本発明に対して様々な変更および修正を行うことができることは、当業者にとって自明なことになるであろう。したがって、上記の諸実施形態に関連して本発明を説明してきたが、特許請求の範囲内に含まれる変更および修正を行うことが可能であり、本発明の全容は特許請求の範囲のみによって定義され制限される。
従来のＦｉｎＦＥＴの概略平面図である。 図１の矢印Ａ−Ａに沿って取られた従来のＦｉｎＦＥＴの概略断面図である。 本発明の第１の好ましい実施形態によるＦｉｎＦＥＴの概略平面図である。 図３の矢印Ｂ−Ｂに沿って取られた本発明の第１の好ましい実施形態によるＦｉｎＦＥＴの概略断面図である。 本発明の第２の好ましい実施形態によるＦｉｎＦＥＴの一部分の概略断面図である。 本発明の第３の好ましい実施形態によるＦｉｎＦＥＴの一部分の概略断面図である。 本発明の第４の好ましい実施形態によるＦｉｎＦＥＴの一部分の概略断面図である。 本発明によるＦｉｎＦＥＴを含むＳＲＡＭレイアウトの概略図である。

Claims (11)

  1. 基板（１１２）と、
    前記基板の第１の部分（１１４ａ）を覆い、前記基板の第２の部分（１３０）には存在しない第１の誘電体層（１１６，３１６）と、
    前記第１の誘電体層とは異なる特性を有し、前記基板の前記第２の部分（１３０）を少なくとも部分的に覆うと共に、前記第１の誘電体層（１１６，３１６）またはフィンの両側に形成されたゲート誘電体層の一方（４２６）に連続する第２の誘電体層（１３２）と、
    前記第１の誘電体層上の第１のドープ領域内に形成されたソース領域（１１８）と、
    前記第１の誘電体層上の第２のドープ領域内に形成されたドレイン領域（１２０）と、
    前記第２の誘電体層の上で前記第１のドープ領域と前記第２のドープ領域との間に形成されたゲート（１２８）と、
    を有し、
    前記第２の誘電体層により前記ゲートが前記基板に容量結合されて、前記基板上の前記第１の誘電体層の上に形成されたゲートの理論キャパシタンスより大きな前記基板に対する前記ゲートのゲート・キャパシタンスが提供される、集積回路半導体メモリ・デバイス（１００）。
  2. 前記デバイスがＲＡＭである、請求項１に記載のデバイス。
  3. 前記デバイスがＳＲＡＭである、請求項１に記載のデバイス。
  4. 前記デバイスがＦＥＴを含む、請求項１に記載のデバイス。
  5. 前記ＦＥＴがＦｉｎＦＥＴである、請求項４に記載のデバイス。
  6. 前記第１の誘電体層が埋め込み酸化物層（１１６）であり、前記第２の誘電体層が前記埋め込み酸化物層より低い絶縁効果を提供する酸化物層（１３２）であり、請求項１または請求項５に記載のデバイス。
  7. 前記ＦｉｎＦＥＴのフィン（１２２）が前記埋め込み酸化物層の上に形成される、請求項６に記載のデバイス。
  8. 前記第２の誘電体層が前記ゲート誘電体層より漏れが少ない、請求項１または請求項５に記載のデバイス。
  9. 前記基板が、上位レベルの上向きの第１の表面（３１４ａ）と、下位レベルの上向きの第２の表面（３１４ｂ）とを有し、前記第１の誘電体層が前記第１の表面上に形成された誘電体層であり、前記第２の誘電体層が前記第２の表面上に形成された誘電体層であり、前記ＦｉｎＦＥＴのフィン（３２２）が埋め込み層の上に形成される、請求項１または請求項５に記載のデバイス。
  10. 前記第１の誘電体層が埋め込み酸化物層（３１６）であり、前記第２の誘電体層が酸化物層（３３２ａ、３３２ｂ）である、請求項９に記載のデバイス。
  11. 前記第１の誘電体層が埋め込み酸化物層（１１６）であり、前記第２の誘電体層が薄い酸化物層（１３２）である、請求項８に記載のデバイス。
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