KR960014465B1 - 스태틱 램 셀 제조 방법 - Google Patents

스태틱 램 셀 제조 방법 Download PDF

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Abstract

내용 없음.

Description

스태틱 램 셀 제조방법
제1도는 SRAM 셀의 회로도.
제2a 내지 제2c도는 본 발명에 따라 SRAM셀을 제조하는 공정을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드 산화막
3A : 워드라인 3B : 벌크 트랜지스터용 워드라인
4 : 접합 영역 5A, 5B : 층간 산화막
6 : 박막 트랜지스터의 게이트 7A, 7B : 게이트 산화막
8 : 채널 영역 9 : HTO막
10, 13 : 인-시투 포스포러스 도프 폴리 11 : 반구형 폴리 실리콘
12 : 절연막 14 : 플레이트 전극
본 발명은 스태틱 램(Static RAM SRAM) 셀 제조 방법에 관한 것으로, 특히 저장 노드(storage node) 부위에 표면적인 증대된 캐패시터를 형성시켜 종래의 SRAM 동작을 유지하면서 소프트 에러에 대한 저향력을 높일 수 있는 스태틱 램 셀 제조 방법에 관한 것이다.
일반적으로, SRAM 소자의 집적도가 증가하면서 셀의 저장 노드 용량(Storage Node Capacitance)은 축소된 셀 면적에 비례해서 작아지게 되므로, SRAM 소자가 고속 동작을 할 경우에는 저장 노드 용량이 작기 때문에 소프트 에러 문제가 심각해진다.
또한, 박막 트랜지스터를 풀업(pull-up) 소자로 사용할 경우 동작 전류(on-current)가 저장 노드의 전위를 공급전압레벨로 풀업 시키기에는 불충분하므로 이를 보상해 주어야만 소트 에러 저항력을 높일 수 있다.
따라서 본 발명의 SRAM의 저장 노드에 표면적인 증대된 캐패시터를 형성시켜 종래의 SRAM 동작을 유지하면서 소프트 에러에 대한 저항력을 높여 상기한 단점을 해소 할 수 있는 스태틱 램 셀 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의하면 실리콘 기판(1)상에 소자분리를 위한 필드 산화막(2)이 형성되고, 상기 실리콘 기판(1) 및 필드 산화막(2) 상부에 워드라인(3A)이 형성되고, 워드라인(3A) 상부에 층간 산화막(5A)이 형성되고, 상기 필드산화막(2)과 일정간격 이격되어 상기 실리콘 기판(1)상에 접합영역(4) 및 양측벽에 스페이서 산화막이 형성된 벌크 트랜지스터용 워드라인(3B)이 형성되고, 이 워드라인(3B) 주변에 층간 산화막(5B)이 형성되고, 상기 워드라인(3A) 및 층간 산화막(5A, 5B) 주변에 소정의 패턴으로 박막 트랜지스터의 게이트(6)가 형성되고, 상기 게이트(6)상에 소정 간격을 두고 박막 트랜지스터용 게이트 산화막(7A, 7B)이 형성되고, 상기 게이트 산화막(7A, 7B) 상부와 노출된 상기 게이트(6)상에 소정의 패턴으로 박막 트랜지스터의 채널 영역(8)이 형성되고, 전체 구조 상부에 HTO막(9)이 형성된 스태틱 램 셀에 있어서, 상기 HTO막(9)을 소정의 폭으로 식각한 상태에서 인-시루 포스포러스 도프 폴리(10)가 소정의 폭으로 형성되고, 상기 인-시투포스포러스 도프 폴리(10) 상부에 반구형 폴리실리콘(11)이 형성되고, 상기 노출된 HTO막 및 반구형 폴리 실리콘(9 및 11) 상부에 절연막(12)이 형성되고, 이 절연막(12) 상부에 인-시투 포스포러스 도프 폴리 및 플레이트 전극(13 및 14)이 적층 형성된다.
상기한 목적을 달성하기 위한 본 발명의 스태틱 메모리 셀 제조방법은 실리콘 기판(1)상에 소자 분리를 위한 필드 산화막(2), 워드라인(3A), 접합 영역(4), 양측벽에 스페이서 산화막이 형성된 벌크 트랜지스터용 워드라인(3B)을 형성하는 단계와, 상기 공정 후 전체 구조 상부에 층간 산화막(5A, 5B)을 형성하고, 상기 필드 산화막 및 접합 영역(2 및 4)간에 상부에 마스크 공정 및 식각 공정에 의해 소정폭의 콘택홀을 형성한 후 폴리를 증착하고 패턴 공정을 실시하여 박막 트랜지스터의 게이트(6)를 형성하는 단계와, 상기 공정후 전체 구조 상부에 박막 트랜지스터용 산호막(7A, 7B)을 형성하고 폴리를 증착한 후 패턴 공정을 실시하여 박막 트랜지스터의 채널 영역(8)을 형성한 다음 전체 구조 상부에 HTO막(9)을 형성하는 단계로 이루어지는 스태틱 램 셀 제조방법에 있어서, 상기 HTO막(9)을 소정의 폭으로 식각하여 콘택홀을 형성하고 인-시투 포스포러스 도프 폴리(10)를 소정의 폭으로 증착한 다음 그 상부에 반구형 폴리 실리콘(11)을 증착하는 단계와, 상기 공정 후 전체 구조 상부에 절연막(12)을 형성하고 그 상부에 인-시투 포스포러스 도프 폴리(13)를 증착하여 캐패시터를 형성한 후 전체 구조 상부에 플레이트 전극(14)을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명은 상세히 설명하기로 한다.
제1도는 SRAM 셀의 회로도로서, 서입 동작의 경우 워드라인(W/L)이 인에이블 된 상태에서 비트라인(BL)에 1, 비트라인(BL)에 0이 입력될 경우 트랜지스터 Q4는 off되는 반면 트랜지스터 Q5는 ON되므로 트랜지스터 Q3는 off되는 반면 트랜지스터 Q2가 ON되어 노드 A는 1 상태(VCC)를 유지하고 노드 B는 0상태를 유지하게 된다.
독출 동작의 경우는 상기 워드라인(W/L)을 인에이블 시키고 상기 노드 A 및 B의 전위를 비트라인(BL, BL)을 통해 센스증폭기(도시안됨)로 읽으면 된다.
그러므로, A 및 B 노드를 저장 노드라 하고 트랜지스터 Q2 및 Q3는 풀업 트랜지스터, Q4 및 Q5는 드라이버(Driver)라 하며, Q1 및 Q2는 억세스(Access) 트랜지스터라 하는데 본 발명은 알파 사이클로부터 기인된 소프트 에러에 대한 저항력을 높이기 위해 상기 저장노드 및 접지간에 전하저장 캐패시터를 형성시키는 것이 기술적 요지이다.
한편, 상기 트랜지스터 Q4 및 Q5는 벌크(Bulk) 트랜지스터로서 실리콘 기판 내부에 형성되고, 상기 트랜지스터 Q2 및 Q3는 실리콘 기판 상부에 형성된다.
제2a 내지 제2c도는 본 발명에 따라 SRAM셀을 제조하는 공정을 나타내는 단면도로서, 제2a도는 실리콘 기판(1)상에 공지의 방법으로 소자 분리를 위한 필드 산화막(2), 워드라인(3A), 접합영역(4), 양 측벽에 스페이서 산화막이 형성된 벌크 트랜지스터용 워드라인(3B)을 형성한 후 전체구조 상부에 층간 산화막(5A, 5B)을 형성하고 상기 필드 산화막(2) 및 접합 영역(4)간 상부에 마스크 공정 및 식각 공정에 의해 소정폭의 콘택홀을 형성한 후 폴리를 증착하고 패턴 공정을 실시하여 박막 트랜지스터의 게이트(6)를 형성한 다음 전체구조 상부에 박막 트랜지스터용 게이트 산화막(7A, 7B)을 형성하고 폴리를 증착한 후 패턴 공정을 실시하여 박막 트랜지스터의 채널영역(8)을 형성한 다음 전체구조 상부에 HTO막(9)을 형성한 상태의 단면도이다.
제2a도에는 한개의 박막 트랜지스터(제1도의 Q2)만이 형성 되었는데, 제1도에서 설명한 바와 같이 트랜지스터 Q2 내지 Q5는 대칭 구조를 갖기 때문에 한개의 박막 트랜지스터 구성만 도시하였다.
제2b도는 제2a도 구조하에서 폴리 콘택 마스크를 사용하여 상기 게이트 영역(6)에 대응하는 부위의 상기 HTO막(9)을 소정의 폭으로 식각하여 콘택홀을 형성하고 인-시투 포스포러스 도프 폴리(10)를 소정의 폭으로 증착한 다음 그 상부에 반구형 폴리 실리콘(11)을 증착한 상태의 단면도이다.
제2c도는 상기 공정후 전체구조 상부에 ONO(Oxide/Nitride/Oxide) 또는 NO(Nitride/Oxide) 층을 증착하여 절연막(12)을 형성하고 그 상부에 인-시투 포스포러스 도프 폴리(13)를 증착하여 캐패시터를 형성한 후 전체 구조 상부에 그라운드 콘택 마스크를 사용하여 콘택을 형성하고 전체 구조 상부에 폴리사이드를 증착하여 플레이트 전극(14)을 형성한 상태의 단면도이다.
상기 공정에 의해 형성된 캐패시터는 DRAM에서 1/2 VCC가 양단에 인가되는 것과는 달리 그라운드 콘택(Graound Contact)에 연결된 플레이트 전극(14)을 통해 인-시투 포스포러스 도프 폴리(13)가 그라운드로 되고 박막 트랜지스터의 채널영역에서 인가되는 전압공급에 의한 전압차에 의해 전하가 저장되어 저장노드(제1도의 a 또는 b 노드)가 1 상태일때 알파 파티클(α-Particle)에 의해 전하 손실이 발생하면 바로 보상시켜주는 역할을 하게 된다.
상술한 바와같이 본 발명에 의하면 데이타 보유 특성을 좋게할 수 있고, 특히 소프트 에러에 대한 내성이 현저시 향상되는 효과를 얻을 수 있다. 또한 추가 마스크 없이 캐패시터를 제조할 수 있고 공정이 단순하여 4M SRAM 및 16M SRAM 이상의 고집적화된 SRAM 제조에 응용시 우수한 특성을 얻을 수 있다.

Claims (1)

  1. 스태틱 램 셀 제조 방법에 있어서, 실리콘 기판(1)상에 소자 분리를 위한 필드 산화막(2), 워드라인(3A), 접합 영역(4), 양측벽에 스페이서 산화막이 형성된 벌크 트랜지스터용 워드라인(3B)을 형성하는 단계와, 상기 공정 후 전체 구조 상부에 층간 산화막(5A, 5B)을 형성하고, 상기 필드 산화막 및 접합 영역(2 및 4)간 상부에 마스크 공정 및 식각 공정에 의해 소정폭의 콘택홀을 형성한 후 폴리를 증착하고 패턴 공정을 실시하여 박막트랜지스터의 게이트(6)을 형성하는 단계와, 상기 공정후 전체 구조 상부에 박막 트랜지스터용 산화막(7A, 7B)을 형성하고 폴리를 증착한 후 패턴 공정을 실시하여 박막 트랜지스터의 채널 영역(8)을 형성한 다음 전체 구조 상부에 HTO막(9)을 형성하는 단계로 이루어지는 스태틱 램 셀 제조방법에 있어서, 상기 HTO막(9)을 소정의 폭으로 식각하여 콘택홀을 형성하고 인-시투 포스포러스 도프 폴리(10)를 소정의 폭으로 증착 한 다음 그 상부에 반구형 폴리 실리콘(11)을 증착하는 단계와, 상기 공정 후 전체 구조 상부에 절연막(12)을 형성하고 그 상부에 인-시투 포스포러스 도프 폴리(13)를 증착하여 캐패시터를 형성한 후 전체구조 상부에 플레이트전극(14)을 형성하는 단계를 포함하는 것을 특징으로 하는 스태틱 램 셀 제조 방법.
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