KR20060121124A - 증가된 노드 커패시턴스를 갖는 반도체 메모리 장치 - Google Patents

증가된 노드 커패시턴스를 갖는 반도체 메모리 장치 Download PDF

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Abstract

집적 회로 반도체 메모리 장치(100)는 게이트-기판 간 커패시턴스를 증가시켜 소프트 에러율을 줄이기 위해 저장의 트랜지스터의 게이트 아래 기판(112)의 일부분(130)에 존재하지 않는 BOX층인 제1 유전층(116)을 갖는다. 상기 제1 유전층과 다른 성질을 갖는 제2 유전층(132)은 적어도 부분적으로 상기 기판의 그 부분(130)을 덮는다. 상기 장치는 핀(122) 및 상기 게이트와 상기 핀 사이에 있는 게이트 유전층(124,126)을 포함하고, 상기 제2 유전층은 상기 게이트 유전층보다 적은 누설을 갖는 핀FET 장치일 수 있다.

Description

증가된 노드 커패시턴스를 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH INCREASED NODE CAPACITANCE}
본 발명은 소프트 에러(soft error)에 대한 보호를 위해 증가된 노드 커패시턴스를 제공하는 집적 회로 반도체 메모리 장치, 예를 들어 SRAM(static random access memory) 또는 래치(latch)에 관한 것이다.
RAM(random access memory)과 같은 반도체 메모리 장치들은 일반적으로 각각 다수의 트랜지스터들로 형성된 다수의 메모리 셀들을 포함한다. 일반적으로, 두 개의 패스 게이트 트랜지스터들 간에 네 개의 저장 트랜지스터들이 연결되고, 각 패스 게이트 트랜지스터들에 비트 라인(bit line)이 연결된다. 각 패스 게이트 트랜지스터는 워드 라인(word line)에 연결된 게이트 전극을 가지며, 메모리 셀을 선택하고 저장된 데이터를 선택된 메모리 셀에서 읽어오기 위해 주소 신호는 특정 메모리 셀과 연관된 워드 라인 상에 제공된다. 메모리 셀들이 위와 같이 선택되면, 그것의 데이터가 패스 게이트 트랜지스터들을 통해 비트 라인들을 경유해 메모리 셀의 메모리 노드로부터 읽어 들여진다(또는 데이터가 메모리 노드에 쓰여진다). 당연히, 메모리 셀에 저장된 데이터가 그것이 읽어올 때까지 변하지 않는 것이 중요하다.
집적도가 점점 높아지고 메모리 셀 요소들의 물리적 크기가 감소함에 따라 그러한 저장된 데이터를 보존하는 것이 더욱 어려워지고 있었다. 이러한 어려움은 소프트 에러(soft error)라고 알려진 것에 기인하며, 이 소프트 에러는 주로 알파 입자가 메모리 노드들 중 하나에 충돌하여 유발되거나 회로 잡음에 의해 유발된다. 이것은 메모리 노드들 상의 전압이 변하도록 할 수 있으며, 어떤 경우 로직 1이 로직 0으로 또는 그 역으로 변하기 충분하도록 전압을 변화시킨다. 주어진 알파 입자 충돌에 의한 전압 변화량은 메모리 노드의 커패시턴스에 역으로 비례하고, 이에 따라 메모리 노드의 커패시턴스가 상대적으로 크면 주어진 알파 입자 충돌수에 대해 전압 변화량이 적어지고 이에 대응하여 소프트 에러가 발생할 확률이 적어진다.
상대적으로 적은 집적도를 갖는 상대적으로 큰 장치들의 경우, 대부분 소프트 에러를 방지하기에 충분한 노드 커패시턴스를 가졌다. 그러나, 칩에 보다 많은 장치들을 넣기 위해 메모리 셀들의 크기들이 작아짐에 따라, 노드 커패시턴스들이 이에 대응하여 매우 낮아진다. 이에 더해, 인가 전압 Vdd 또한 장치 크기에 비례하여 작아지며, 이는 다시 노드에 저장되는 전하의 감소를 유발한다. 이 결과로 회로 잡음과 방사선(radiation)에 대한 감수성(suseptability)이 증가되고, 이는 다시 허용할 수 없는 높은 소프트 에러로 이어진다.
그러므로 장치 크기를 다시 크게하지 않으면서 SRAM들, 래치들 및 이와 유사한 것들의 노드 커패시턴스들을 증가시키는 것이 매우 바람직하다.
이에 따라, 본 발명의 목적은 종래의 기술의 상술된 문제점들을 회피하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 낮은 소프트 에러율을 가능하게 하기 위해 증가된 노드 커패시턴스를 갖는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 면적을 증가시키지 않고도 증가된 노드 커패시턴스를 갖는 반도체 메모리 장치를 제공하는 것이다.
본 발명은 도면들을 참조하여 추가적으로 설명될 것이며, 도면들 간에 있어서 유사한 요소들은 마지막 두자리가 같은 번호들에 의해 나타내진다.
도 1은 종래의 FinFET의 평면도.
도 2는 도 1의 A-A를 따라 절취한 종래의 FinFET의 단면도.
도 3은 본 발명의 제1 실시예에 따른 FinFET의 평면도.
도 4는 도 3의 B-B를 따라 절취한 본 발명의 제1 실시예에 따른 FinFET의 단면도.
도 5는 본 발명의 제2 실시예에 따른 FinFET의 일부분의 단면도.
도 6은 본 발명의 제3 실시예에 따른 FinFET의 일부분의 단면도.
도 7은 본 발명의 제4 실시예에 따른 FinFET의 일부분의 단면도.
도 8은 본 발명에 따른 FinFET들을 포함하는 SRAM 레이아웃(layout)의 개략도.
상기 목적들과 추가적인 장점들은 여기에 설명된 바와 같이 본 발명을 실시함에 따라 구현될 것이다. 본 발명 중 그 범위가 가장 넓은 실시예에 있어서, 집적회로 반도체 메모리 장치는 제1 유전층을 갖는 기판 - 상기 제1 유전층은 상기 기판의 제1 부분을 덮고 제2 부분에는 존재하지 않음 - 을 포함한다. 이에 더해 상기 장치는 상기 제1 유전층과 다른 성질을 갖는 제2 유전층 - 상기 제2 유전층은 적어도 상기 기판의 제2 부분의 일부를 덮는다 - 을 포함한다. 소스 영역은 상기 제1 유전층 위의 제1 도프트(doped) 영역 내에 형성되고, 드레인 영역은 상기 제1 유전층 위의 제2 도프트 영역 내에 형성되고, 게이트는 상기 제2 유전층 위와 상기 제1 및 제2 도프트 영역들 사이에 형성된다. 본 발명의 중요한 측면에 따라, 상기 제2 유전층의 성질은 상기 기판 위의 상기 제1 유전층 위에 형성된 게이트의 이론적 커페시턴스보다 큰 상기 기판에 대한 상기 게이트의 게이트 커패시턴스를 제공한다.
본 발명의 바람직한 측면에 있어서, 상기 메모리 장치는 SRAM 메모리 셀, 바람직하게는 FET 또는 FinFET이다.
바람직한 일 실시예에 있어서, 상기 제1 유전층은 매몰(buried) 산화물층이고 상기 제2 유전층은 상기 매몰 산화물층보다 작은 절연 효과를 제공하는 얇은 산화물층이고, 상기 게이트는 상기 기판에 용량적으로 연결(capacitively coupled)된다.
바람직한 다른 실시예에 있어서, 상기 장치는 핀(fin)을 갖는 FinFET이고 상기 게이트와 상기 핀 사이에 게이트 유전층을 더 포함하되, 상기 제2 유전층은 상기 제이트 유전층보다 적은 누설(leakage)을 갖는다.
바람직한 또 다른 실시예에 있어서, 상기 장치는 상기 기판은 상위에 상향(upwardly-facing) 제1 표면과 하위에 상향 제2 표면을 가지고, 상기 제1 유전층은 상기 제1 표면 위에 형성되는 매몰 산화물층이고 상기 제2 유전층은 상기 제2 표면 위에 형성된 매몰 산화물층이다.
바람직한 또 다른 실시예에 있어서, 벌크 공정(bulk process)은 상기 제1 유전층이 매몰 산화물층이고 상기 제2 유전층이 보다 작은 절연 효과를 제공하는 얇은 산화물층인 레이아웃(layout)을 제공한다.
본 발명의 이와 같거나 다른 목적들, 특징들 및 측면들은 첨부된 도면들과 함께 후술되는 바람직한 실시예들의 설명들에 의해 명백해질 것이다.
후술되는 설명에서, 종래 기술과 본 발명은 FinFET들을 중심으로 설명될 것이다. FinFET는 이중-게이트 MOSFET로서, 소스 및 드레인 영역들을 연결하기 위해 SOI 웨이퍼의 실리콘 본체에 얇은 수직 핀(fin)을 정의(define)하고 에칭(etch)하여 형성된다. 폴리실리콘 게이트 전극들은 상기 핀을 둘러싸도록 정의된다. 아래에 논의되는 실시예들에 있어서, 상기 이중 게이트들은 상기 핀의 우측 및 좌측에 있으며 상기 핀 위로 통과하는 상기 게이트의 일부분에 의해 연결된다. 상기 FinFET 작동시, 전류는 상기 핀의 좌측 및 우측 양 수직 가장자리를 따라 소스에서 드레인으로 흐른다.
본 발명이 속하는 분야에서 통상의 지식을 가지는 자에게 후술되는 논의 및 첨부된 도면들은 일반적인 FinFET들 또는 어느 특정 FinFET의 완전한 구조를 언급하지 않으며, 본 발명을 설명하는데 유용한 FinFET의 요소들을 개략적으로 정의하고 비교한다. 생략되거나 단순화된 요소들은 후술되는 논의에 영향을 주지 않는다. 이에 따라, 본 발명은 모든 요소들을 포함하는 실제 메모리 셀 구조들에 적용된다는 점을 유념해야 한다.
그러므로, 도 1을 참조하면, 종래의 FinFET(10)는 집접 회로 칩 상의 반도체 메모리 장치의 요소를 형성하는 것으로 개략적으로 도시되어 있으며, 도 2는 표시된바와 같이 측면 단면도이다. 종래의 FinFET(10)는 기판(12)과 함께 형성되고 상기 기판(12) 상면(upper surface)(14) 위에 매몰 산화물(buried oxide; BOX)층(16)을 갖는다. FinFET(10)는 BOX층(16) 위의 제1 도프트(doped) 영역 내에 형성되는 소스 영역(18), BOX층(16) 위의 제2 도프트 영역 내에 형성되는 드레인 영역(20)과 소스 및 드레인 영역들(18,20)을 연결하는 수직으로 돌출된 핀(22)을 포함한다. 도 2에 도시된 바와 같이, 핀(22)은 또한 BOX층(16) 위에 형성되고, 얇은 산화물의 측벽들(24,26)을 포함한다. 이에 더해, FinFET(10)는 FinFET(10)를 활성화하기 위한 제어 전극으로 기능하며 핀(22)의 각 측면 위에 각 하나씩 있는 두 게이트 부분들(28a,28b)을 갖는 게이트(28)를 포함한다. 이러한 구성에서, 게이트(28) 아래의 BOX층(16)은 게이트(28)의 면적이 상당히 줄어든 고집적 회로들에서 커패시턴스를 충분하게 제공하지 못한다.
본 발명은 상기 메모리 셀 요소들의 크기를 증가시키지 않고 이 문제에 대한 해법을 제공한다. 도 3 및 4는 각각 본 발명의 제1 실시예의 평면도 및 단면도로서, 도 1 및 2에 대응된다. 도 3 및 4에 있어서, FinFET(100)는 기판(112)과 함께 형성되며, 기판(112)은 그것의 상면(114)의 제1 부분(114a)에 정해진 성질을 갖는 유전 물질인 매몰 산화(BOX)층(116)을 가진다. FinFET(100)는 BOX층(116) 위의 제1 도프트 영역 내에 형성되는 소스 영역(118), BOX층(116) 위의 제2 도프트 영역내에 형성되는 드레인 영역(120)과 소스 및 드레인 영역(118,120)을 연결하는 수직으로 돌출된 핀(122)을 갖는다. 도 4에 도시된 바와 같이, 핀(122)은 또한 BOX 층(116) 위에 형성되고, 얇은 산화물로 이루어진 측벽들(124,126)을 포함한다.
본 발명에 따라 그리고 선행 기술과 구별되도록, BOX층(116)은 FinFET(100) 밑에 있는 기판(112)의 전체를 덮지 않고, 적어도 기판(122)의 제2 부분(130)에는 존재하지 않는다. 이를 대신하여, 다른 제2 유전층(132)이 이 제2 부분(130) 위에 제공된다. 제2 유전층(132)은 BOX 층(116)을 형성하는 유전 물질과 다른 성질, 특히 다른 유전 계수(dielectric coefficcient) 및/또는 다른 두께를 갖는 유전 물질로 이루어진다. FinFET(100)의 게이트(128)는, 이 실시예에서는 얇은 산화물층인, 제2 유전층(132) 위에 형성된다.
본 발명에 있어서, 얇은 산화물층(132)은 BOX 층(116)을 대체하여 노드 커패시턴스를 증가시키고 이에 따라 게이트(128)가 기판(112)과 용량적으로 연결(capcitively couple)될 수 있도록 한다. 즉, 이 얇은 산화물(제2 유전)층(132)은 BOX(제1 유전)층(116) 위에 형성된 게이트의 이론적 커패시턴스보다 큰, 기판(112)에 대한 게이트(128)의 게이트 커패시턴스를 제공한다.
당연히, BOX 층(116) 또는 얇은 산화물층(132)이 덮지 않는 기판(112)의 다른 영역이 있을 수 있다.
FinFET(100)를 생산하는 방법 중 하나는 BOX 제거를 위해 블록 마스크(block mask)를 형성하고 그 후 상기 BOX를 에칭하는 단계들을 추가하는 것이다.
도 5는 다른 바람직한 실시예의 측면 단면도이다. 도 5의 FinFET(200)에 있어서, 상기 제1 실시예의 얇은 산화물 제2 유전층(132)은 게이트 누설을 줄이기 위해 BOX 층(216)을 형성하는 물질과 다른 유전 계수를 갖는 보다 두꺼운 산화물층(232)으로 대체된다. 산화물층(232)은 상기 유전 물질을 증착 또는 성장시키고 그 이후 상기 유전 물질을 적절한 영역들로 마스크 및 에칭하는 추가적인 단계들에 의해 형성될 수 있다.
이 실시예 및 다른 실시예들에 있어서, 상기 핀의 양 측벽들은 바람직하게 상기 게이트 및 상기 핀 사이에 얇은 유전층들의 형태로 되어 있고, BOX 층(116)보다 적은 누설을 갖는 유전 물질로 이루어진다.
도 6은 바람직한 제3 실시예를 도시한다. 여기서, FinFET(300)를 만드는데 있어서 BOX 층(316)이, 예를 들어, 에칭에 의해 제거될 때, 상기 에칭은 게이트(328)의 하부들(328a,328b)이 기판(312)의 오목부들(depressions)(312a,312b)에 맞도록 기판(312) 내로 계속된다. 이에 따라, 기판(312)은 상위(higher level)에 상향 제1 표면(314a)을 갖고, 하위(lower level)에 상향 제2 표면(314b)을 갖는다. 실리콘 기판(312)의 추가적인 에칭은 추가적인 공정 또는 상기 BOX 에칭 공정에 연속되는 공정일 수 있다. 그리고 이 구조는 하부(328a,328b)의 저면 또는 측면들을 따라 얇은 산화물 층들(332a,332b)을 사용하고, 이와 아울러 핀(322)의 측면들 위에 얇은 산화물 측벽들(324,326)을 사용한다.
복수의 메모리 셀들을 생성하기 위한 벌크 공정(bulk process)에 있어서, 상기 게이트에서 상기 기판으로의 누설을 줄이도록 상기 트랜지스터 위의 상기 유전 물질과 다른 유전층을 생성하기 위해 상기 게이트 아래에 두꺼운 산화물층을 성장시키거나 유전체를 도포하는 것이 바람직하다. 도 7은 그러한 벌크 공정에 의한, 게이트(428) 아래 및 기판(412) 위에 이 제2 유전층(432)을 갖는, 단일 FinFET(400)를 간략하게 도시한다. 핀(422)은 얇은 산화물로 이루어진 측벽들(424,426)을 포함한다. 도 8은 FinFET들이 본 발명에 따라 생산된 FinFET(552)의 구조를 갖는 FinFET SRAM 레이아웃(layout)(550)을 도시한다.
다른 공정에 있어서, 상기 기판은 산화물이 FinFET 위에서 보다 훨씬 빠르게 성장하도록 도프트되어, 유전 효과의 차이, 따라서 커패시턴스의 차이가 상기 산화물층의 두께의 차에 의해 발생하도록 할 수 있다.
본 발명은 집적 회로 반도체 메모리 장치들의 제조에 적용될 수 있으며, 특히 게이트-기판 간 커패시턴스를 증가시켜 소프트 에러율을 줄이는 것이 선호되는 FET 저장 장치들에 적용될 수 있다.
당업자들에 의해 상이한 실시예들의 특징들이 바람직하게 조합되어 본 발명의 범위에 속하는 다른 조합들이 생산될 수 있다.
본 발명에 관한 상술된 설명들은 하나의 종류의 반도체 메모리 장치를 중심으로 설명되었다. 당업자에게 있어서, 상술된 설명들은 오로지 설명을 위한 것이며, 본 발명의 취지와 범위를 벗어나지 않으면서 다양한 변경들 및 개조들이 이루어질 수 있음이 명백할 것이다. 그러므로, 본 발명이 상술된 실시예들을 중심으로 설명되었으나, 첨부된 청구항들의 범위에 속하는 변형들 및 변경들이 실시예들에게 가해질 수 있으며, 상기 청구항들에 의해서만 본 발명의 완전한 범위가 정의되고 제한된다.

Claims (11)

  1. 집적 회로 반도체 메모리 장치(100)로서,
    기판(112);
    상기 기판의 제1 부분(114a)을 덮는 제1 유전층(116) - 상기 제1 유전층은 상기 기판의 제2 부분(130)에 존재하지 않음 - ;
    상기 제1 유전층과 다른 성질을 갖는 제2 유전층(132) - 상기 제2 유전층은 적어도 상기 기판의 상기 제2 부분(130)의 일부를 덮음 - ;
    상기 제1 유전층 위의 제1 도프트(doped) 영역 내에 형성되는 소스 영역(118);
    상기 제1 유전층 위의 제2 도프트 영역 내에 형성되는 드레인 영역(120);
    상기 제2 유전층 위와 상기 제1 및 제2 도프트 영역들 사이에 형성되는 게이트(128);
    를 포함하되,
    상기 제2 유전층의 상기 성질은, 상기 기판에 대한 상기 게이트의 게이트 커패시턴스로서, 상기 기판 위의 상기 제1 유전층 위에 형성되는 게이트의 이론적 커패시턴스보다 큰 게이트 커패시턴스를 제공하는 집적 회로 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 장치는 RAM인 집적 회로 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 장치는 SRAM인 집적 회로 반도체 메모리 장치.
  4. 제 1 항에 있어서, 상기 장치는 FET를 포함하는 집적 회로 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 FET는 FinFET인 집적 회로 반도체 메모리 장치.
  6. 제 1 항 또는 제 5 항에 있어서, 상기 제1 유전층은 매몰(buried) 산화물층(116)이고 상기 제2 유전층은 상기 매몰 산화물층보다 작은 절연 효과를 제공하는 얇은 산화물층(132)이며, 상기 게이트는 상기 기판과 용량적으로 연결된(capacitively coupled) 집적 회로 반도체 메모리 장치.
  7. 제 6 항에 있어서, 상기 FinFET의 핀(122)은 상기 매몰 산화물층 위에 형성되는 집적 회로 반도체 메모리 장치.
  8. 제 1 항 또는 제 5 항에 있어서, 상기 게이트 및 상기 핀 사이에 핀(122) 및 게이트 유전층(124,126)을 더 포함하되, 상기 제2 유전층은 상기 게이트 유전층 보다 적은 누설을 갖는 집적 회로 반도체 메모리 장치.
  9. 제 1 항 또는 제 5 항에 있어서, 상기 기판은 상위에 상향(upwardly-facing) 제1 표면(314a)을 갖고 하위에 상향 제2 표면(314b)을 갖고, 상기 제1 유전층은 상기 제1 표면 위에 형성되는 유전층이고, 상기 제2 유전층은 상기 제2 표면 위에 형성되는 유전층이고, 상기 FinFET의 핀(322)은 상기 매몰층 위에 형성되는 집적 회로 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 제1 유전층은 매몰 산화물층(316)이고 상기 제2 유전층은 얇은 산화물층(332a,332b)인 집적 회로 반도체 메모리 장치.
  11. 제 8 항에 있어서, 상기 제1 유전층은 메몰 산화물층(116)이고 상기 제2 유전층은 얇은 산화물층(132)인 집적 회로 반도체 메모리 장치.
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