JPH01106465A - 半導体トレンチ・メモリ・セル構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １１上立且貝遣１ 本発明は全般的に、半導体回路及びその製造方法に関連
し、更に具体的に言えば、半導体メモリ構造とその製造
方法に関連する。

来の技　　び問題点 より記憶容量の大きい、より高速の半導体メモリを開発
する努力が続けられている。最近では、メモリの各記憶
セルに必要な面積を減少させるよう努力されており、そ
れゆえ集積回路チップには、この様なセルを多数収める
ことが可能である。また高速の電気的読出し及び書込み
動作を可能とするため、メモリ・セルに関わる様々なキ
ャパシタンスを減少する努力も行われている。

高密度、高速ダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）を達成する一つの方法として、トレンチ
技術の利用、がある。この技術により、記憶キャパシタ
と直列のパス・トランジスタを含むＤＲＡＭセルが、キ
ャパシタ上に形成されたトランジスタを有するトレンチ
に形成される。

この方法ではトラン４ジスタは従来の技術のように、キ
ャパシタに対してウェハ上で横方向に形成される必要が
ないので、セル−つあたりのウェハ面積が減少する。ト
レンチＤＲＡＭセルの動作を最良にするため、トレンチ
を深くシリコン・ウェハの中に形成することで、記憶キ
ャパシタンスは最大に保持された。トレンチが深ければ
、記憶キャパシタを大きくできるが、従来の工程の限界
により、トレンチの深さには限界がある。

シリコン・ウェハをエツチングし、上記トレンチを形成
するとき、この様なトレンチはある工程の制限により、
トレンチの底面付近で内側に先細りする。従って、セル
面積を小さくするのに望ましい狭いトレンチでは、トレ
ンチ側壁はウェハ表面下数ミクロンの深さで、−点に集
まるかもしくは互いに隣接する。それゆえ、狭いトレン
チを形成し、必要とされるセル面積を更に減少させる努
力は、記憶キャパシタのキャパシタンスが対応して減少
するか、もしくは少なくとも制限されるという点で、生
産的ではない。

前記トレンチ・セルは、ウェハの半導体物質に拡散され
たビット線によりアクセスされた。前述の構造のビット
線を利用すると、基板に関して、接合キャパシタンスは
、セルのアクセスに速度制限を設ける。また、この様な
セル構造は、基板に入るアルファ粒子により、電気的な
セルの動作が不正確になるという性質のため、ソフト・
エラーを受けやすい。

以上より、ＤＲＡＭセル構造の改良が必要であり、また
記憶キャパシタの記憶能力を影響することなく、セル面
積を小さくするような製造方法が必要であることは明白
である。更に、ワード線のキャパシタンスを減少するメ
モリ構造、及びアルファ粒子ストライクに対する強い免
疫も必要である。関連して、現在利用可能なシリコンＩ
ｌｌ造技術により製造され得る、高密度、高速ＤＲＡＭ
アレイへの要求もある。

問題点を解決するための手段及び作用 本発明によると、ＤＲＡＭセル構造とその製造方法は、
従来の技術による不利な点や欠点を、著しく減少もしく
は除去する。本発明によるとトレンチは、望みの深さを
達成するのに必要な幅をもって、半導体ウェハに形成さ
れる。この方法ではトレンチをより深く形成することが
でき、それに対応してより大きな記憶キャパシタを得る
ことができる。より広いトレンチが必要とされるかもし
れないので、複数のメモリ・セルがこの様な各トレンチ
に形成される。この技術による技術的な利点は、トレン
チに必要な横方向の面積が大きくても、所定の数のＤＲ
ＡＮセルに必要な総体的な面積は増加しない点にある。

加えて、トレンチの深さの制限がなくなることで、セル
・キャパシタンスがより大きくなることも技術的な利点
である。

トレンチは絶縁物により区画され、セルの位置を定め、
その間を電気的に絶縁する。各区画された領域の大部分
はセル・キャパシタが占め、その上に面積の小さな垂直
のパス・トランジスタが形成される。パス・トランジス
タは、トレンチの斜めに向かい合う角に形成され、隣接
するセル間での電気的な結合を最小限にする。

メモリ・アレイのワード線は、パス・トランジスタに隣
接するトレンチの中に形成された、導電性のポリシリコ
ンの小さな垂直の柱によりそれぞれ、セルの列に接続さ
れる。このようにして面積の小さいトランジスタが形成
される。ワード線の柱はこのようにゲート導体として機
能し、パス・トランジスタの導電を制御する。この特徴
による技術的な利点は、ワード線のキャパシタンスが減
少されることである。

本発明のＤＲＡＭメモリ・アレイのビット線は、ウェハ
の半導体物質に重なる、フィールド酸化物領域上に拡が
る導電性のポリシリコンの線を含む。

これによる技術的な利点として、フィールド酸化物はビ
ット線と基板間のキャパシタンスを減少させ、メモリの
速度特性を改良する。加えてビット線が、電気的に絶縁
させるフィールド酸化物の領域と重なるので、基板のア
ルファ粒子ストライクによるビット線の電気的な影響を
減少する。

この他の特徴及び利点は以下図面について、この発朋の
好ましい実施例を、更に具体的に説明するところから明
らかになろう。図面全体にわたり、同様な部分又は領域
には、同じ参照番号を用いている。

実施例 本発明による複数のセル・トレンチの実施態様は、一つ
のトレンチに二つのセルを有する典型的な形で説明され
る。しかしながら、以下で説明される本発明の技術をも
てば、当業者であれば発明の原理と概念を応用して、ト
レンチに二つ以上のセルを設けることは容易である。事
実、細長いトレンチでは多数のセルが設けられ、各セル
は格子またはマトリックス状の絶縁物で絶縁される。

第１図は、これからセル・トレンチが形成される、工程
途中の半導体ウェハ構造を示す。特に、図示されている
のは厚くドーピングされたＰ子基板１０であり、それよ
り薄くドーピングされたエピタキシャル層１２で覆われ
ている。Ｐ子基板１０は、＜１００＞の結晶学的方向を
持ち、約１Ｅ１９アトム／α３の不純物濃度を持つシリ
コン・ウェハような、適切な半導体物質で形成され得る
。

軽くドーピングされた半導体物質の層１２は、エピタキ
シャル技術で被着され、約１Ｅ１６乃至１Ｅ１７アトム
／ａＲ３の濃度を持つ。エピタキシャル層１２は４乃至
４．５ミクロンの深さに被着され得る。このようなトラ
ンジスタは軽くドーピングされた層１２に垂直に形成さ
れるので、エピタキシャルＦ１１２の深さは、セルのパ
ス中トランジスタのチャンネル長に関連する。軽くドー
ピングされたＰ−形層１２は、メモリ・セル・トランジ
スタのブレークダウン電圧を増加させる働きをする。

厚いフィールド酸化物ストリップ１４及び１５は、従来
の熱シリコン酸化技術により、ウェハ面上に形成される
。シリコン酸化物ストリップ１４及び１５は、フィール
ド酸化物を含み、１０，０００オングストロームという
十分な厚さに成長する。第１図で説明されたように、薄
い酸化物層１６は、フィールド酸化物ストリップ１４と
１５を接続する。薄い酸化物１６は、本発明のメモリの
周辺回路に形成されたＭＯＳトランジスタに対する、ゲ
ート酸化物として機能する。エピタキシャル層１２と、
フィールド酸化物ストリップ１４及び１５の上に被着さ
れているのは、ポリシリコン（多結晶シリコン）の層１
７であり、電気的な導体を形成するよう適切に被着され
る。ドーピングされたポリシリコン層１７は、以下で説
明される工程方法にてパターン処理され、本発明のＤＲ
ＡＭセルに接続されビット線として機能する。

半導体メモリに一般的に必要とされるアドレス、アクセ
ス、デコー・ド、クロック、及びその他の回路は、従来
の工程方法によりセル・アレイの周辺に形成される。そ
の方法はここでは説明を省く。

更に、本発明のセル構造を実施する典型的なアレイは四
百万まで、もしくはそれ以上のセルを含むことが可能で
あるが、以下では一組のこの様なセルの製造法のみを説
明する。

第２図は更に工程が進んで、トレンチ１８が様様な物質
の層を通って、下方のＰ子基板１０にまで形成された後
のウェハ構造を示す。トレンチ１８の位置は、約４ミフ
ロン×４ミクロンの長方形の表面開口部を持つフォトレ
ジスト層を、パターン処理することにより定められる。

その後ウェハにはプラズマ反応性イオンエツチング（Ｒ
ＩＥ）のような異方性エツチングがなされ、開口部の物
質を除去し、また垂直方向にある物質を除去する。

前述のように、トレンチ１８の側壁は、反応イオン・エ
ツチング工程の特徴として、内側に先細りしている。異
方性エツチング工程は、深さが約８ミクロンのトレンチ
が形成されるまで続けられる。

記憶キャパシタのキャパシタンスは、トレンチ１８の深
さに関連し、それゆえより大きいキャパシタには、より
深いトレンチが形成され得る。ここではトレンチの深さ
は、Ｐ子基板１ｏ及びＰ−基板１２にあたる部分と定め
る。発明の好ましい実施ｒＰＡ様では、約二百万のこの
様なトレンチが、４メガＤＲＡＭを実現するために形成
される。トレンチは、その間の電気的干渉を減少するた
め、またその間にフィールド酸化物ストリップ１４及び
１５を設けるために、十分に間隔を置かれるべきである
。これは以下で詳細に説明される。

次にシリコン酸化物の層２０が、アレイ表面上に、トレ
ンチ１８を満たすよう十分深く被着される。ＴＥ０１の
ような同形の酸化物が、この様な目的には適している。

シリコン酸化物の電気的な絶縁層２０は次に、フォトレ
ジスト２２の層でパターン処理され、異方性エツチング
されてトレンチ１８に渡って仕切りを形成し、二つの領
域を区画する。

第３図は、二つの領域を定め、また長方形のトレンチ１
８の長い方の軸に沿って伸びる、絶縁物の仕切りを示す
。図示されるように、仕切り２４は、トレンチ底面へ伸
び、Ｐ子基板１０と接触する。仕切り２４を形成するた
めに同形の酸化物２０をエツチングした後、フォトレジ
スト２２は除去され、ウェハのメモリ・アレイの部分が
清浄化され、トレンチ１８の側壁及び底面上に二酸化ケ
イ素（ＳｉＯ２）誘電体層２６を形成するためにシリコ
ン酸化雰囲気に置かれる。誘電体層２６はキャパシタ誘
電体を含み、１５０乃至２００オングストロームの厚さ
であって良い。

第３図で更に述べられるように、厚くドーピングされた
Ｎ＋ポリシリコンの層２８は、トレンチ１８の区画され
た領域を満たすよう十分に厚く、アレイ表面に被着され
る。Ｎ＋ポリシリコン物質２８は、トレンチ１８の区画
された領域をそれぞれを満たし、各セル・キャパシタの
内側の極板を提供する。Ｎ＋ポリシリコン２８の約１乃
至２ミクロンが、適切なエツチングにより取り除かれ、
垂直な位置におけるＮ＋ポリシリコン物質２８の頂面が
、幾分Ｐ−エピタキシャル層１２の中間にあるようにす
る。ウェハは次にウェット・エツチングされ、Ｎ＋ポリ
シリコン２８を影響すること無く、露出したシリコン酸
化物誘電体２６を選択的に除去する。緩衝剤で処理され
たフッ化水素（ＨＦ　”）溶液は、この様な選択的な酸
化エツチングに適している。ウェット・エツチングの結
果、薄いシリコン酸化物層１６の一部分も除去され、第
４図に示されるように、凹所３ｏ及び３１を形成する。

凹所３２及び３３も、キャパシタ誘電体２６で選択的な
ウェット・エツチングにより形成される。この様な凹所
３０乃至３３の目的は、トランジスタ・ンース及びドレ
イン領域の形成に関連して、以下で説明される。

更に第４図では、ドーピングされていないポリシリコン
の同形の層３４が、凹所３０乃至３３を満たすよう十分
に厚く、アレイ表面に被着される。

再びウェット・エツチングにより、凹所３０乃至３３を
満たすもの以外、被着されたドーピングされていないポ
リシリコン３４の全てが実質的に除去される。第５図は
、凹所３０乃至３３を満たすものだけを残した、同形の
酸化物３４の除去後のウェハを示す。

本発明によるトレンチＤＲＡＭセルの理解を容易にする
ために、第６図を参照されたい。ここでは、第５図の線
６−６に沿った断面の簡略図を示す。トレンチ１８の各
側に形成された二つのフィールド酸化物ストリップ１４
及び１５が示される。

トレンチ１８には、絶縁する仕切り２４が形成され、二
つの領域を区画し、その各領域がＤＲＡＭセルとＩＮＩ
Ｍする。領域のそれぞれは、各キャパシタの内側の極板
を形成する、多量にドーピングされたＮ十物質２８で満
たされている。キャパシタ内側の極板物質２８は、キャ
パシタ誘電体２６により、台ル・キャパシタの外側の極
板を形成する、多量にドーピングされたＰ子基板物質１
０から絶縁されている。Ｐ子基板１０はアレイの各トレ
ンチを囲み、メモリ・アレイの各セルに共通な外側の極
板を形成する。

更に第６図では、上方の凹所３０及び３１が示される。

これらは後に、各セルのパス・トランジスタの半導体ド
レイン領域を形成する。重要なことに、各トランジスタ
は電気的干渉を減少するために、各トレンチの区画され
た領域の斜めに向かい合う角に形成される。加えて、各
セル・トランジスタの活性部分は、トレンチ１８の角か
ら少し距離を置いて形成され、半導体構造の角に多い物
質的、電気的異常の広まりを防ぐ。−組のビット線１７
と３８が、トレンチの各側に示される。ビット線１７と
３８は、パターン処理されて、図示される形を形成する
。この様なビット線のパターン処理は、ドレンチエ程の
前の段階で成されるのが好ましい。ビット線１７と３８
の、各セル・トランジスタ・ドレイン領域３０と３１へ
の接続は、以下で説明される。

ウェハのプロセスは、第７図に示されるように続き、Ｔ
ＥＯ−８のような同形のシリコン酸化物の層４０が被着
され、トレンチ１８の上方を絶縁物で満たす。シリコン
酸化物Ｍ４０は、フォトレジスト４２でパターン処理さ
れ、破線で示される参照番号４４及び４６のような、−
組のワード線円筒部を形成する。フォトレジストの開口
部は小さく、長方形であり、トレンチの斜めに向がい合
う角の近くにあり、各バス・トランジスタの活性部分を
定める。露出したシリコン酸化物物質４ｏはエツチング
されて、パターン処理されたフォトレジスト４２に覆わ
れていない物質を異方性的に取り除く。重要なことに、
Ｐ−エピタキシャル層１２に隣接する絶縁酸化物４０は
、後続する段階で、垂直のトランジスタに対するゲート
酸化物を形成するために除去される。そしてフォトレジ
スト４２は取り除かれる。

第７図に示されるように、次にウェハは、シリコン酸化
雰囲気におかれ、ここではトレンチ１８の上部側壁に、
シリコン酸化物の薄い層４３が形成される。薄いシリコ
ン酸化物４３は、約２５０オングストロームの厚さに成
長させられ、各ＤＲＡＭセルのＭＯＳパス・トランジス
タのゲート絶縁物として機能する。

第８図では、同形の酸化物層４０が、円筒形開口部４４
及び４６と共に示される。次にドーピングされたＮ＋ポ
リシリコンの層は、円筒形開口部４４及び４６を満たす
よう十分深く、アレイ表面に被着され、導電性ポリシリ
コンの柱を形成する。

ポリシリコン４８は、電気的に導電性の物質を提供する
ように、Ｎ形不純物で十分な濃度にドーピングされる。

すでに説明されたように、導電性のポリシリコンの柱は
、トレンチ１８の斜めに向かい合う角に隣接して位置す
る。導電性のポリシリコンの柱４４と４６は、トレンチ
１８の区画された領域にそれぞれ形成された、各セルの
垂直バス・トランジスタのゲート導体として機能する。

本発明のもう一つの特徴によると、ウェハは高温雰囲気
に置かれて、様々な不純物をアニールしまた活性化する
。特に、Ｎ＋キャパシタ極板物質２８のＮ十不純物は、
下方の凹所３２及び３３を介して外側に拡散され、埋込
み側面接触部５ｏ及び５２をそれぞれ形成する。この様
なＮ千手導体領域５ｏ及び５２は、バス・トランジスタ
のソース領域をそれぞれ形成する。同時に、ポリシリコ
ン・ビット線１７及び３８のＮ形不純物は、上方の凹所
３ｏ及び３１にそれぞれ拡散され、垂直バス・トランジ
スタの半導体ドレイン領域５４と５６を形成する。各ソ
ース及びドレイン領域の間のＰ−物質１２は、この様な
パス・トランジスタのそれぞれに、導電チャンネルを定
める。ゲート導体の柱が狭いので、前記トランジスタ導
電チャンネルの小さな領域のみが、トランジスタ導電の
間反転され、従って電界はＰ−物質の小さな部分にのみ
適応され、反転された導電チャンネルを形成する。小さ
な活性パス・トランジスタ領域により、キャパシタンス
は減少され、より高速のアドレス信号が、セル・トラン
ジスタに適応される。

本発明のトレンチ・トランジスタ・セルは以下のように
書込まれ、読出される。第８図の右端のセルの書込み動
作では、電荷はＮ′＋キャパシタ極板に記憶され、アク
セス回路（図示せず）はワード線５８に、５ボルト程の
ワード線電圧を通す。

このような電圧は、ゲート酸化物３６を介して電界を適
応するのに効果があり、それゆえトランジスタ・ソース
及びドレイン領域の５０及び５４の間の、軽くドーピン
グされたＰ−物質１２の小さい部分を反転する。このよ
うにトランジスタは導電状態となり、ビット線１７を電
気的に内側のキャパシタ極板、２８に接続する。もしビ
ット線があらかじめ論理的に高いレベルに充電されれば
、この様な電荷は、Ｎ干物質２８に移転され、右端のセ
ルの内側のキャパシタ極、板を形成する。一方、もしビ
ット線１７があらかじめ論理的に低いレベルに充電され
れば、キャパシタの内側の極板２８には、はんの僅かの
みか、もしくは全く電荷が移転されない。

セルの読出し動作は、外側センス増幅器（図示されず）
が、記憶キャパシタがあらかじめ充電されたかどうかを
検出するために、ビット線１７に接続されていることを
除けば、書込み動作とほとんど同じである。もしあらか
じめ充電されているならば、電荷は内側キャパシタ極板
２８から、バス・トランジスタを介して、ビット線１７
へ移転される。この様な電荷はセンス増幅器で感知され
、通常の論理レベルの信号へ変換される。発明の好まし
い実施態様では、外側の共通のキャパシタ極板、つまり
Ｐ子基板１０が、約２．５ボルトの電位へ接続される。

トレンチ１８の左端のセルの読出し及び書込み動作は、
ワード線６０をアクセスし、ビット線３８の記憶電荷を
感知することで達成される。トレン°チ・トランジスタ
の動作の理論は、１９８７年８月号のＩＥＥＥＩ−ラン
ザクジョン・オン・エレクトロン・デバイス中の、ベナ
ジ等による技術論文「トレンチ・トランジスタのモデル
」に、詳細が掲載されている。その説明は、ここでは参
照として取入れられている。

再び第８図に関して、ビット線１７及び３８は、厚いフ
ィールド酸化物領域１４と１５の上に形成されることが
わかる。これはビット線が下にある半導体物質に、直接
に拡散される他のメモリ構造とは対照的である。本発明
のビット線構造により、フィールド酸化物ストリップ１
４及び１５は、各ピッＩ−線１７及び３８の主な部分と
、軽くドーピングされた半導体層１２の間で、絶縁物と
して機能する。従って、半導体層１２に入ることが可能
ないかなるアルファ粒子も、ビット線１７及び３８のあ
らかじめ充電された性質には、電気的な影響を及し難く
なる。よって、本発明により製造されるＤＲＡＭのソフ
ト・エラーの割合は減少する。従って、メモリの信頼性
も、従来知られるＤＲＡＭよりも改良される。。

以上に加えて、ビット線１７と３８が下にあるＰ形半導
体層１２から絶縁されることで、その間の接合キャパシ
タンスは著しく減少される。ビット線のキャパシタンス
が減少することで、セル・キャパシタに記憶され得る電
荷の大部分が、センシング回路に転移され、ビット線の
奇生キャパシタンスにより失われることはない。またメ
モリ・セルの速度特性は、高められる。

第９図には、三つのトレンチ１８．６２、及び６４にそ
れぞれ形成された、本発明による六つのＤＲＡＭセルの
平面図が示される。バス・トランジスタは、参照番号６
６乃至７６で示される。これまで詳細に説明されてきた
トレンチ構造は、二つのメモリ・セル・トランジスタ６
６と６８で形成され、各トランジスタは個別のワード線
６０及び５８と関連する。同様に、近接するトレンチ６
２は、その中にメモリ・セル・トランジスタ７０と７２
を形成する。バス・トランジスタ７ｏ及び７２ちまた、
各ワード線６０及び５８と関連する。

メモリ・セル・トランジスタ７４を７６の組みを　　、
持つトレンチ構造６４は、他のワード線７８と８０の組
みにより駆動される。上記のワード線は、アレイの伯の
多くのトレンチ構造セルを駆動するために、適応されて
いることを理解されたい。

本発明の重要な特徴によると、ビット線１７は、メモリ
・セル・トレンチ構造トランジスタ６８．７０．７６、
及び図示されていない他のトレンチ・セル・トランジス
タにも共通である。ビット線１７は、厚いフィールド酸
化物ストリップ１４の主な部分と重なり、前述のように
キャパシタを減少する。加えて、ビット線１７は、隣接
するセルの間に形成された８２や８４のようなノツチを
含む。この様なノツチのある位置のビット線物質は、様
々なメモリ・セルの動作には不必要であり、それゆえビ
ット線は、その様な位置で下にある半導体物質１２と重
ならないようにパターン処理されている。これは更にビ
ット線１７のキャパシタンスを減らし、メモリのより高
速な動作を可能にする。典型的なメモリ・アレイの全て
のビット線は、同様な方法で製造できる。

また第９図から明白なように、バス・トランジスタ６６
及び６８と関連するワード線の柱４４と４６は、断面積
が小さく、それゆえワード線キャパシタンスを減らす。

ワード線のキャパシタンスが減少する結果、本発明によ
る様々なメモリ・セルが、より高速なアドレス信号でア
クセスされ得る。

以上では、複数のセル・トランジスタ構造が説明されて
きた。この構造は、本技術分野で知られる他のトレンチ
・セル・メモリと比べて、明白な利点をもたらす。本発
明による技術的な利点は、単一のトレンチに複数のセル
を設ければ、その様なトレンチはより大きく、より深く
形成されることができ、それゆえセル・キャパシタの記
憶能力が増大される。本発明による他の技術的な利点は
、絶縁酸化物ストリップの上に導電性のビット線を設け
ると、その様なビット線のキャパシタンスは減少する。

結果として、メモリの速度特性が改善されるだけではな
く、アルファ粒子ストライクにより、ソフト・エラーの
割合も改善される。本発明によるもう一つの技術的な利
点として、小さいワード線の柱が、１ｍ性ワード線を各
セルのバス・トランジスタに接続するので、キャパシタ
ンスは減少し、またメモリの速度特性も改良される。

本発明は、最も実質的でかつ好ましい実ｔＩＭ態様と思
われるものに関して説明されてきたが、本発明の範囲を
逸脱せずに、変更を加えることができる。その様な変更
は、幾らか及び全ての同等な装置、機能を含むように、
特許請求の範囲に限定される。

以上の説明に関連して以下の項を開示する。

（１）　　半導体トレンチ・メモリ・セル構造は、トレ
ンチが形成されている半導体基板を含み、前記トレンチ
を複数の領域に区画する電気的な絶縁物を含み、 前記区画された領域にはそれぞれ記憶キャパシタが形成
され、 前記各キャパシタ上にトランジスタが形成され、関連す
る前記キャパシタに電気的に接続され、よって単一のト
レンチに複数のメモリ・セルを提供する半導体トレンチ
・メモリ・セル構造。

（２）　　前記第１項に記載したトレンチ・メモリ・セ
ル構造において、前記各トランジスタは、前記トレンチ
の側壁に隣接して形成された、垂直のトランジスタを含
む。

（３）　　前記第１項に記載したトレンチ・メモリ・セ
ル構造において、前記各トランジスタは、ドレイン半導
体領域を含み、前記基板物質にはソース半導体領域と３
４電チヤンネルが形成される。

（４）　　前記第３項に記載したトレンチ・メモリ・セ
ル構造において、前記基板は、厚くドーピングされた半
導体領域層と軽くドーピングされた半導体層とを含み、
前記トレンチは前記双方の層に形成され、前記トランジ
スタ・ソース及びドレイン領域は、前記軽くドーピング
された半導体領域に形成される。

（５）　　前記第３項に記載したトレンチ・メモリ・セ
ル構造において、前記各トランジスタはゲート絶縁物を
含み、ゲート導体は前記トレンチに垂直に形成される。

（６）　　前記第１項に記載したトレンチ・メモリ・セ
ル構造において、前記各トランジスタは、前記トレンチ
の角に隣接して形成される。

（７）　　前記第６項に記載したトレンチ・メモリ・セ
ル構造において、前記各トランジスタは、前記トレンチ
の斜めに向かい合う角にそれぞれ形成される。

（８）　　前記第６項に記載したトレンチ・メモリ・セ
ル構造において、前記各トランジスタは、前記各トレン
チの角から少し距離を置かれる。

（９）　　前記第１項に記載したトレンチ・メモリ・セ
ル構造は、更に一組のビット線を含み、各ビット線は前
記トランジスタに別個に接続される。

（１０）前記第９項に記載したトレンチ・メモリ・セル
構造において、前記各ビット線は絶縁物ストリップと重
なり１、前記ビット線の少なくとも一部分を、前記基板
から電気的に絶縁する。

（１１）前記第１０項に記載したトレンチ・メモリ・セ
ル構造において、前記各ビット線は、前記絶縁ストリッ
プと重ならない位置で、くぼんだ領域を含む。

（１２）前記第１項に記載したトレンチ・メモリ・セル
構造は、更に一組のワード線を含み、各ワード線は前記
別個のトランジスタに関連し接続され、また前記各ワー
ド線は、前記トレンチに拡がり、前記各トランジスタの
ゲート導体として機能する導電性物質の柱を含む。

（１３）前記第１項に記載したトレンチ・メモリ・セル
構造は更に、複数のビット線と複数のワード線により接
続される、複数の前記トレンチ・メモリ・セル構造の組
み合わせを含み、メモリ・アレイを形成する。

（１４）前記第１３項に記載したトレンチ・メモリ・セ
ル構造は、更に前記アレイの周辺に、アクセス及びデコ
ード回路の組み合わせを含み、ランダム・アクセス・メ
モリを形成する。

（１５）半導体トレンチ・メモリ・セル構造は、トレン
チが形成されている半導体基板を含み、前記トレンチを
複数の領域に区画する電気的な絶°縁物を含み、 キャパシタ誘電体が、前記各トレンチの区画された領域
の側壁及び底面に形成され、 ドーピングされた半導体物質が、前記各トレンチの区画
された領域に被着され、複数の記憶キャパシタを形成し
、内側のキャパシタ極板が前記被着された半導体物質で
定められ、外側のキャパシタ極板が前記半導体基板物質
で定められ、前記内側及び外側のキャパシタ極板が、前
記キャパシタ誘電体により電気的に絶縁され、 垂直パス・トランジスタが前記各キャパシタと関連し、
前記各トランジスタが前記トレンチの一方の側壁に形成
され、前記基板に形成された半導体ドレイン領域を含み
、前記キャパシタ誘電体を介して、前記内側のキャパシ
タ極板に電気的に接続され、 トランジスタ導電チャンネルが前記半導体基板に形成さ
れ、半導体ソース領域が前記半導体基板に形成され、半
導体ドレイン領域が前記半導体基板に形成され、前記導
体チャンネルにより、前記ソース領域より隔てられ、 ゲート絶縁物が、前記トレンチの側壁に形成され、また
前記導電チャンネルに近接して形成され、−組の導電性
多結晶シリコン・ビット線は、それぞれ各トランジスタ
・ドレイン領域に接続され、絶縁物が、前記各ビット線
と前記半導体基板の間に形成され、また 導電性多結晶シリコン・ワード線は、−組の導電性の柱
を含み、多柱は前記トレンチに伸び、前記各トランジス
タのゲート導体をそれぞれ形成する半導体トレンチ・メ
モリ・セル構造。

（１６）前記第１５項に記載したトレンチ・メモリ・セ
ル構造において、前記半導体基板は、第一の導電型の半
導体物質を含み、前記内側のキャパシタ極板は第二の１
３電型の半導体物質を含む。

（１７）前記第１６項に記載したトレンチ・メモリ・セ
ル構造において、前記各半導体ソース、前記各半導体ド
レイン、及び前記多結晶シリコン・ビット線は、前記第
二の導電型の不純物を含む。

（１８）前記第１５項に記載したトレンチ・メモリ・セ
ル構造において、前記各トランジスタは垂直に伸び、前
記各キャパシタ内側極板を関連する前記ビット線に電気
的に接続し、前記各トランジスタは、前記トランジスタ
が形成される前記側壁よりも、著しく小さい横幅を持つ
。

（１９）前記第１５項に記載したトレンチ・メモリ・セ
ル構造において、前記トレンチは長方形であり、前記各
トランジスタは、前記トレンチの向かい合う角に形成さ
れる。

（２０）前記第１５項に記載したトレンチ・メモリ・セ
ル構造において、前記基板は厚くドーピングされた層と
軽くドーピングされた層を含み、前記厚くドーピングさ
れた層は前記外側のキャパシタ極板を含む。

（２１）前記第２０項に記載したトレンチ・メモリ・セ
ル構造において、前記トランジスタの一部分は、前記軽
くドーピングされた層に形成される。

（２２）半導体メモリ・セルを製造する方法において、 半導体基板にトレンチを形成し、 電気的絶縁物を形成して、前記トレンチを複数の領域に
区画し、 前記各区画された領域に記憶キャパシタを形成し、また
、 前記各キャパシタ上にトランジスタを形成し、関連する
前記キャパシタと電気的に接続させ、単一のトレンチに
複数のメモリ・セルを形成する、半導体メモリ・セルを
製造する方法。

（２３）前゛２第２２項に記載した方法において更に、
前記各トランジスタを、前記トレンチの側壁に隣接する
垂直トランジスタとして形成する。

（２４）前記第２２項に記載した方法において更に、前
記半導体基板に、半導体ドレイン領域、半導体ソース領
域及びチャンネル領域を持つ、前記各トランジスタを形
成する。

（２５）前記第２４項に記載した方法において更に、前
記トレンチに隣接し、垂直なゲート絶縁物とゲート導体
を持つ、前記各トランジスタを形成する。

（２６）前記第２２項に記載した方法において更に、前
記各トランジスタを前記トレンチの角に隣接して形成す
る。

（２７）前記第２６項に記載した方法において更に、前
記各トランジスタを、前記トレンチの斜めに向かい合う
角にそれぞれ形成する。

（２８）前記第２６項に記載した方法において更に、前
記各トランジスタを、前記トレンチの角から少し距離を
隔てて形成する。

（２９）前記第２２項に記載した方法において更に、−
組の導電性のビット線を形成し、各ビット線は別個の前
記トランジスタに接続する。

（３０）前記第２９項に記載した方法において更に、前
記各ビット線を絶縁ストリップ上に形成し、前記ビット
線の少なくとも一部分を前記基板から電気的に絶縁する
。

（３１）前記第３０項に記載した方法において更に、前
記各ビット線が前記絶縁物ストリップと重ならない位置
では、くぼんだ領域が形成される。

（３２）前記第２２項に記載した方法において更に、−
組のワード線を形成し、各ワード線が別個の前記トラン
ジスタに関連し、接続され、前記各ワード線に、前記ト
レンチへ伸び、前記各トランジスタのゲート導体をして
機能する、導電性物質の柱を形成する。

（３３）前記第２２項に記載した方法において更に、前
記半導体基板面上に、複数のビット線及び複数のワード
線で接続される、複数の前記トレンチ・メモリ・セル構
造を形成し、メモリ・アレイを形成する。

（３４）前記第３３項に記載した方法において更に、前
記半導体基板面上に、アクセス及びデコード回路を、前
記メモリ・アレイの周辺に形成し、ランダム・アクセス
・メモリを形成する。

（３５）メモリ・アレイのセル密度を高める方法では、 半導体基板物質に、向かい合う側壁が内側に先細りして
いる深いトレンチを形成し、前記トレンチを十分な幅に
形成することで、前記先細りしている側壁を一点に集め
ることなく、トレンチを望みの深さにし、 前記トレンチに複数のメモリ・セルを形成し、また、 前記各セルを他のセルから電気的に絶縁する、メモリ・
アレイのセル密度を高める方法。

（３６）前記第３５項に記載した方法において更に、ト
ランジスタ及び記憶キャパシタを持つ前記各セルを形成
し、前記記憶キャパシタに電気的に絶縁する内側極板と
共通の外側極板を形成し、前記内側極板と前記共通の外
側極板の間に誘電体を形成する。

（３７）前記第３５項に記載した方法において更に、前
記トレンチに隣接して導電性のビット線を・形成し、前
記ビット線と前記半導体基板の間に絶縁物を形成する。

（３８）前記第３５項に記載した方法において更に、前
記各トランジスタを、前記トレンチの一方の側壁表面の
一部分に形成する。

（３９）前記第３５項に記載した方法において更に、複
数の前記トレンチ及び関連するセルを形成し、アレイを
形成する。

（４０）複数のＤＲＡＭセル・トレンチ側壁は、セル・
キャパシタンスを増大させる。深いトレンチ１８が、Ｐ
千手導体基板１０に形成され、トレンチの幅は、先細り
するトレンチ側壁が、底面でピンチオフするのを防ぐよ
う十分な幅にされる。

複数のメモリ・セルがトレンチ１８に形成され、アレイ
のセル密度を増大させる。フィールド酸化物ストリップ
１４．１５は、導電性ポリシリコン・ビット線１７．１
８及びＰ−基板１２の間に形成され、セルのキャパシタ
ンスとソフト・エラーの割合を減少させる。

【図面の簡単な説明】

第１図乃至第５図、第７図及び第８図は、本発明による
ＤＲＡＭセルの製造の様々な工程段階を示す、半導体ウ
ェハの様々な断面図である。 第６図は第５図の、線６−６に沿ったＤＲＡＭセル構造
の断面図である。 第９図は本発明による複数トレンチ・メモリ・セルの平
面図である。 主な符号の説明 １０：基板 １２：エピタキシャル層 １４．１５：フィールド酸化物ストリップ１７．３８：
ビット線 １８．６２．６４ニドレンチ ２２ニアオドレジスト層 ２４；絶縁物仕切り ２６：誘電体層 ３０．３１．３２，３３　：凹所 ５４．５６：半導体ドレイン領域 ５８．６０：ワード線 ６６．６８．７０．７２．７４．７６：パス・トランジ
スタ ８２．８４：ノツチ

Claims (1)

【特許請求の範囲】
1. （１）　半導体トレンチ・メモリ・セル構造は、トレン
   チが形成されている半導体基板を含み、前記トレンチを
   複数の領域に区画する電気的な絶縁物を含み、 前記区画された領域にはそれぞれ記憶キャパシタが形成
   され、 前記各キャパシタ上にトランジスタが形成され、関連す
   る前記キャパシタに電気的に接続され、よって単一のト
   レンチに複数のメモリ・セルを提供する半導体トレンチ
   ・メモリ・セル構造。