JPS6380565A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は大規模半導体記↑ａ装置の小型化に有利な単一
のトランジスタと単一のキャパシタから成るダイナミッ
クメモリセルの構造およびその製造方法に関するもので
ある。

〔従来の技術〕

従来、この種のメモリセルとして、半導体基板主表面に
形成した溝の側面にトランジスタとキャパシタとを上記
溝の深さ方向に沿って直列に配置したメモリセル構造が
提案されている。このことは例えば特願昭５９−１４３
２３０号に示されている。第４図はこのメモリセルの構
造例を示す断面図であり、シリコン基板１にほぼ垂直に
形成された溝の側面に沿ってトランスファトランジスタ
２と溝キャパシタ３とが直列に配置され、また溝の底部
に分離領域４が配置されている。なお、５はキャパシタ
３の一方の電極をなすセルプレート、６はトランスファ
トランジスタのゲート電極兼ワード線、７はソース・ド
レイン領域、８は分離用絶縁膜、９はビット線である。

上記構成においては、トランジスタ２とキャパシタ３と
が溝の深さ方向に沿って直列に配置されているため、平
面的寸法を拡大することなく、メモリセル容量の増大お
よびサブスレッショルドリーク電流低減のためのトラン
スファトランジスタ２の長チャネル化が実現できる。ま
たトランジスタ２とキャパシタ３とがセルファライン的
に形成できるため、その間の合わせ余裕を必要とせず、
メモリセルの高密度化に適した構造である。第５図に同
構造の平面図を示す。第１図は第５図の■−■線断面図
である。第５図に示すように、メモリセル面積はその時
の加工寸法制限であるビット線ピッチとワード線ピッチ
の積のみで決定される。

そのため非常に高密度となる。

〔発明が解決しようとする問題点〕

しかし、上記構成では、キャパシタ面積は格子状溝で囲
まれた島状領域の周辺長のみに比例するため、微細化を
図った場合一定の蓄積電荷を得るためには、キャパシタ
部分において？Ｓ深さを周辺長に反比例させて深くさせ
ねばならず、溝加工上の問題を有している。また、メモ
リセル間のリーク電流を防止し保持特性を良好にするた
めには、溝底部に分離領域を設けることが必要である。

しかし、この分離領域はメモリセル容量の増加に全く寄
与していない。さらに、ワード線と兼用のトランスファ
トランジスタのゲート電極は島状のセル領域を取り囲ん
で形成されているため、基板との重なり面積が大きく、
ワード線と基板間の容量低減が困難である。このことは
微細化に伴う高速化の妨げとなるのみならず、ワード線
駆動回路の小形化、省電力化を阻害する。さらに、蓄積
電荷が基板内に蓄えられるため、α線入射などにより発
生するソフトエラーに対し弱いという決定を有している
。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、キャパシタ面積が増加し、ソフ
トエラーに対し強い、高速化・省電力化の半導体記憶装
置およびその製造方法を得ることにある。

〔問題点を解決するための手段〕

このような目的を達成するために本発明は、半導体の基
板主表面に形成された溝と、この溝の途中の深さまで溝
側面に平行な方向に絶縁膜と導電体層とを積層してなる
キャパシタを設け、溝内のキャパシタを構成する多層構
造上にトランスファトランジスタのゲート電極となる導
電体層とを設けるようにしたものである。

また、製造方法においては、半導体基板主表面に溝を形
成する工程と、溝内の所定の深さまで溝側面に平行な方
向で絶縁膜と導電体層を積層させて形成する工程と、溝
側面の所定領域の絶縁膜を一部除去しこの除去された絶
縁膜の部分に上記導電体層と同じ材料を埋込み半導体基
板と上記導電体層とを接続する工程と、溝内のこの多層
構造の上部の領域に導電体層を形成する工程とを有する
ようにしたものである。

〔作用〕

本発明においては、メモリセル蓄積電荷量が増加し、ソ
フトエラー率が減少し、高速化・省電力化を図ることが
できる。

〔実施例〕

第１図は本発明に係わる半導体記憶装置の一実施例を示
す断面図である。第１図において、１０はｐ形のシリコ
ン基板、１１はｐ形シリコン基板１０と接続されるｐ形
の不純物を含む第２の導電体層としての半導体領域であ
り、半導体領域１１はキャパシタの一方の電極であるセ
ルプレートとなる。１２はｎ形の不純物を含む第１の導
電体層としての半導体領域であり、半導体領域１２はキ
ャパシタの他方の電極となる。１３は第１の絶縁膜とし
てのキャパシタ絶縁膜、１４は第３の導電体層としての
トランスファトランジスタのゲート電極、１５はワード
線、１６は第３（底面）および第４（側面）の絶縁膜と
してのゲート絶縁膜、１７はトランスファトランジスタ
のソース、ドレインの一方となるｎ゛領域あるソース・
ドレイン領域、１８はビット線、１９は溝内を埋込み平
坦化させるための平坦化用絶縁膜、２０はキャパシタ電
極である半導体領域１２とトランスファトランジスタと
を接続する窓である。

また、第２図は本装置を示す平面図であり、第１図は第
２図のｉ−１線断面図である。第２図において、各メモ
リセルはビット線１８とワード線１５の交差領域に位置
し、２つのトランスファトランジスタに共用されるゲー
ト電極１４は領域２１に限定されて形成されている。ゲ
ート電極１４が形成される領域が領域２１に限定される
ため、ゲート電極１４とシリコン基板１０との重なり面
積を小さくできる。この結果、ワード線容量が低減でき
、高速化・省電力化を図ることができる。

また、溝キヤパシタ部として、半導体領域１２と１１を
多層構造とし溝キャパシタを折返し構造にしたことによ
り、蓄積容量を従来のものの約２倍にすることができ、
蓄積容量を増大させることができる。また、蓄積電荷量
を従来のものと同一にすると、溝深さを従来のものより
浅くすることが可能となり、溝加工上の制限を緩和する
。さらに、蓄積電荷は絶縁膜で覆われたｎ形の不純物を
含む半導体領域１２に蓄えられるので、α線入射により
発生する電子の流入を防止でき、ソフトエラー率を減少
させることができる。また、メモリセル間が完全に絶縁
膜１３で分離されているためセル間のリーク電流は全く
なく、セル間干渉などの誤動作は生じない。

以下、簡単に、従来技術の半導体記憶装置と本装置のセ
ル面積およびキャパシタ面積の比較を行なう。パターン
寸法をＦ、合わせ余裕をＦ／２とすると、メモリセル面
積は両者とも（３Ｆ）”となる。一方、従来構造のキャ
パシタ面積は、溝キヤパシタ部の溝深さをＤとし、ワー
ド線６とビット線９との重なり部分である島（第５図の
斜線部）の幅を２Ｆとし、セルプレート５の幅を約１／
３Ｆとすると、キャパシタ形成部分の幅は２Ｆ＋２／３
Ｆとなるので、 ４　（２Ｆ＋２／３Ｆ）・Ｄ＝３２／３　ＦＤとなる。

一方、本装置では、ワードｙＡ１５とビット線１８の重
なり部分である島（第２図の右下がり斜線部）の幅を２
Ｆとし、３層構造の溝キヤパシタ部の１層当たりの幅を
１／３Ｆとし、溝キヤパシタ部の溝深さをＤとし、窓２
０の深さをＷとし、窓２０を除く溝側面部分の絶縁膜１
３の面積を８１とし、導電体層１１と１２間の絶縁膜１
３の面積を８２とし、溝の底部の絶縁膜１３の面積を８
３とし、絶縁膜１３の全面積をＳとすると、５１＝４・
２Ｆ（Ｄ−Ｗ） Ｓ２＝４　（２Ｆ＋２／３Ｆ）Ｄ Ｓ３＝　（（２Ｆ＋２／３Ｆ）　２−　（２Ｆ）　２〕
Ｓ＝Ｓ　１　＋Ｓ　２　＋Ｓ　３ となる。普通Ｆ＜＜　　Ｄ、Ｗ＜（Ｄであるので、Ｓは
、 Ｓ＝Ｓ　Ｌ　＋３２　＋３３ −８　ＦＤ＋　３２／３　ＦＤ＋　２８／９　Ｆｔ−８
ＦＤ＝１８．７ＦＤ となる。従ってキャパシタ面積は、従来のもの（３２／
３　ＦＤ）に比べ、約２倍となる。

第３図は本装置の製造方法の一実施例である。

まずはじめに、ｐ形シリコン基板３０の主表面上に熱酸
化法により５０ｎｍのシリコン酸化膜３１を形成し、砒
素あるいは燐のイオン注入を行ない、約０．２μｍ深さ
のソース・ドレイン領域となるｎ形層３２を形成する（
第３図（ａ））。

その後、基板表面上に化学的気相成長法（ＣＶＤ法）に
より１１００ｎのシリコン窒化膜３３と９００ｎｍの燐
けい酸ガラス膜（ＰＳＧ膜）３４を堆積する（第３図（
ｂ））。

次に、リソグラフィ工程により所定領域に溝形成用のレ
ジストパターン３５を形成する（第３図（Ｃ））。

レジストパターン３５をマスクとしてＰＳＧ膜３４、シ
リコン窒化膜３３およびシリコン酸化膜３１を反応性イ
オンエツチング法（ＲＩＥ法）によりエツチングして除
去する（第３図（ｄ））。

レジスト除去後、ＰＳＧ膜３４をマスクにＲＩＥ法によ
りシリコン基板３０をエツチングし、溝を形成する（第
３図（ｅ））。

弗酸系溶液によりＰＳＧ膜３４をエツチングして除去し
た後、エツチングによる汚染・損傷層の除去のため、弗
酸と硝酸との混合液により溝内のシリコン基板表面を１
００　ｎｍエツチングする。

次に、熱酸化により１０ｎｍの第１の絶縁膜となるキャ
パシタ酸化膜３６を形成する。次に、ｎ形の不純物を含
む第１の導電体層となる多結晶シリコン３７を溝内を完
全には埋込まないように堆積する（第３図（ｆ））。

その後、ＲＩＥ法のエツチング異方性を利用して、少な
くとも溝底部および溝外の多結晶シリコン膜３７を除去
し、さらに弗酸系溶液で溝底部のキャパシタ酸化膜３６
を除去する（第３図（ｇ））。

次に、溝側面に堆積された多結晶シリコン３７表面にシ
リコン窒化膜を堆積し、第２の絶縁膜となるキャパシタ
絶縁膜３８を形成する（第３図（ｈ））。

続いて、ＲＩＥ法によるエツチング異方性を利用し、溝
底部と基板表面のシリコン窒化膜３８を除去し、溝底部
にシリコン基板３０を露出させる。

次に、ｐ形の不純物を含む第２の導電体層となる多結晶
シリコン３９をＣＶＤ法など公知の付着法にて溝内に埋
め込むように形成する（第３図（１））。

その後、ＲＩＥ法によるエツチング異方性を利用したエ
ッチバック技術により、シリコン基板３０の主表面上の
多結晶シリコン膜３９を除去すると同時に、溝内に埋め
込まれたｎ形の多結晶シリコン膜３７およびｐ形の多結
晶シリコン３９を所望の深さまでエツチング除去する（
第３図（ｊ））。

続いてプラズマエッチにより、溝内のキャパシタ絶縁膜
であるシリコン窒化膜３８を除去する（第３図（ｋ））
。

次に、熱酸化によりシリコン酸化膜４０を溝キヤパシタ
部の上部領域に形成した後、ＣＶＤ法などの公知の方法
により形成したシリコン酸化膜４１を溝内に埋め込む（
第３図（１））。

その後、ＲＩＥ法によりエッチバックし、基板主表面上
のシリコン酸化膜４１を取り除き、基板主表面をほぼ平
坦な状態にする。続いて、基板主表面に熱酸化膜４２を
形成し、レジストを全面に付着させリソグラフィ工程に
よりトランスファトランジスタが形成される所望の領域
に対応したレジストパターン４３を形成する。次に、レ
ジストパターン４３をマスクとして窓開けされた溝領域
内のシリコン酸化膜４１を取り除く。この時、トランス
ファトランジスタとキャパシタ電極である半導体領域１
２とを接続させる窓形成のため、少しオーバぎみにエッ
チする（第３図（ｍ））。

レジスト除去後、続いてノンドープの多結晶シリコン４
４を極薄く付着させ、オーバエッチにて生じたキャパシ
タ絶縁膜のすきまをふさぐ（第３図（ｎ））。

次に、プラズマエッチにて、この付着させた極薄い多結
晶シリコン膜４４をキャパシタ絶縁膜のすきまを残して
除去する（第３図（０））。

次に、第３および第４の絶縁膜となるゲート酸化膜４５
を熱酸化により形成するとともに、ｎ形名結晶シリコン
酸化膜よりｎ形不純物を窓１５ａを通して拡散し、点線
の接合面を形成する（第３図（ｐ））。

続いて、ＣＶＤ法など公知に付着法により、ｎ形の不純
物を含む第３の導電体層となる多結晶シリコン４６を基
板主表面および上記窓開は領域を含む溝内に堆積する（
第３図（ｑ））。

多結晶シリコン４６表面に熱酸化膜４７を形成した後、
レジストを全面に付着し、リソグラフィ工程によりワー
ド線およびビット線コンタクトホールとしてのパターニ
ングを施し、このレジストパターンをマスクとしてドラ
イエツチングによりシリコン酸化膜４７．多結晶シリコ
ン４６．シリコン酸化膜４５を加工処理し、コンタクト
部の基板表面を露出させる（第３図（ｒ））。

レジスト除去後、熱酸化によりビット線コンタクトホー
ル側面の多結晶シリコン４６表面に酸化膜４８を形成す
る。このとき、ビット線コンタクト部である基板表面に
も熱酸化膜が形成されるため、ＲＩＥ法によりその酸化
膜を取り除いて基板表面を露出させた後、ビット線用の
アルミニウム４９を付着させ、リソグラフィ工程および
エソチング工程を経てビット線を形成し、最終形状を得
る（第３図（Ｓ））。

上述した製造方法は一実施例であり、本発明の思想を逸
脱しない範囲で種々の変更を行ないうろことはいうまで
もない。例えば、セルプレートやトランスファトランジ
スタのゲート電極兼ワード線の材料として、ＣＶＤ法な
どにより形成でき表面酸化可能な多結晶シリコンを用い
たが、これに限定されるものではなく、例えばモリブデ
ン、タングステンなどの金属やこれらのシリサイドなど
を用いてもよい。また、ビット線についても同様にアル
ミニウムに限定されず、他の金属やシリサイドなどを用
いることができる。さらに、絶縁膜などとして用いられ
ている各種酸化膜もこれに限定されるものではなく、例
えばＰＳＧやＢＰＳＧあるいはシリコン窒化膜などの他
の絶縁膜でもよく、またその形成方法も限定されるもの
ではない。

さらに、表面ｎ形波散層は溝加工前に形成しているが、
ビット線コンタクト形成後に行なってもよい。さらに、
基板３０としてｐ形シリコン基板を用いているが、反対
極性であるｎ形シリコン基板を用いてもよく、その場合
には各領域の極性もそれに応じて逆になることは言うま
でもない。

〔発明の効果〕

以上説明したように本発明は、溝内の第１および第２の
導電体層上の残りの領域に、第１および第２の導電体層
とは第３の絶縁膜を介し、半導体基板とは第４の絶縁膜
を介して第３の導電体層を形成したことにより、第３の
導電体層を第１および第２の導電体層上に限定すること
ができるので、トランスファトランジスタ領域を限定す
ることができ、高速化・省電力化を図ることができる効
果がある。

また、第１および第２の絶縁膜と第１および第２の導電
体層とにより多層構造のキャパシタを形成したことによ
り、溝の深さを増加させることなくキャパシタ面積を増
加させることができ、蓄積電荷量を増加させ保持特性を
良好にする効果がある。

さらに、第１および第２の導電体層であるキャパシタ電
極が第１の絶縁膜で囲まれていることにより、ソフトエ
ラー率が減少するという効果がある。

また製造方法においては、半導体基板主表面に溝を形成
する工程と、溝内の所定の深さまで溝側面に平行な方向
で絶縁膜と導電体層を積層させて形成する工程と、溝側
面の絶縁膜を一部除去する工程と、溝内の上記多層構造
の上部に絶縁膜を介して導電体層を形成する工程とを有
することにより、溝キャパシタをセルファライン的に形
成でき、溝との合わせ余裕を必要としないとともに、ト
ランスファトランジスタ領域形成のための合わせ余裕を
ビット線コンタクト形成用の合わせ余裕内に含めること
ができるので、メモリセルの高密度化が可能となる効果
がある。

【図面の簡単な説明】

第１図は本発明に係わる半導体記憶装置の一実施例を示
す断面図、第２図はその平面図、第３図は第１図の装置
の製造方法の一実施例を示す断面図、第４図は従来の半
導体記憶装置を示す断面図、第５図はその平面図である
。 １０・・・ｐ形シリコン基板、１１．１２・・・半導体
領域、１３・・・キャパシタ絶縁膜、１４・・・ゲート
電掻、１５・・・ワード線、１６・・・ゲート絶縁膜、
１７・・・ソース・ドレイン領域、１８・・・ビット線
、１９・・・平坦化用絶縁膜、２０，３１２・・・窓、
２１・・・領域、３１．３６．　４０．　４１．４２．
４５．４７．４８・・・シリコン酸化膜、３２・・・ｎ
形層、３３゜３８・・・シリコン窒化膜、３４・・・燐
けい酸ガラス膜、３５．４３・・・レジストパターン、
３７，３９，４４．４６・・・多結晶シリコン、４９・
・・アルミニウム。

Claims (2)

【特許請求の範囲】
1. （１）第１導電形の半導体基板に形成された溝と、この
   溝の底部および側部に窓開けされた第１の絶縁膜と、こ
   の第１の絶縁膜を介して途中の深さまで前記溝内側面に
   形成され前記溝側部の窓を通して前記半導体基板と接触
   する第２導電形の第１の導電体層と、この第１の導電体
   層表面に形成された第２の絶縁膜と、この第２の絶縁膜
   を介して前記途中の深さまで前記溝を埋込むように形成
   され前記溝底部の窓を通して前記半導体基板と接触する
   第１導電形の第２の導電体層と、前記溝内の第１および
   第２の導電体層上の残りの領域に前記第１および第２の
   導電体層とは第３の絶縁膜を介し前記半導体基板とは第
   ４の絶縁膜を介して形成された第３の導電体層とを備え
   、記憶を蓄積するキャパシタは、第１の導電体層からな
   る第１の電極と、前記半導体基板と第２の導電体層とか
   らなる第２の電極と、第１の絶縁膜と第２の絶縁膜とか
   らなる絶縁体とにより構成され、前記キャパシタに記憶
   信号を入出力するトランスファトランジスタは、前記第
   ３の導電体層からなるゲート電極と、前記第４の絶縁膜
   からなるゲート絶縁膜と、前記第１の導電体層からなる
   ソース又はドレインと、前記半導体表面に形成された第
   ２導電形の領域であるソース又はドレインとにより構成
   されたことを特徴とする半導体記憶装置。
2. （２）第１導電形の半導体基板主表面に第２導電形の第
   １の半導体領域を形成する工程と、第１の半導体領域を
   含む前記半導体基板主表面に溝を形成する工程と、溝内
   表面に第１の絶縁膜を形成する工程と、溝が完全には埋
   込まれないように溝内に第２導電形の第１の導電体層を
   形成する工程と、溝底部の第１の導電体層および第１の
   絶縁膜を除去する工程と、第１の導電体層側面のみに第
   ２の絶縁膜を形成する工程と、溝底部の半導体基板と接
   触し且つ溝を埋込むように第１導電形の第２の導電体層
   を形成する工程と、溝内の所定の深さまで第１および第
   ２の絶縁膜並びに第１および第２の導電体層を除去する
   工程と、溝側面上の第１の絶縁膜を一部除去しこの第１
   の絶縁膜を除去した部分に第１の導電体層と同じ材料の
   導電体層を埋込み第１の導電体層を半導体基板と接続す
   る工程と、溝内の第１の導電体層と第２の導電体層の表
   面上に第３の絶縁膜を形成し溝内の半導体基板の露出し
   た表面に第４の絶縁膜を形成する工程と、溝内の残りの
   領域に第３の導電体層を形成する工程とを備えたことを
   特徴とする半導体記憶装置の製造方法。