CN1879219A - 具有增加的节点电容的半导体存储器件 - Google Patents

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Abstract

一种集成电路半导体存储器件(100)，具有特征为BOX层的第一介电层(116)，其不存在于存储晶体管的栅极下方的衬底(112)的一部分(130)，以增加栅极到衬底的电容并由此降低软错误率。具有不同于第一介电层的属性的第二介电层(132)至少部分地覆盖该衬底的该部分(130)。该器件可以是FinFET器件，包括鳍(122)和在栅极和鳍之间的栅极介电层(124，126)，其中与栅极介电层相比，该第二介电层具有较小的泄漏。

Description

具有增加的节点电容的半导体存储器件
技术领域
本发明涉及一种集成电路半导体存储器件，例如SRAM(静态随机存取存储器)或锁存器，其提供增加的节点电容，用于预防软错误。
背景技术
半导体存储器件，例如RAM(随机存取存储器)一般包括多个存储单元，每个存储单元都由多个晶体管组成。一般地，在两个传输门晶体管之间耦合四个存储晶体管，以及将位线耦合到所述传输门晶体管的每一个。每一个传输门晶体管具有耦合到字线的栅电极，并且在与特定存储单元相关联的字线上提供地址信号，以选择该存储单元并从其读出存储的数据。对于这样选择的存储单元，经由位线通过传输门晶体管从存储单元的存储节点读出其数据(或将数据写入到其中)。存储在存储单元中的数据在其被读出之前保持不变当然是很重要的。
随着集成的规模变得越来越大以及存储单元元件的物理尺寸减小，保存这样存储的数据变得困难。该困难起于软错误，其中软错误主要由阿尔法粒子撞击存储节点之一引起，或可以由电路噪声所引起。这能够造成存储节点上的电压改变，有时足以使得逻辑1变换成逻辑0，或者相反。对于给定的阿尔法粒子命中(alpha particlehit)，电压改变量与存储节点上的电容成反比，因此在存储节点上相对较大的电容降低了对于给定阿尔法粒子命中的电压改变量，并相应地降低了软错误的机会。
对于与较低集成度相关联的相对较大的器件，大多数时候，具有足够的节点电容来防止软错误。然而，随着存储单元的尺寸缩小以在芯片上容纳更多的器件，节点电容相应地变得非常低。此外，所施加的电压Vdd也随着器件尺寸降低，又导致了在节点上减小的电荷存储。结果是增加了对电路噪声和辐射的敏感度，而这反过来会导致不可接受的高软错误率。
因此，非常希望能增加SRAM、锁存器等的节点电容，而不需要又采取增加器件尺寸。
因此，本发明的一个目的是提供一种避免了上面所讨论的现有技术的困难的半导体存储器件。
本发明的另一个目的是提供一种具有增加的节点电容以实现低软错误率的半导体存储器件。
本发明的又一个目的是提供一种具有增加的节点电容而不需要面积的增加的半导体存储器件。
发明内容
上述目的以及另外的优点将在这里所描述的本发明的实施中实现。在其最广泛的实施方式中，该集成电路半导体存储器件包括具有第一介电层覆盖其第一部分的衬底，该第一介电层不存在于该衬底的第二部分。该器件还包括具有不同于第一介电层的属性的第二介电层，该第二介电层至少部分地覆盖该衬底的第二部分。源极区域形成在该第一介电层上的第一掺杂区域中，漏极区域形成在该第一介电层上的第二掺杂区域中，以及栅极形成在该第二介电层上方和该第一和第二掺杂区域之间。根据本发明的一个重要方面，该第二介电层的属性提供一个栅极相对于衬底的栅极电容，其比在衬底上的第一介电层上方形成的理论栅极电容要大。
在本发明的一个有利方面中，该存储器件是SRAM存储单元，有利地是FET或特别地是FinFET。
在一个优选实施方式中，该第一介电层是掩埋氧化物层，以及该第二介电层是与该掩埋氧化物层相比提供较小绝缘效应的薄氧化物层，栅极电容性地耦合到衬底。
在另一个优选实施方式中，该器件是具有鳍的FinFET，并且还包括在栅极和鳍之间的栅极介电层，其中与栅极介电层相比，该第二介电层具有较小的泄漏。
在又一个优选实施方式中，该衬底具有在上层的面向上的第一表面和在下层的面向上的第二表面，该第一介电层是在该第一表面上形成的掩埋氧化物层，以及该第二介电层是在该第二表面上形成的薄氧化物层。
在又一个优选实施方式中，批处理产生一个布局，其中该第一介电层是掩埋氧化物层以及该第二介电层是提供较小绝缘效应的薄氧化物层。
从以下结合附图所进行的优选实施方式的描述中，本发明的这些和其他目的、特征和方面将显而易见。
附图说明
将参考附图对本发明进行进一步的描述，其中在不同的图中的相似元件由最后两位数字相同的编号表示。
图1是传统FinFET的示意顶平面图。
图2是沿图1中的箭头A-A所取的传统FinFET的示意剖面图。
图3是根据本发明的第一优选实施方式的FinFET的示意顶平面图。
图4是沿图3中的箭头B-B所取的根据本发明的第一优选实施方式的FinFET的示意剖面图。
图5是根据本发明的第二优选实施方式的FinFET的一部分的示意剖面图。
图6是根据本发明的第三优选实施方式的FinFET的一部分的示意剖面图。
图7是根据本发明的第四优选实施方式的FinFET的一部分的示意剖面图。
图8是包括根据本发明的FinFET的SRAM布局的示意图示。
具体实施方式
在下面的讨论中，将在FinFET的情况下描述现有技术和本发明的实施方式。FinFET是双栅极MOSFET，其通过在SOI晶片的硅体中定义和蚀刻薄的垂直的鳍以连接源极和漏极区域而形成。围绕该鳍限定多晶硅栅电极。在以下讨论的实施方式中，双栅极在该鳍的右侧和左侧，并通过经过该鳍上方的栅极的一部分连接。当FinFET导通时，电流沿着鳍的左和右垂直边缘从源极流到漏极。
对于本领域的技术人员来说，很显然，以下的讨论和附图不涉及通常FinFET或任何特定FinFET的完整结构，而只是示意性地定义和比较那些对于解释本发明有用的FinFET的元件。所省略或所简化的元件不影响以下的讨论。因此，应当理解，本发明将在包括所有必要元件的实际存储单元结构的情况下应用。
因此，参考图1，作为形成在集成电路芯片上的半导体存储器件的一个元件，示意性地示出了传统FinFET 10。图2示出了一个侧剖面图。该传统FinFET 10用一个衬底12形成，该衬底12在其上表面14上具有掩埋氧化物(BOX)层16。该FinFET 10具有在BOX层16上的第一掺杂区域中形成的源极区域18、在BOX层16上的第二掺杂区域中形成的漏极区域20以及连接该源极区域18和漏极区域20的垂直突出的鳍22。如图2中所示，鳍22也形成在BOX层16上，并包括薄氧化物的侧壁24、26。此外，该FinFET 10包括栅极28，其用作激活FinFET 10的控制电极，具有两个栅极部分28a、28b，在鳍22的每一侧上一个。对于该构造，在栅极28下方的BOX层16在其中栅极28的面积已经相当大地减小的大规模集成中提供不足的电容。
本发明提供了对于该问题的一种解决方案，而不需要增加存储单元元件的物理尺寸。图3和图4分别是对应于图1和图2的本发明的第一优选实施方式的顶平面图和侧剖面图。在图3和图4中，FinFET 100用一个衬底112形成，该衬底112在其上表面114的第一部分114a上具有掩埋氧化物(BOX)层116，其是具有定义的属性的介电材料。该FinFET 100具有在BOX层116上的第一掺杂区域中形成的源极区域118、在BOX层116上的第二掺杂区域中形成的漏极区域120以及连接该源极区域118和漏极区域120的垂直突出的鳍122。如图4中所示，鳍122也形成在BOX层116上，并包括薄氧化物的侧壁124、126。
根据本发明并且区别于现有技术，BOX层116不覆盖位于FinFET 100下方的衬底112的整个部分，而是不存在于至少衬底112的第二部分130。相反，在该第二部分130上，提供不同的第二介电层132。该第二介电层132由具有不同于形成BOX层116的介电材料的属性，特别是不同的介电系数和/或不同的厚度的介电材料组成。FinFET 100的栅极128在第二介电层132上形成，在该实施方式中，该第二介电层132是薄氧化物层。
在本发明中，通过替换BOX层116并由此允许栅极128电容性地耦合到衬底112，薄氧化物层132增加了节点电容。也就是说，该薄氧化物(第二介电)层132提供了一个栅极128相对于衬底112的栅极电容，其比在BOX(第一介电)层116上方形成的理论栅极电容要大。
当然，可以有衬底112的其他部分既不被BOX层116覆盖也不被薄氧化物层132所覆盖。
用于生产该FinFET 100的一种方法是增加形成用于BOX去除的阻挡掩膜并且然后蚀刻该BOX的步骤。
图5是另一个优选实施方式的示意侧剖面图。在图5的FinFET200中，第一实施方式的薄氧化物第二介电层132被较厚的氧化物层232所替换，与形成BOX层216的材料的介电系数相比，该较厚的氧化物层232具有不同的介电系数，以减小栅极泄漏。可以通过额外的处理步骤来淀积或生长该介电材料并且然后掩盖和蚀刻该介电材料成适当的区域，形成该氧化物层232。
在该实施方式中以及在其他实施方式中，在鳍的任一侧上的侧壁有利地以在栅极和鳍之间的薄介电层的形式，并且由与BOX层116相比具有较小泄漏的介电材料制成。
图6示出了第三优选实施方式。这里，在制造FinFET 300中，当例如通过蚀刻去除BOX层316时，蚀刻继续到衬底312中，使得栅极328的下部328a、328b装配在衬底312的凹部312a、312b中。因此，衬底312具有在上层的面向上的第一表面314a和在下层的面向上的第二表面314b。硅衬底312的额外蚀刻可以是额外的处理，或是BOX蚀刻处理的继续。则该结构沿下部328a、328b的底部和侧面使用薄氧化物层332a、332b，以及在鳍322的侧面上使用薄氧化物侧壁324、326。
在用于产生多个存储单元的批处理中，有利的是在栅极下方生长厚氧化物层或淀积电介质，以产生与在晶体管上的介电材料不同的介电层，以减小从栅极到衬底的泄漏。图7示意性地示出了来自这样的批处理的单个FinFET 400，在栅极428下方的衬底412上具有该第二介电层432。鳍422包括薄氧化物的侧壁424、426。图8示出了FinFET SRAM布局550，在其中FinFET具有根据本发明所生产的FinFET 552的结构。
在一种可供选择的处理中，可以掺杂衬底，使得氧化物在衬底上比在FinFET上生长得更快，从而由氧化物层的不同厚度引起介电效应的差异，并因此引起电容的差异。
工业适用性
本发明可应用于集成电路半导体存储器件，特别是具有FET存储晶体管的器件的制造，其中希望增加栅极到衬底的电容，并由此降低软错误率。
本领域的普通技术人员将会理解，来自不同实施方式的特征可以有利地组合以产生在本发明的范围之内的其他的组合。
已经就一种类型的半导体存储器件的具体结构对本发明进行了以上描述。对于本领域的技术人员来说，显然，上述描述只用于说明的目的，以及在不偏离本发明的总体精神和范围下，可以进行各种各样的改变和修改。因此，虽然已经参考上述实施方式对本发明进行了描述，但在其中可以进行改变和变型，其中这些改变和变型落在所附权利要求的范围内，并且本发明的全部范围只由权利要求定义和限制。

Claims (11)

1.一种集成电路半导体存储器件(100)，包括：
衬底(112)；
覆盖所述衬底的第一部分(114a)的第一介电层(116)，所述第一介电层不存在于所述衬底的第二部分(130)；
具有不同于所述第一介电层的属性的第二介电层(132)，所述第二介电层至少部分地覆盖所述衬底的所述第二部分(130)；
在所述第一介电层上的第一掺杂区域中形成的源极区域(118)；
在所述第一介电层上的第二掺杂区域中形成的漏极区域(120)；以及
在所述第二介电层上方和在所述第一和第二掺杂区域之间形成的栅极(128)，
其中所述第二介电层的所述属性提供一个所述栅极相对于所述衬底的栅极电容，其比在所述衬底上的所述第一介电层上方形成的理论栅极电容要大。
2.根据权利要求1所述的器件，其中所述器件是RAM。
3.根据权利要求1所述的器件，其中所述器件是SRAM。
4.根据权利要求1所述的器件，其中所述器件包括FET。
5.根据权利要求4所述的器件，其中所述FET是FinFET。
6.根据权利要求1或5所述的器件，其中所述第一介电层是掩埋氧化物层(116)以及所述第二介电层是与所述掩埋氧化物层相比提供较小绝缘效应的薄氧化物层(132)，所述栅极电容性地耦合到所述衬底。
7.根据权利要求6所述的器件，其中所述FinFET的鳍(122)在所述掩埋氧化物层上方形成。
8.根据权利要求1或5所述的器件，其中所述器件还包括鳍(122)以及在所述栅极和所述鳍之间的栅极介电层(124，126)，其中与所述栅极介电层相比，所述第二介电层具有较小的泄漏。
9.根据权利要求1或5所述的器件，其中所述衬底具有在上层的面向上的第一表面(314a)和在下层的面向上的第二表面(314b)，所述第一介电层是在所述第一表面上形成的介电层，所述第二介电层是在所述第二表面上形成的介电层，以及所述FinFET的鳍(322)在所述掩埋层上方形成。
10.根据权利要求9所述的器件，其中所述第一介电层是掩埋氧化物层(316)以及所述第二介电层是薄氧化物层(332a，332b)。
11.根据权利要求8所述的器件，其中所述第一介电层是掩埋氧化物层(116)以及所述第二介电层是薄氧化物层(132)。
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