KR970023997A - 게이트전극을 함몰시킨 소자분리막 및 그 제조방법 - Google Patents
게이트전극을 함몰시킨 소자분리막 및 그 제조방법 Download PDFInfo
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Abstract
반도체 제조공정중 CMP를 이용하여 게이트 라인을 함몰시켜 소자분리막을 형성하는 방법이 개시되어 있다. 이는 반도체기판 상에 버퍼층을 형성하는 공정과, 버퍼층을 패터닝하여 소자분리영역의 반도체기판 부위를 노출시키는 공정, 노출된 반도체기판 부위를 식각하여 트렌치를 형성하는 공정, 트렌치 내에 소자분리절연막을 매립하여 형성하는 공정, 버퍼층 및 소자분리절연막을 선택적으로 식각하여 소정의 버퍼층패턴 및 소자분리절연막패턴을 형성하는 공정, 버퍼층이 식각된 부분의 기판 상에 게이트절연막을 형성하는 공정 및 버퍼층 및 소자분리절연막이 식각된 부분에 매립된 게이트라인을 형성하는 공정을 포함하여 구성된다. 따라서, 셀 어레이의 단차를 감소시켜 후속층간절연막의 평탄화 공정 시의 디싱 문제를 해결할 수 있으며, 상감공정을 이용한 비트라인 형성공정시의 패턴에 의한 디싱현상을 제거할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 게이트전극을 함몰시킨 소자분리막의 단면도이다,
제2A도 내지 제2C도는 본 발명에 의한 게이트전극을 함몰시킨 소자분리막의 제조방법을 설명하기 위한 공정순서에 따른 평면도이다,
제3A도 내지 제3L도는 본 발명에 의한 게이트전극을 함몰시킨 소자분리막의 제조방법을 설명하기 위한 공정순서에 따른 단면도이다.
Claims (12)
- 활성영역과 소자분리영역을 포함하는 반도체기판과; 상기 소자분리영역에 형성된 트렌치; 상기 트렌치내에 매립되어 형성된 소자분리절연막; 및 상기 활성영역에는 반도체기판상에 게이트절연막을 개재하여 형성되고, 상기 소자분리영역에는 상기 소자분리절연막내에 함몰되어 형성된 게이트라인을 포함하여 구성되는 것을 특징으로 하는 게이트전극을 함몰시킨 소자분리막.
- 제1항에 있어서, 상기 게이트라인은 상기 활성영역과 소자분리영역상에서 단차없이 그 표면이 평탄하게 형성된 것을 특징으로 하는 게이트전극을 함몰시킨 소자분리막.
- 반도체기판상에 버퍼층을 형성하는 제1공정; 상기 버퍼층을 패터닝하여 소자분리영역의 반도체기판부위를 노출시키는 제2공정; 상기 노출된 반도체기판부위를 식각하여 트렌치를 형성하는 제3공정; 상기 트렌치내에 소자분리절연막을 매립하여 형성하는 제4공정; 상기 버퍼층 및 소바분리절연막을 선택적으로 식각하여 소정의 버퍼층패턴 및 소자분리절연막패턴을 형성하는 제5공정; 상기 버퍼층이 식각된 부분의 기판상에 게이트절연막을 형성하는 제6공정; 및 상기 버퍼층 및 소자분리절연막이 식각된 부분에 매립된 게이트라인을 형성하는 제7공정을 포함하여 구성된 것을 특징으로 하는 게이트전극을 함몰시킨 소자분리막의 제조방법.
- 제3항에 있어서, 상기 버퍼층은 패드산화막과 질화막을 차례로 증착하여 형성하는 것을 특징으로 하는 게이트전극을 함몰시킨 소자분리막의 제조방법.
- 제3항에 있어서, 상기 소자분리절연막은 기판 전면에 절연물질을 증착한 후 CMP공정에 의해 상기 버퍼층 표면이 노출될 때까지 연마하여 형성하는 것을 특징으로 하는 게이트전극을 함몰시킨 소자분리막의 제조방법.
- 제5항에 있어서, 상기 절연물질로 USG를 사용하는 것을 특징으로 하는 게이트전극을 함몰시킨 소자분리막의 제조방법.
- 제3항에 있어서, 상기 제5공정의 버퍼층패턴 및 소자분리절연막 패턴은 상기 게이트라인의 역패턴과 동일한 패턴으로 형성되는 것을 특징으로 하는 게이트전극을 함몰시킨 소자분리막의 제조방법.
- 제3항에 있어서, 상기 제7공정에서 게이트라인은 기판 전면에 도전층을 형성한 후 CMP공정에 의해 상기 버퍼층 표면이 노출될 때까지 연마하여 형성하는 것을 특징으로 하는 게이트전극을 함몰시킨 소자분리막의 제조방법.
- 제3항에 있어서, 상기 제5공정은 상기 소자분리절연막이 형성된 기판상부에 게이트라인의 역패턴을 형성하는 공정과, 상기 게이트라인의 역패턴을 마스크로 하여 상기 소자분리절연막을 식각하는 공정, 상기 게이트라인의 역패턴을 마스크로 하여 상기 버퍼층을 식각하는 제공정, 상기 게이트라인 역패턴을 제거하는 공정으로 이루어지는 것을 특징으로 하는 게이트전극을 함몰시킨 소자분리막의 제조방법.
- 제3항에 있어서, 상기 제7공정후에 상기 버퍼층을 제거하는 것을 특징으로 하는 게이트전극을 함몰시킨 소자분리막의 제조방법.
- 반도체기판상에 패드산화막과 질화막을 순차적으로 형성하는 공정과; 상기 질화막 및 패드산화막을 패터닝하여 소자분리영역의 반도체기판부위를 노출시키는 공정; 노출된 반도체기판부위를 식각하여 트렌치를 형성하는 공정; 상기 트렌치가 형성된 기판 전면에 절연층을 형성하는 공정; 상기 절연층을 상기 질화막 표면이 노출될 때까지 CMP에 의해 연마하여 상기 트렌치내에 매립되는 소자분리절연막을 형성하는 공정; 상기 소자분리절연막이 형성된 기판 상부에 소정의 게이트라인 역패턴을 형성하는 공정; 상기 게이트라인 역패턴을 마스크로 하여 상기 소자분리절연막을 1차 식각하는 공정; 상기 게이트라인 역패턴을 마스크로 하여 상기 질화막을 2차 식각하는 공정; 상기 게이트라인 역패턴을 제거하는 공정; 상기 질화막의 식각에 의해 노출된 상기 패드산화막부위를 선택적으로 제거하는 공정; 상기 패드산화막의 식각에 의해 노출된 기판부위에 게이트산화막을 형성하는 공정; 기판 전면에 도전층을 형성하는 공정; 상기 도전층을 상기 질화막 표면이 노출될 때까지 CMF에 의해 연마하여 매립된 게이트라인을 형성하는 공정; 상기 질화막을 제거하는 공정을 포함하여 이루어지는 것을 특징으로 하는 게이트전극을 함몰시킨 소자분리막의 제조방법.
- 제13항에 있어서, 상기 소자분리 절연막은 USG를 이용하여 형성하는 것을 특징으로 하는 게이트전극을 함몰시킨 소자분리막의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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