TWI362753B - - Google Patents

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TWI362753B
TWI362753B TW096147110A TW96147110A TWI362753B TW I362753 B TWI362753 B TW I362753B TW 096147110 A TW096147110 A TW 096147110A TW 96147110 A TW96147110 A TW 96147110A TW I362753 B TWI362753 B TW I362753B
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film
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Yasushi Tateshita
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Sony Corp
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Description

1362753 九、發明說明： 【發明所屬之技術領域】 本發明係有關半導體裝置之製造方法及半導體裝置，特 別是有關MOS(Metal Oxide Semiconductor:金屬氧化物半 導體）型場效電晶體。 【先前技術】 於電晶體的世代進展中，亦不間斷地藉由微細化來進行 微縮。於 ITRS(International Technology Roadmap f〇r Semiconductors :國際半導體技術）之藍圖上，稱為32 nm 節點之電晶體預測閘極長（Lg)為20 nm以下。對於微縮必 須配合Lg，並亦配合閘極絕緣膜之有效膜厚（E〇T)或擴散 層之深度（Xj)等參數來進行微縮。 上述EOT之微縮係對於確保驅動能力（Ids)有效，但由於 自以在作為閘極絕緣膜來使用之氧化石夕（Si〇2)系絕緣膜之 物理膜厚已來到極限，特別是閘極漏電之抑制在技術上難 易度甚尚，因此微縮在90 nm節點以下減速。對於此，檢 討導入High-k絕緣膜來取代上述以〇2系絕緣膜，或導入金 屬閘極電極來抑制閘極電極之空乏化，以取代多晶石夕 (Poly-Si)閘極電極。 上述金屬閘極電極所使用之材料即鎢（w)、鈦（Ti)、铪 ⑽、針㈣、銦⑼等為反隸高的材料，若進行高溫之 熱處理Μ會與閘極絕緣膜等起反應，引起閉極絕緣膜之 膜質劣化等。因此’宜於形成金屬閘極電極後進行高溫之 熱處理。作為實現此之一方法係提案有虛設閉極製程（鎮 124323.doc 1362753 鼓閘極製程）（參考例如專利文獻1、2)。 虛設閘極製程係指於矽基板上，以P〇Iy-Si(多晶矽）等來 形成虛設閘極，並形成源極•汲極區域及延伸區域等之擴 散層後’進行層間絕緣膜之形成及藉由化學機器研磨 (Chemical Mechanical Polishing(CMP))法之虛設閘極引 出’除去虛設閘極，藉此形成自行對準中填埋用之溝槽 (凹部）之製程流程。此後，進行電晶體用之閘極絕緣膜之 形成，若於其後立即填埋金屬閘極電極，則其後續不需要 擴散層活化所必要之熱處理，其後之加工能以低溫來進 行。 另一方面，近年來亦報告許多不受限於微縮並可提高驅 動能力之技術。即對於通道區域給予應力，提高電子或電 洞之遷移率，藉此來提高驅動能力之技術（參考例如非專 利文獻1)。 於此’利用圖21〜圖22之製造步驟剖面圖，來說明將該 遷移率提高技術適用於p型場效電晶體（PMOS電晶體）之製 造方法之例。 首先，如圖21(a)所示’於矽（si)基板ι〇1之表面側形成 元件分離區域（省略圖示）。接著，於Si基板1〇1上，經由由 si〇2所組成之閘極絕緣膜102，來將由P〇iy_Si所組成之閘 極電極103予以圖案形成。此時，於si基板1〇1上，將構成 閘極絕緣膜1 02及閘極電極1 〇3之各材料膜、及由氮化石夕 (SiN)膜所組成之硬模1〇4疊層成膜。將硬模1〇4及閘極電 極10 3予以圖案姓刻。 124323.doc 1362753 接著’如® 21(b)所示，於閘極絕緣膜1()2、閘極電極 103及硬4莫104之兩冑，形成由_膜所組成之偏移間隔件 1〇5 °接下來’如圖21(e)所示，於設有偏移間隔件1〇5之狀 態下之閘極絕緣膜1G2、問極電極1G3及硬模104之兩側， 形成由SiCh所組成之側壁1〇6。 接著，如圖21(d)所示，以上層設置有硬模1〇4，並於兩 側經由偏移間隔件105而設置有側壁1〇6之狀態下之閘極電 極103作為掩模’藉由蝕刻來下挖Si基板1〇1，進行所謂凹 陷触刻’藉此形成凹陷區域1〇7。其後，藉由利用稀氟酸 之洗淨處理，來除去Si基板101表面之自然氧化膜。 接下來，如圖22(e)所示，於凹陷區域1〇7，亦即於被下 挖之Si基板1〇1之表面，使導入有p型雜質之矽鍺⑺…幻層 之混晶層108進行磊晶成長。藉此，此混晶層i 〇8成為源 極•汲極區域，矽基板10丨中由源極•汲極區域所夾住之 閘極電極103正下方之區域成為通道區域ch〇由於上述混 晶層108係由Si及晶格常數比Si大之Ge所構成，因此壓縮 應力施加於由混晶層1 〇8所夾住之通道區域ch，於通道區 域Ch產生扭曲。 其後’如圖22(f)所示，除去側壁1〇6(參考前述圖 22(e)) ’使設置有偏移間隔件ι〇5之閘極電極ι〇3兩侧之& 基板101之表面露出。 接著’如圖22(g)所示，以偏移間隔件1〇5及硬模1〇4作 為掩模，於設置有偏移間隔件1 〇5之閘極電極1 〇3兩侧之Si 基板101進行離子注入，藉此來形成延伸區域1〇9。 124323.doc 1362753 接下來，如圖22(h)所示，於偏移間隔件105之兩旁，重 新形成由SiN所組成之側壁11 〇。其後，藉由濕蝕刻來除去 硬模104(參考前述圖22(g))，使閘極電極103之表面露出， 並且除去混晶層108表面之自然氧化膜。 接著，於兩側經由偏移間隔件105而設置有側壁11〇之閘 極電極103之狀態下’於包含混晶層ι〇8上在内之Si基板 101上之全區’將鎳膜等高熔點金屬膜予以成膜。其後， 藉由進行熱處理，來將閘極電極1〇3之表面側及混晶層1〇8 之表面側予以矽化物化，形成由鎳矽化物所組成之矽化物 層111。藉此使源極·汲極區域之表面側低電阻化，減低 接觸電阻。 如以上’藉由混晶層108對於通道區域ch施加壓縮應 力，以使通道區域Ch扭曲’藉此可獲得具有充分遷移率之 PMOS電晶體。 而且，於此雖省略圖示，但於形成n型場效電晶體（例如 NMOS電晶體）之情況時，作為液晶層1 係於凹陷區域 1 07，使由Si及晶格常數比Si小之碳（c)所組成之碳化矽 (SiC)層進行磊晶成長’藉此於通道區域Ch施加拉伸應 力。藉此使通道區域Ch扭曲，以便可獲得具有充分遷移率 之NMOS電晶體。 而且，亦揭示有一種利用上述鑲嵌閘極製程，於閘極電 極兩側之凹陷區域，選擇性地藉由CVD(Chemical Vapw
Deposition :化學汽相成長）法來形成以以層之方法（參考例 如專利文獻3)。 124323.doc 1362753 [專利文獻1]日本特開2000-3 15789號公報 [專利文獻2]日本特開2005-26707號公報 [專利文獻3]曰本特開2004-3 1753號公報 [非專利文獻 1] T. Ghani 等，International Electron * Devices Meeting Technical Digest(國際電子元件會議技術 / 摘要），2003年，ρ· 987 【發明内容】 φ [發明所欲解決之問題] 然而，於如上述利用圖21〜圖22所說明之PMOS之製造方 法中’如於圖23(a)之俯視圖及圖23(b)之剖面圖所示，若 從包含SiGe層之混晶層1〇8對於通道區域ch施加壓縮應力 (箭頭A)，則於xy面内，往與箭頭a正交之方向退避之力 (箭頭B)會作用，並且於Si基板101之法線方向（z方向），朝 向Si基板101之外側退避之力（箭頭c)會作用。因此若於 Si基板101之通道區域ch上存在有包含p〇iy_Si(多晶矽）之 • 閘極電極103，藉由來自閘極電極103之反作用（箭頭D)會 抑制朝向Si基板1〇1之外侧退避之力（箭頭〇 ,故無法於通 道區域Ch施加充分之壓縮應力，抑制載子遷移率提高。 而且，於上述1^1^08之製造方法中，如於圖24(a)之俯視 圖及圖24(b)之剖面圖所示，若從包含Sic層之混晶層1〇8, 對於通道區域Ch施加壓縮應力（箭頭A,)，則亦於xy面内， 往與箭頭A1正交之方向退避之力（箭頭B，）會作用，並且於 Si基板ιοί之法線方向（z方向），朝向Si基板ι〇ι之内側退避 之力（箭頭c)會作用。因此，若於Si基板1〇1之通道區域ch 124323.doc 1362753 上存在有包含Poly-Si(多晶矽）之閘極電極103，藉由來自 閘極電極103之反作用（箭頭D’）會抑制朝向Si基板101之内 側退避之力（箭頭C')，故無法於通道區域Ch施加充分之壓 縮應力，抑制載子遷移率提高。
進一步而言’為了提高應力的效果，於PM0S電晶體提 高包含SiGe層之混晶層1〇8中之Ge濃度，於NM0S電晶體 提高包含SiC之混晶層1〇8|中之C濃度雖有效，但若鍺（Ge) 濃度或♦ (C)濃度過高’則於si基板1 〇 1與混晶層1 〇8或與混 晶層108’之界面會發生缺陷，發生應力降低或接合漏電增 加等問題。 另一方面，於專利文獻3所記載，藉由選擇CVD法而於 凹陷區域形成SiGe層之方法尹，由於藉由選擇CVD法來形 成SiGe層，因此不產生對於通道區域之壓縮應力。而且， 於NM0S區域亦形成SiGe層，不產生對於通道區域之拉伸 應力。
因此’本發明之目的在於提供—種，防止由於晶格常數 與混晶層中之Si不同之原子之高濃度化所造成結晶缺陷， 並且可於通道區域施加充分應力之半導體裝置之製造方法 及半導體裝置。 [解決問題之技術手段] 為了達成如上述…，本發明之半導體褒置之 )之⑽為’料進行如下㈣。首先， 接著，於笛一* 基板上形成虛攻間椏電極之步驟。 1 $仃#t由以虛設間極電極作為掩模之 124323.doc 1362753 凹陷蝕刻，來下挖矽基板而形成凹陷區域之步驟。接著， 於第三步驟’進行於凹陷區域之表面，使包含料晶格常 數與石夕不同之原子之混晶層i晶成長之步驟。接下來，於 第四步驟，進仃於覆蓋虛設閘極電極之狀態下，於混晶層 上形成絕緣膜，除去絕緣膜直到虛設閉極電極之表面露出 之步驟。於其後之第五步驟，進行藉由除去露出之虛設閑 極電極，於前述絕緣膜形成凹部之㈣^下來，於第六 步驟，進行於凹部内，、經由閘極絕緣膜來形成閘極電極。 若根據如此之半導體裝置之製造方法（第一製造方法）， 由於在第五步驟，#由除去露出之虛設閘極電極來形成凹 部，因此會防止從混晶層施加於虛設閘極電極正下方之通 道區域之應力被來自上述虛設閘極電極之反作用抑制。 然後’其庋'維持應力狀態並於凹部内經由閘極絕緣膜 來形成閘極電極’以便於上述通道區域有效地施加應力， 因此可使通道區域扭曲，提高載子遷移率。
而且，於上述通道區域有效地施加應力，可減低晶格常 數與混晶層’之矽(Si)不同之原子之濃度。藉此，可防止 由於混晶層hx高濃度含有上㈣子料叙結晶缺陷。 本發明之年導體裝置之製造方法（第二製造方法）之特徵 為包含··第-步驟，其係於矽基板上，經由間極絕緣膜二 形成虛設閘極電極；第二步驟’其係藉由以前述虛設開極 電極作為掩模之⑽㈣，來下挖前料基板而形成凹陷 區域，第三步冑’其係於前述凹陷區域之表面 及晶格常數盥石Q 0 3 ^ ”夕不H之原子之混晶層蟲晶成長；第四步 124323.doc 驟，其係於覆蓋前述虛設閘極電極之狀態下，於前述混晶 層上形成絕緣膜，除去該絕緣膜直到該虛設閘極電極之表 面露出，第五步驟，其係藉由除去露出之前述虛設閘極電 極，於則述絕緣膜形成露出前述閘極絕緣膜之凹部；及第 八步驟，其係於前述凹部内，經由前述閘極絕緣膜來形成 閘極電極。 本發明之半導體裝置之製造方法（第三製造方法）之特徵 為包含.第一步驟，其係於矽基板上，經由閘極絕緣膜及 设置於該閘極絕緣膜上之蓋膜來形成虛設閘極電極；第二 步驟，其係藉由以前述虛設閘極電極作為掩模之凹陷蝕 刻，來下挖前述矽基板而形成凹陷區域；第三步驟，其係 於則述凹陷區域之表面，使包含矽及晶格常數與矽不同之 原子之混晶層磊晶成長；第四步驟，其係於覆蓋前述虛設 閘極電極之狀態下，於前述混晶層上形成絕緣膜，除去該 絕緣膜直到該虛設閛極電極之表面露出；第五步驟，其係 藉由除去露出之前述虛設閘極電極及前述蓋膜，於前述絕 緣膜形成露出前述蓋膜之凹部；及第六步驟，其係於前述 凹部内，經由前述閘極絕緣膜及前述蓋膜來形成閘極電 ° 本發明之半導體裝置之製造方法（第四製造方法）之特徵 為包含：第-步驟，其係於矽基板上，經由閘極絕緣膜及 設置於該閘極絕賴上之蓋膜來形成虛設閘極電極；第二 步驟，其係藉由以前述虛設閘極電極作為掩模之凹陷蝕 刻，來下挖前述石夕基板而形成凹陷區域；第三步驟，其係 124323.doc 12 1362753 於前述凹陷區域之表面，使包含矽及晶格常數與矽不同之 原子之混晶層磊晶成長；第四步驟，其係於覆蓋前述虛設 閘極電極之狀態下，於前述混晶層上形成絕緣膜’除去該 絕緣膜直到該虛設閘極電極之表面露出；第五步驟，其係 藉由除去露出之前述虛設閘極電極，於前述絕緣膜形成露 出刚述蓋膜之凹部；第五步驟，其係於前述凹部之至少底 部，形成兴前述蓋膜反應之金屬膜；第六步驟，其係使前 述金屬膜與前述蓋膜反應來形成控制功函數之膜；及第七 步驟，其係於前述凹部内，經由前述閘極絕緣膜及前述控 制功函數之膜來形成閘極電極。 若根據上述半導體裝置之製造方法（第二〜第四製造方 法）’由於箱由除去露出之虛設閘極電極來形成凹部，因 此會防止從混晶層施加於虛設閘極電極正下方之通道區域 之應力被來自上述虛設閘極電極之反作用抑制。然後，其 後’維持應力狀態並於凹部内經由閘極絕緣膜上來形成閘 極電極’以便於上述通道區域有效地施加應力，因此可使 通道區域扭曲’提高載子遷移率。 而且’於通道區域有效地施加應力，可減低晶格常數與 混晶層中之矽（Si)不同之原子之濃度。 藉此’可確實地防止由於混晶層中以高濃度含有上述原 子所造成之結晶缺陷。 再者，由於在閘極電極之側壁未形成閘極絕緣膜，因此 相對於閘極電極之邊緣電容’閘極電極之側壁與作為源 極•汲極之混晶層間之寄生電容變小。藉此，相較於在閉 124323.doc • 13 - 丄的2753 極電極之側壁形成有間極絕緣膜之情況，可更提高胸電 晶體之動作速度。 而且，本發明之半導體裝置之特徵為：其係於石夕基板 上，經由閘極絕緣膜而設置有閘極電極；閘極電極之側壁 係以閘極絕緣膜覆蓋；於閘極電極兩側之矽基板被下挖之 凹陷區域，設置有包含矽及晶格常數與矽不同之原子之混 晶層。 如此之半導體裝置係由上述製造方法所製造，由於在上 述通道區域有效地施加應力，因此可使通道區域扭曲，提 向載子遷移率’並且可確實地防止由於混晶層中以高濃度 含有晶格常數與Si不同之原子所造成之結晶缺陷。 [發明之效果] 如以上所說明’若根據本發明之半導體裝置之製造方法 及半導體裝置’可提高載子遷移率，同時確實地防止混晶 層中之結晶缺陷。因此，可提高開啟/關閉比等電晶體特 性。 【實施方式】 以下，根據圖式來詳細說明有關本發明之實施型態》但 於實施型態中係依製造步驟依序說明半導體裝置之結構。 (第一實施型態） 作為有關本發明之半導體裝置之製造方法之實施型態之 一例，利用圖1〜圖4之製造步驟剖面圖，來說明有關 CMOS(Complementary Metal Oxide Semiconductor :互補 金氧半導體）之PMOS之製造方法。 124323.doc -14- 1362753 首先，如圖1(a)所示，於矽（Si)基柘〗 、』土敬1之表面側，利用STKShallow Trench IS〇lation:淺溝槽隔離)等手法形成元 件分離區域（省略圖示）。
接著’作為用以於矽基板艸，將雜質予以離子注入之 通道化防止用之保護膜’於矽基板k表面，#由例如氧 化法來將氧化矽（Si〇2)膜予以成膜。 接著，為了藉由離子注入法進行元件分離及臨限值調 整，對於NMOS電晶體區域及pM〇s電晶體區域分別導入 雜質。 接下來，除去上述氧化石夕膜，使石夕基板i之表面露出 後，以約1 ηιη〜3 nm之膜厚形成例如包含氧化矽之虛設閘 極絕緣膜2。 接著，藉由例如CVD法
厚予上 以100 nm〜200 nm程度之膜 ，將包含Poly-Si(多晶矽）之虛設閘極電極膜（省略圖示: 以成膜。接著，藉由例如CVD法，於虛設閘極電極膜 ，以30 nm〜1〇〇 nm程度之膜厚，將作為硬模之siN膜予 :成膜。接下來’於上述SiN臈上塗布抗㈣，藉由光微 (KrF ArF、Fz)微影或電子束（EB)微影，將該抗银劑予 以圖案化，藉此形成具有閘極電極之圖案之抗蝕劑圖案。 接下來，藉由將此抗蝕劑圖案使用為掩模之乾蝕刻來 加工上述氮化矽臈，藉此形成硬模4。此時，為了較細地 加工閉極電極圖案，亦有將此硬模4細化及修整成較抗钱 劑圖案細之線寬之情況。 其後，除去上述抗蝕劑圖案，將硬模4作為掩模，進行 i24323.doc 1362753 虛設閘極絕緣膜2之乾蝕刻，藉此形成包含p〇iySi(多晶 梦）之虛設閘極電極3。 • 其後，除去上述抗蝕劑圖案，此後藉由處理，除去虛設 閘極電極3下除外之覆蓋#基板1之表面之虛㈣極絕緣膜 • 2 〇 、 此外，於此係說明有關以p〇iy-si(多晶矽）來形成虛設閘 極電極3之例，但亦可使用非晶矽來作為虛設閘極電極3之 φ 形成材料。 而且’作為硬模4亦可使用上述SiN以外之絕緣膜。 而且，於對於矽基板丨可選擇性地蝕刻上述虛設閘極電 極3之情況時，不形成上述虛設閘極絕緣膜2亦可。 接著，如圖1(b)所示，於虛設閘極絕緣膜2、虛設閘極 電極3及硬模4之側壁，以1 nm〜1 〇 nm之膜厚來形成例如包 含氮化矽（SiN)之偏移間隔件5。 接下來’如圖l(c)所示，於設置有偏移間隔件5之狀態下 之虛3又閘極絕緣膜2、虛設閘極電極3及硬模4之兩側，形 成例如包含氡化矽（Si〇2)之虛設側壁6。 於此，由於虛設側壁6係於後步驟，對於偏移間隔件5選 擇性地蝕刻除去，因此宜以對於偏移間隔件5之形成材料 可取得蝕刻選擇比之材料來形成。 接著，如圖1 (d)所示，藉由以虛設閘極電極3上之硬模4 及虛&又側壁6作為掩模之钱刻’進行下挖石夕基板1之凹陷姓 刻’來形成深度50 nm〜100 nm程度之凹陷區域7。此凹陷 钱刻有僅形成MNOS與PMOS之任一個之情況、及雙方依 124323.doc -16- 1362753 序形成之情況。 此外，於此係說明有關於設置有虛設側壁6之狀態下進 订凹陷姓刻之例’但即使是不設置虛設側壁6而進行凹陷 蝕刻之情況亦可適用本發明。 接著，如® 2(e)所示，於凹陷區域7之表面，亦即於被下 挖之矽基板1之表面，使包含矽（Si)及晶格常數與矽（si)不 同之原子之/tc·日日層8進行蟲晶成長。此時，於pM〇s電晶體 側，作為混晶層8係使包含矽（si)及晶格常數比矽（Si)大之 鍺（Ge)之石夕鍺（以下記為SiGe)層進行磊晶成長。此層 係藉由導入雜質而作為源極.汲極區域來發揮功能。於 此，SiGe層之磊晶成長係一面以lxl〇i9/cm3〜5xl〇2〇/cm3之 浪度導入棚（B)等P型雜質一面進行《藉此，由此混晶層8 所爽住之虛設閘極電極3正下方之矽基板1之區域係作為通 道區域來發揮功能，從上述混晶層8施加有壓縮應力（箭頭 A)。藉此，如於先前技術利用圖23所說明，於矽基板1之 法線方向’朝向石夕基板1之外側退避之力（箭頭C)會作用， 但藉由來自虛設閘極電極3之反作用（箭頭D)抑制退避之 力，成為抑制壓縮應力施加之狀態。 於此，為了於通道區域有效地施加應力，混晶層8宜以 從石夕基板1之表面隆升之狀態形成。而且，為了防止SiGe 層之Ge之南濃度化所造成之結晶缺陷’並且於通道區域有 效地施加應力，構成混晶層8之SiGe層中之Ge濃度設為15 atm%〜20 atm%之濃度範圍。 另一方面，雖省略於此之圖示，於NMOS電晶體側，作 124323.doc -17- 1362753 為上述混晶層8係使包含矽（Si)及晶格常數比矽（Si)小之碳 ·, (C)之碳化矽（SlC)層進行磊晶成長。此碳化矽層之磊晶成 - 長係一面以lxl〇i9/cm3〜5xl〇2Vcm3之濃度導入砷（As)、磷 ·· (P)等11型雜質一面進行》於此，為了防止碳化矽層之碳（c) • 之同，辰度化所造成之結晶缺陷，並且於通道區域有效地施 ' 加應力’構成混晶層8之SiC層中之c濃度設為0.5 atm°/〇〜1.5 atm%之濃度範圍。 _ 此外，NM〇S電晶體側亦如於先前技術利用圖24所說 明，藉由來自虛設閘極電極3之反作用抑制退避之力，成 為抑制拉伸應力施加之狀態。 此外，於此雖說明有關一面導入雜質，一面使混晶層8 進行磊晶成長之例，但亦可不導入雜質，於使混晶層8進 行蟲晶成長後之步驟，藉由離子注入法來導入雜質。 而且，各元件區域之混晶層8之磊晶成長係於形成pM〇s 電體區域之混晶層8時，以抗蝕劑等保護膜來覆蓋NM〇s > 電晶體區域，形成NMOS電晶體區域之混晶層8時，以抗蝕 劑等保護膜來覆蓋PMOS電晶體區域之狀態下進行。 接著，如圖2(f)所示，藉由例如濕蝕刻來除去虛設側壁 6(參考前述圓2(e))，藉此來使偏移間隔件5及矽基板1之表 面露出。 接著’如圖2(g)所示，於PM0S電晶體側，藉由例如離 子注入法來導入硼離子（B+)或銦離子（In+)等p型雜質，藉 此於偏移間隔件5兩側之矽基板丨之表面，形成淺接合之延 伸區域9。 124323.doc 1362753 此時，作為離子注入之條件係以1〇〇 eV〜3〇〇 ev且以 5xl〇14/cm2〜2xl〇15/⑽2之劑量來進行注入。另一方面，於 囊^電晶…則，亦以上述注人條件來導入石t離子（A〆）或 磷離子（P+)。 此外，對於各元件區域之離子注入係於進行PMOS電晶 體區域之離子注入時，以抗蝕劑等保護膜來覆蓋NM0S電 晶體區域，進行NM0S電晶體區域之離子注入時，以抗蝕 劑等保護膜來覆蓋PMOS電晶體區域之狀態下進行β 其後，如圖2(h)所示，於偏移間隔件5之兩側，再度形 成包含例如氬化矽之側壁丨〇。 接著，藉由離子注入法，將硬模4及側壁丨〇作為掩模， 於混晶層8之表面導入雜質。此離子注入係為了減輕於後 步驟形成於混晶層8之表面之矽化物層之接觸電阻而進 行。 接著’藉由例如濺鍍法，於覆蓋設置有硬模4及侧壁1〇 之虛設閘極電極3之狀態下，於包含混晶層8上在内之矽基 板1上之全區’形成高熔點金屬膜（省略圖示）。於此，作為 高炫點金屬係使用鈷（C〇)、鎳（Ni)、鉑（Pt)或此等之化合 物。 接下來’藉由加熱石夕基板1，混晶層8之表面側被予以石夕 化物化’形成矽化物層丨j。 其後’選擇性地除去元件分離區域（省略圖示）上及側壁 10上之未反應之高熔點金屬膜。 接著’如圖3(i)所示，於覆蓋設置有硬模4及側壁1〇之虛 124323.doc -19- 1362753 設閘極電極3之狀態下’於包含石夕化物層11上在内之石夕基 板1上之全區，形成包含例如氧化矽（Si〇2)之層間絕緣膜 12 ° 其後，如圖3(j)所示，藉由CMP法來除去層間絕緣膜12 及硬模4(參考前述圖3(i))，直到露出虛設閘極電極3之表 面。 接著’如圖3 (k)所示’藉由乾蝕刻來選擇性地除去虛設 閘極電極3(參考前述圖3(j))及虛設閘極絕緣膜2(參考前述 圖3(j))，藉此形成凹部13。 藉此’於PMOS電晶體，防止從混晶層8施加於虛設閘極 電極3正下方之通道區域Ch之應力（箭頭A)被來自上述虛設 閘極電極3之反作用抑制’對於通道區域ch之壓縮應力增 大。而且，於NMOS電晶體，同樣地對於通道區域之拉伸 應力增大。 接下來，於除去有虛設閘極電極3之狀態下之矽基板1， 進行10秒〜數分之5〇〇。(：〜700。(：之熱處理。 藉此’由混晶層8對於通道區域Ch之應力進一步增大。 接著’如圖3(1)所示，藉由例如CVD法或ALD(Atomic Layer Deposition:原子層成長）法或 pvD(Physical Vapor
Dep0shi〇n :物理汽相成長）法，於覆蓋凹部13之内壁之狀 悲'下’於層間絕緣膜12上，將包含例如氧化铪（ΗίΌ2)等介 電率比氧化矽（Si02)高之High-k膜（以下稱為高介電體絕緣 膜）之閘極絕緣膜1 4予以成膜。 其後’為了將此閘極絕緣膜1 4改質，進行400°C〜7001： 之熱處理。 124323.doc •20· 1362753 此外，亦可將此熱處理與用以增大對於上述通道區域Ch 之應力之熱處理同時進行。 而且，於此係說明有關於覆蓋凹部13之内壁之狀態下， 形成閘極絕緣膜14之例，但例如於藉由熱氧化法而露出於 凹部13之底部之矽基板丨之表面，形成包含氧化矽（Si〇^膜 之閘極絕緣膜14，或將藉由熱氧化法所形成之上述氧化矽 膜之表面予以氮化，形成包含氮氧化矽（Si〇N)膜之閘極絕 緣膜14均可。於此情況下，於凹部丨3之側壁未形成閘極絕 緣膜14。 而且，上述高介電體絕緣膜可使用選自铪（Hf)、鑭 (La)、銘（A1)、錯（Zr)及鈕（Ta)中之1種金屬之金屬氧化 物、金屬石夕氧化物、金屬氮氧化物或金屬氮氧矽化物。例 如可使用以氧化铪（HfOO、氧化鋁（Ai2〇3)、氧化鑭（La2〇3) 等為一例之金屬氧化物、以氮氧化姶（Hf〇N)、氮氧化鋁 (ΑΙΟΝ)等為一例之金屬氮氧化物、以姶矽化物（HfSi〇)為 一例之金屬矽氧化物、以氮化铪矽化物（HfSi〇N)為一例之 金屬氮氧石夕化物等。 而且’作為一例’上述閘極絕緣膜14為氧化矽膜、氮化 矽膜等矽系絕緣膜上疊層有上述高介電體絕緣膜者亦可。 接著，如圖4(m)所示，藉由例如CVD法、ALD法或PVD 法，於填埋設置有閘極絕緣膜14之凹部13之狀態下，於閘 極絕緣膜14上形成包含例如氮化鈦（TiN)之閘極電極膜 15’。作為此閘極電極膜15’之形成材料，除了鈦（Ti)以外， 藉由使用釕（Ru)、铪（Hf)、銦（lr)、鎢（W)、鉬（Mo)、鑭 124323.doc •21 - 1362753 (La)、鎳（Νι)等金屬或此等之矽化合物、氮（N)化合物等金 • 屬化合物，可較包含多晶矽（Poly-Si)之閘極電極更防止間 極電極之空乏化。 一 其中，即使是使用多晶矽來作為閘極電極膜15,之情況 . 仍可適用本發明。 於此，將上述閘極絕緣膜14及閘極電極膜1 5,予以成膜 時，藉由控制成膜條件，來維持從混晶層8對於通道區域 φ Ch之應力施加狀態。具體而言，控制成膜時之壓力、功 率、氣體流量或溫度。 接著’如圖4(n)所示，藉由例如CMp法來除去上述閉極 電極膜1 5’（參考前述圖4(m))及閘極絕緣膜14，直到層間絕 緣膜12之表面露出’於凹部13内經由閘極絕緣膜14來形成 閘極電極1 5 » 如以上形成CMOSFET。 其後’於包含閘極電極15上在内之層間絕緣膜12上，進 • 一步形成層間絕緣膜16,進行接觸及金屬布線形成，製作 半導體裝置。 若根據此半導體裝置之製造方法及藉此所獲得之半導體 裝置’由於藉由除去虛設閘極電極3及虛設閘極絕緣膜2來 形成凹部13’因此防止從混晶層8對於虛設閘極電極3正下 方之通道區域Ch所施加之應力被來自上述虛設閘極電極3 之反作用抑制。其後，維持該應力狀態並於凹部13内經由 閘極絕緣膜14來形成閘極電極15，以便於上述通道區域Ch 有效地施加應力，因此可使通道區域Ch扭曲，提高載子遷 124323.doc -22- 1362753 移率。 而且’於通道區域Ch有效地施加應力，可減低晶格常數 與混晶層8中之邦i)不同之原子之濃度。藉此，可確實地 防止由於混晶層8中以高濃度含有上述原子所造成之結晶 缺陷。 因此’可提高電晶體之特性。 於此’於圖5表示存在有利用圖2(e)所說明之虛設閘極電 極3之狀態下，及無利用圖3(k)所說明之虛設閘極電極3之 狀態下，施加於由混晶層8所夾住之虛設閘極電極3正下方 之矽基板1之區域之應力之模擬結果。 於圖5(a)所示之分布圖中，色濃者表示更施加有應力之 狀態，確認無虛設閘極電極3者係於作為通道之區域施加 有應力。 而且，於圖5(b)將圖5(a)予以數值化之圖形、或圖5(c)模 擬石夕基板1之深度方向之應力變化之圖形，均暗示無虛設 閘極電極3之狀態下者係於作為通道之區域施加有應力。 而且，圖6係比較利用鑲嵌閘極製程之情況與未利用之 情況之混晶層8中之鍺（Ge)濃度所造成之對於通道區域ch 之壓縮應力之模擬結果。 如該圖形所示，其暗示藉由利用鑲嵌製程，用以獲得相 同壓縮應力所必要之鍺濃度減低，因此混晶層8中之鍺濃 度減低，可確實防止結晶缺陷。 [實施例] 接著，說明有關本發明之具體實施例及評估結果。 124323.doc -23· 1362753 <實施例1> • 以與上述實施型態相同之方法來製作PMOS電晶體。其 • 閘極、.总緣膜14係使用藉由熱氧化法，來氧化於凹部13 .. 之底部露出之矽基板1之表面後，藉由進行氮化處理所形 • 成之氮氧化矽膜，閘極電極1 5係使用多晶矽（p〇iy_si)。 <實施例2 > 以與上述實施型態相同之方法來製作pM〇s電晶體。其 φ 中，閘極絕緣膜14係使用於覆蓋凹部13之内壁之狀態下設 置之氧化鈐（HfCh)膜，閘極電極15係使用氮化鈦。 <比較例1 > 作為對於實施例1、2之比較例，除了未形成混晶層8以 外’均與實施例1同樣地製作PM〇s電晶體》 <評估結果1> 針對上述實施例1、2及比較例1之pm〇S電晶體，測定開 啟電流及關閉電流，於圖7之圖形標繪其關係之結果。 • 如該圖形所示，相較於比較例1之PMOS電晶體，暗示適 用本發明之實施例1〜3之PMOS電晶體之開啟/關閉比顯著 地增大。 而且’確認如實施例2 ’藉由於閘極絕緣膜14使用高介 電率（High-k)膜，將閘極電極15作為金屬閘極，開啟/關閉 比會進一步增大。 <評估結果2> 於圖8之圖形’表示針對上述實施例1、2及比較例1之 PMOS電晶體，測定開啟電阻值之結果。 124323.doc -24- 1362753 如該圖形所示’確認相較於比較例1之PMOS，適用本發 明之實施例1、2之PMOS電晶體之開啟電阻值顯著地降 低0 (第二實施型態） 接著，作為有關本發明之半導體裝置之製造方法之實施 型態之一例，利用圖9〜圖12之製造步驟剖面圖，來說明有 關CMOS電晶體中之pm〇S電晶體之製造方法。
如圖9(a)所示’於矽（Si)基板1之表面側，利用 STI(Shallow Trench Isolation:淺溝槽隔離）等手法形成元 件分離區域（省略圖示 接著，作為用以於矽基板丨中，將雜質予以離子注入之 通道化防止用之保護膜，於矽基板丨之表面，藉由例如氧 化法來將氧化矽（Si〇2)膜予以成膜。 接著，為了藉由離子注入法進行元件分離及臨限值調 整，對於NMOS電晶體區域及PM〇s電晶體區域分別導入
雜質。 /接下來，除去上述氧化矽膜，使矽基板1之表面露出 後’形成具有例如高介電體（High.k)絕緣狀閘極絕緣膜 17此閘極絕緣膜17係以化學汽相成長（cvd)或原子層蒸 鍍（ALD)等成膜方法，以例如約inm〜3nm之膜厚形成。’、 上述高介電體絕緣膜係、以介電率比氧切高之選自例如 給（叫、鑭（La)、鋁㈧）、鍅（Zr)及鈕（叫中之丨種金屬之金 屬氧化物、金屬矽氧化物、金屬氮氧化物或金屬氮氧矽化 物來形成。竹A甘 1 r 作為其一例可使用氧化姶（Hf02)、氧化鋁 124323.doc *25- 1362753 (Al2〇3)、氧化鑭（La2〇3)等金屬氧化物、氮氧化給 (Hf0N)、氮氧化鋁（A10N)等金屬氮氧化物、以姶矽化物 (HfSiO)為一例之金屬矽氧化物、以氮化姶矽化物 (HfSiON)為一例之金屬氮氧矽化物等。 而且’作為一例’上述閘極絕緣膜14為氧化矽膜、氮化 石夕膜等秒系絕緣膜上疊層有上述高介電體絕緣膜者亦可。
接著’藉由例如CVD法，以1〇〇 nm〜200 nm程度之膜 厚’將包含Poly-Si(多晶矽）之虛設閘極電極膜（省略圖示） 予以成膜。接著’藉由例如CVD法，於虛設閘極電極膜 上，以30 nm〜1〇〇 nm程度之膜厚，將作為硬模之SiN膜予 乂成膜接下來’於上述SiN膜上塗布抗触劑，藉由光微 影（KrF、ArF、FJ微影或電子束（EB)微影，將該抗蝕劑予 以圖案化，藉此形成具有閘極電極之圖案之抗蝕劑圖案。 接下來，藉由將此抗蝕劑圖案使用為掩模之乾蝕刻，來 加工上述氮化矽膜，藉此形成硬模4。此時，為了較細地 加工閘極電極圖案，亦有將此硬模4細化及修整成較抗蝕 劑圖案細之線寬之情況。 其後，除去上述抗蝕劑圖案，將硬模4作為掩模，進行 虛設閘極絕緣膜之乾㈣，藉此形成包含卩。卜叫多晶石夕） 之虛設閘極電極3。 虛設問極電極膜之㈣係與高介電峰igh k)絕緣膜保 持選擇比，同時不蝕刻矽基板i。 其後，除去上述抗蝕劑圖案，此後藉由處理，除去虛μ 閉極電極3下除外之覆蓋碎基板1之表面之問極絕緣膜二 124323.doc •26· 1362753 僅於虛設閘極電極3之下部殘留。此時之虛設閘極電極3之 • 線寬最小為數nm〜十數nm。 此外，於此係說明有關以p〇ly-Si(多晶矽）來形成虛設閘 .. 極電極3之例，但亦可使用非晶矽來作為虛設閘極電極3之 . 形成材料。而且’作為硬模4亦可使用上述SiN以外之絕緣 • 膜。 接著，如圖9(b)所示，於閘極絕緣膜17、虛設閘極電極 φ 3及硬模4之側壁，以！ nm〜1〇 nm之膜厚來形成例如包含氮 化矽（SiN)之偏移間隔件5。 接下來，如圖9(c)所示，於設置有偏移間隔件$之狀態下 之閘極絕緣膜17 '虛設閘極電極3及硬模4之兩側，形成例 如包含氧化矽（Si〇2)之虛設側壁6。 於此，由於虛設側壁6係於後步驟，對於偏移間隔件5選 擇性地蝕刻除去，因此宜以對於偏移間隔件5之形成材料 可取彳于餘刻選擇比之材料來形成。 # 接著，如圖9(d)所示，藉由以虛設閘極電極3上之硬模4 及虛設側壁6作為掩模之#刻，進行下挖碎基板^凹陷鞋 刻，來形成深度50 nm〜100 nm程度之凹陷區域7。 此凹陷蝕刻有僅形成MN〇s電晶體與pM〇s電晶體之任 一個之情況、及雙方依序形成之情況。 此時，分別而言，矽鍺（SiGe)等PM〇s電晶體用之混晶 層形成時，將NM0S電晶體側予以抗㈣圖案化，而碳化 石夕（SiC)等NMOS電晶體用之混晶層形成時，將電晶 體側予以抗姓劑圖案化，並預先留下上述通道化防止用所 124323.doc -27· 1362753 使用之氧化矽（Si〇2)之保護膜。 此外，於此係說明於設置有虛設側壁6之狀態下進行凹 陷蝕刻之例，但即使是不設置虛設側壁6而進行凹陷蝕刻 之情況仍可適用本發明。 接著，如圖10(e)所示，於凹陷區域7之表面，亦即於被 下挖之矽基板1之表面，使包含矽（Si)及晶格常數與矽（si) 不同之原子之混晶層8進行蠢晶成長。此時，於pm〇s電晶 體側，作為混晶層8係使包含矽（Si)及晶格常數比矽（si)大 之鍺（Ge)之矽鍺（以下記為SiGe)層進行磊晶成長。 此SiGe層係藉由導入雜質而作為源極.汲極區域來發揮 功能。於此，SiGe層之磊晶成長係一面以 lxl019/cm3〜5xl〇2()/cm3之濃度導入硼（B)等p型雜質一面進 行。此時之鍺（Ge)濃度為15 at〇/〇至20 at%之範圍内進行磊晶 成長，但於此若過度提高鍺（Ge)濃度，則如前述會出現由 於缺陷所造成之不良影響，故具有無法提高濃度之問題。 藉此，由此混晶層8所夾住之虛設閘極電極3正下方之矽 基板1之區域係作為通道區域來發揮功能，如於先前技術 利用圖23所說明，從上述混晶層8施加有壓縮應力（箭頭 A)。藉此，於矽基板i之法線方向，朝向矽基板】之外側退 避之力（箭頭C)會作用，但藉由來自虛設閘極電極3之反作 用（箭頭D)抑制退避之力，成為抑制壓縮應力施加之狀 態。 另—方面，雖省略於此之圖示，於NM〇s電晶體側，作 為上述混晶層8係使包含矽（Si)及晶格常數比矽（Si)小之碳 124323.doc •28· 丄观753 ()之碳化石夕（SiC)層進行蟲晶成&。此碳化 長係-面以㈣W—心^^ (p)等η型雜質—面進行。於此，》了防止碳化石夕層之碳（〇 之阿辰度化所造成之結晶缺陷，並且於通道區域有效地施 加應力’構成混晶層8之sic層中之c濃度設為〇 5
atm%〜1.5 atm%之濃度範圍。此濃度設定為低於_般報告 為最佳之鍺（Ge)濃度之濃度。此係於後面敘述之鑲嵌閘極 構造所造成之應力提高效果帶來之優點。 於此，為了於通道區域有效地施加應力，混晶層8宜以 從矽基板1之表面隆升之狀態形成。而且，為了防止SiGe 層之Ge之尚濃度化所造成之結晶缺陷，並且於通道區域有 效地施加應力’構成混晶層8之SiGe層中之Ge濃度設為15 atm%〜20 atm%之濃度範圍。
此外’ NMOS電晶體側亦如於先前技術利用圖24所說 明’藉由來自虛設閘極電極3之反作用抑制退避之力，成 為抑制拉伸應力施加之狀態。 此外，於此雖說明有關一面導入雜質，一面使混晶層8 進行蟲晶成長之例’但亦可不導入雜質，於使混晶層8進 行蟲晶成長後之步驟，藉由離子注入法來導入雜質。 而且’各元件區域之混晶層8之磊晶成長係於形成pm〇S 電晶體區域之混晶層8時，以抗蝕劑等保護膜來覆蓋NMOS 電晶體區域’形成NMOS電晶體區域之混晶層8時，以抗蝕 劑等保護臈來覆蓋PMOS電晶體區域之狀態下進行。 接著’如圖10(f)所示，藉由例如濕姓刻來除去虛設侧壁 124323.doc •29· U62753 6(參考前述圖10(e))，藉此來使偏移間隔件5及矽基板1之 表面露出。 接著，如圖10(g)所示，於PMOS電晶體側，藉由例如離 子注入法來導入硼離子（B+)或銦離子（In+)等p型雜質，藉 此於偏移間隔件5兩側之矽基板丨之表面，形成淺接合之延 伸區域9。 此時’作為離子注入之條件係以丨〇〇 eV〜300 eV之注入 月匕量且以5xl〇14/cm2~2xl〇15/cm2之劑量來進行注入，形成 淺接合。 另一方面，雖未圖示，於NM〇s電晶體側，亦將砷離子 (As+)或磷離子（p+)以例如1〇〇 ^〜300 eV之注入能量且以 5χ10 /cm2〜2xl〇15/cm2之劑量來進行注入，形成淺接合。 此外’對於各元件區域之離子注入係於進行PM〇s電晶 體區域之離子注入時，以抗蝕劑等保護膜來覆蓋NM〇s電 晶體區域，進行NMOS電晶體區域之離子注入時，以抗蝕 劑等保護膜來覆蓋PMOS電晶體區域之狀態下進行。 其後，如圖10(h)所示，於偏移間隔件5之兩側，再度形 成包含例如氮化石夕之側壁丨〇。 接著，藉由離子注入法，將硬模4及側壁1〇作為掩模， 於混晶層8之纟面導入雜質。㈣子注入係為了減輕於後 步驟形成於混晶層8之表面之矽化物層之接觸電阻而進 行。 接著，藉由例如濺鍍法，於覆蓋設置有硬模4及側壁1〇 之虛汉閘極電極3之狀態下，於包含混晶層8上在内之矽基 124323.doc •30- 1362753 板1上之全區，形成高熔點金屬膜（省略圖示）£>於此，作為 咼熔·點金屬係使用链（Co)、錄（Ni)、始（pt)或此等之化人 物。 接下來，藉由加熱石夕基板1，混晶層8之表面側被予以石夕 化物化，形成矽化物層11。 其後，選擇性地除去元件分離區域（省略圖示）上及側壁 10上之未反應之高熔點金屬膜。
接著，如圖ll(i)所示，於覆蓋設置有硬模4及側壁1〇之 虛設閘極電極3之狀態下，於包含矽化物層u上在内之矽 基板1上之全區’形成包含例如氧化矽（Si〇2)之層間絕緣膜 12 〇 此時，亦有形成接觸蝕刻阻擋層用之襯墊氮化矽（siN) 膜，於其上以疊層來將氧化石夕（Si〇2)等予以成膜，以形成 上述層間絕緣膜12之情況。 八後如圖ll(j)所不’ ϋ由CMP法來除去層間絕緣膜^
之上部及硬模4’直到虛設閘極電極3之表面露出。於圖式 中係表示除去前之狀態。
接者’如圖11 (k)所示，藉由私总古丨A 糟由乾蝕刻來選擇性地除去虛設 閘極電極3(參考前述圖， 稭此形成凹部I3。此時， 於凹部13之底部留下具有高介 介電體絕緣膜之閘極絕緣膜 17° 例如於上述乾蝕刻中， (HBr)與氧（〇2)之混合氣體， 蝕刻除去虛設閘極電極3。 藉由於餘刻氣體使用溴化氫 來對於閘極絕緣膜1 7選擇性地 124323.doc 1362753 藉此，於PMOS電晶體，防止從混晶層8施加於虛設閘極 電極3正下方之通道區域ch之應力（箭頭A)被來自上述虛設 閘極電極3之反作用抑制，對於通道區域Ch之壓縮應力增 大。而且’於NMOS電晶體，同樣地對於通道區域之拉伸 應力增大。 接下來’於除去有虛設閘極電極3之狀態下之矽基板1， 進行10秒〜數分之5〇(Tc〜7〇0。(：之熱處理。 藉此，由昆晶層8對於通道區域C h之應力進一步增大， 亦可兼有進一步藉由此熱處理，來恢復高介電體（High_k) 絕緣膜之損傷之效果。 上述熱處理若小於50(TC，則低漏電化之效果小，若超 過700°C ’則由於結晶化’會難以獲得可靠性。因此，設 定為上述溫度。 接著，如圖21(1)所示，藉由例如化學汽相成長（cvd) 法、原子層蒸鍍（ALD)法、物理汽相成長（PVD)法或電鍍 法，於填埋設置有閘極絕緣膜丨7之凹部丨3之狀態下，於閘 極絕緣膜17上形成包含例如氮化鈦（TiN)之閘極電極膜 15、作為此閘極電極膜15,之形成材料，除了鈦（Ti)以外， 藉由使用釕（Ru)、姶（Hf)、銦（Ir)、鎢（γ)、鉬（M〇)、鑭 (La)、鎳（Ni)、鋼（Cu)、鋁（A1)等金屬或此等之矽化合物、 氮（N)化合物等金屬化合物，可較包含多晶矽（p〇iy Si)之閘 極電極更防止閘極電極之空乏化。 其中，即使是使用多晶石夕爽七 又阳/术作為閘極電極膜15,之情況 仍可適用本發明。 124323.doc •32· 1362753 於此’將上述閘極絕緣膜丨7及閘極電極膜15,予以成膜 時，藉由控制成臈條件，來維持從混晶層8對於通道區域 Ch之應力施加狀態。具體而言，控制成膜時之壓力、功 率、氣體流量或溫度。 接著，如圖12(m)所示，藉由例如化學機械研磨（CMp : Chemical Mechanical Polishing)法來除去上述閘極電極膜 15·(參考前述圖^(1))，直到層間絕緣膜12之表面露出於 凹部13内之閘極絕緣膜17上形成閘極電極15。 如以上形成CMOSFET。 其後’如圖12(〇)所示’於包含閘極電極15上在内之層 間絕緣膜12上，進一步形成層間絕緣膜16，進行接觸及金 屬布線形成，製作半導體裝置。 若根據此半導體裝置之製造方法及藉此所獲得之半導體 裝置’由於藉由除去虛設閘極電極3來形成凹部η,因此 防止從混晶層8對於虛設閘極電極3正下方之通道區域ch所 施加之應力被來自上述虛設閘極電極3之反作用抑制。其 後，維持§玄應力狀態並於凹部1 3内之閘極絕緣膜14上形成 閘極電極15’以爽於上述通道區域(:^有效地施加應力，因 此可使_通道區域Ch扭曲，提高載子遷移率。 而且，於通道區域Ch有效地施加應力，可減低晶格常數 與混晶層8中之矽（Si)不同之原子之濃度。藉此，可確實地 防止由於混晶層8中以高濃度含有上述原子所造成之結晶 缺陷。 而且，若於閘極電極之側壁形成具有高介電體絕緣膜之 124323.doc •33- 1362753 閘極絕緣膜17，閘極電極之側壁與作為源極•汲極之混晶 層8間之寄生電容變大。另一方面，於本第二實施型態， 由於在閘極電極15之側壁未形成閘極絕緣膜17，因此相對 於閘極電極15之邊緣電容’閘極電極15之側壁與作為源 極·汲極之混晶層8間之寄生電容變小。藉此，相較於在 閘極電極15之側壁形成有閘極絕緣膜17之情況可更提高 MOS電晶體之動作速度。
因此，可提高電晶體之特性。 (第三實施型態） 接著，作為有關本發明之半導體裝置之製造方法之實施 型態之一例，利用圖13〜圖16之製造步驟剖面圖，來說明 有關CMOS電晶體中之pm〇S電晶體之製造方法。 如圖13(a)所示，於矽（Si)基板1之表面側利用 STI(Shall〇w Trench Isolation:淺溝槽隔離）等手法形成元 件分離區域（省略圖示）。 接著，作為用以於矽基板丨中，將雜質予以離子注入之 通道化防止用之保護膜，於石夕基板k表面，#由例如氧 化法來將乳化石夕（Si〇2)膜予以成膜。 接著，為了藉由離子注入法進行元件分離及臨限值調 整’對於NMOS電晶體區域及PMQS電晶體區域分別導入 雜質。 後 17 接下來’除去上述氧化石夕膜，使石夕基板i之表面露出 ’形成具有例如高介電體（High_k)絕緣膜之閘極絕緣膜 。此閘極絕緣膜丨7係以化學汽相成長（c v D )或原子層蒸 124323.doc -34· 1362753 鐘（ALD)等成膜方法，以例如約lnm〜3細之膜厚形成。 , 上述高介電體絕緣膜係以介電率比氧化石夕高之選自例如 • 給⑽、奪a)、銘⑷）、錯㈣及组（Ta)中之i種金屬之金 * ㈣匕物、金屬石夕氧化物、金屬氮氧化物或金屬氮氧石夕化 ·. 物來形成。作為其一例可使用氧化姶(Hf〇2)、氧化鋁 (Abo;)、氧化鑭（1^2〇3)等金屬氧化物、氮氧化铪 (Hf〇N)、氮氧化鋁（AK)N)等金屬氮氧化物以姶矽化物 • (HfSi〇)為一例之金屬矽氧化物、以氮化給矽化物 (HfSiON)為一例之金屬氮氧矽化物等。 而且，作為一例，上述閘極絕緣膜14為氧化矽膜、氮化 矽膜等矽系絕緣膜上疊層有上述高介電體絕緣膜者亦可。 接著，於上述閘極絕緣膜17上形成蓋膜18 ^此蓋膜18係 於後續之步驟中除去形成於蓋膜18上之虛設閘極時，用以 防止蝕刻損傷進入基底之閘極絕緣膜丨7之蝕刻阻擋層，其 以例如氮化鈦（TiN)膜來形成。此蓋膜丨8係以化學氣相成 | 長（CVD)法或原子層蒸鍍（ALD)等成膜方法，以例如約3 nm〜10 nm之膜厚來形成。 接著，藉由例如CVD法，以1〇〇 nm〜200 nm程度之膜 厚’將包含Poly-Si(多晶矽）之虛設閘極電極膜41予以成 膜。 接著’藉由例如CVD法，於虛設閘極電極膜上，以3〇 nm〜100 nm程度之膜厚，將作為硬模形成膜42之氮化矽膜 予以成膜。接下來，於上述siN膜上塗布抗蝕劑，藉由光 微影（KrF、ArF、F2)微影或電子束（EB)微影，將該抗蝕劑 124323.doc -35- 1362753 予以圖案化’藉此形成具有閘極電極之圖案之抗蝕 案。 接下來，藉由將此抗蝕劑圖案使用為掩模之乾蝕刻，來 加工上述硬模形成膜42，藉此形成硬模4。此時為了較 細地加工閘極電極圖案，亦有將此硬模4細化及修整成較 抗蝕劑圖案細之線寬之情況。 其後，除去上述抗蝕劑圖案，將硬模4作為掩模，進行 虛設間極電極膜42之乾蝕刻，藉此形成包含〜㈣(多晶 矽）之虛設閘極電極3。 虛設閘極電極膜之蝕刻係與蓋膜丨8或高介電體（High_k) 絕緣膜之閘極絕緣膜17保持選擇比，同時不蝕刻矽基板 1 ° 其後，除去上述抗蝕劑圖案，此後.藉由處理，除去虛設 閘極電極3下除外之覆蓋石夕基板1之表面之閘極絕緣膜1 7， 僅於虛設閘極電極3之下部殘留。此時之虛設閘極電極3之 線寬最小為數nm〜十數nm。 此外，於此係說明有關以poly_Si(多晶矽）來形成虛設閘 極電極3之例，但亦可使用非晶矽來作為虛設閘極電極3之 形成材料。而且，作為硬模4亦可使用上述SiN以外之絕緣 膜。 接著’如圖13(c)所示’於閘極絕緣膜17、蓋膜18、虛設 閘極電極3及硬模4之側壁，以i nm〜1〇 nmi膜厚來形成例 如包含氮化矽（SiN)之偏移間隔件5。 接下來’於設置有偏移間隔件5之狀態下之閘極絕緣膜 124323.doc •36· 1362753 17、蓋膜18、虛設閘極電極3及硬模4之兩側，經由上述偏 , 移間隔件5而形成例如包含氧化矽（Si02)之虛設側壁6。 於此’由於虛設側壁6係於後步驟’對於偏移間隔件5選 • 擇性地蝕刻除去，因此宜以對於偏移間隔件5之形成材料 可取得蝕刻選擇比之材料來形成。 接著’如圖13(d)所示，藉由以虛設閘極電極3上之硬模 4及虛設側壁6作為掩模之蝕刻，進行下挖矽基板丨之凹陷 _ 餘刻’來形成深度5 0 nm~ 1 00 nm程度之凹陷區域7。 此凹陷蝕刻有僅形成MNOS與PMOS之任一個之情況、 及雙方依序形成之情況。 此時，分別而言，矽鍺（SiGe)等PM〇S電晶體用之混晶 層形成時，將NMOS電晶體側予以抗蝕劑圖案化，而碳化 矽（SiC)等NMOS電晶體用之混晶層形成時，將pM〇s電晶 體側予以抗蝕劑圖案化，並預先留下上述通道化防止用所 使用之氧化矽（Si02)之保護膜。 • 此外，於此係說明有關於設置有虛設侧壁ό之狀態下進 行凹陷蝕刻之例，但即使是不設置虛設側壁6而進行凹陷 蝕刻之情況亦可適用本發明。 接著，如圖14(e)所示，於凹陷區域7之表面，亦即於被 下挖之矽基板1之表面，使包含矽（Si)及晶格常數與矽（si) 不同之原子之混晶層8進行磊晶成長。此時，於pM〇s電晶 體側，作為混晶層8係使包含矽（Si)及晶格常數比矽（⑴）大 之錯（Ge)之矽録（以下記為SiGe)層進行磊晶成長。 此5〗〇6層係藉由導入雜質而作為源極•汲極區域來發揮 124323.doc -37- 1362753 功此。於此，SiGe層之磊晶成長係一面以 , 1x10 /cm〜5Xl〇2()/cm3之濃度導入硼（B)等p型雜質一面進 . 行。此時之錯（Ge)濃度為15 at%至20 at%之範圍内進行蟲晶 . 成長，但於此若過度提高鍺（Ge)濃度，則如前述會出現由 • 力缺^所造成之不良影響，故具有無法提高濃度之問題》 藉此，由此混晶層8所夾住之虛設閘極電極3正下方之矽 基板1之區域係作為通道區域來發揮功能，如於先前技術 φ %用圖23所說明’從上述混晶層8施加有壓縮應力（箭頭 Α)藉此於石夕基板1之法線方向，朝向石夕基板1之外側退 避之力（箭頭c)會作用，但藉由來自虛設閘極電極3之反作 用（箭頭D)抑制退避之力，成為抑制壓縮應力施加之狀 態。 另方面，雖省略於此之圖示，於NMOS電晶體側，作 為上述混晶層8係使包含矽（Si)及晶格常數比矽（Si)小之碳 (C)之碳化矽（SiC)層進行磊晶成長。此碳化矽層之磊晶成 • 長係一面以lxl〇19/cm3〜5xl〇2°/cm3之濃度導入砷（As)、磷 (P)等η型雜質一面進行。於此，為了防止碳化矽層之碳（c) 之鬲？辰度化所造成之結晶缺陷，並且於通道區域有效地施 加應力’構成混晶層8之Sic層中之C濃度設為〇 5 atm%〜1.5 atm%之濃度範圍。此濃度設定為低於一般報告 為最佳之鍺（Ge)濃度之濃度。此係於後面敘述之鑲嵌閘極 構造所造成之應力提高效果。 於此’為了於通道區域有效地施加應力，混晶層$宜以 從石夕基板1之表面隆升之狀態形成。而且，為了防止siGe 124323.doc • 38 - 1362753 層之Ge之高濃度化所造成之結晶缺陷，並且於通道區域有 效地施加應力，構成混晶層8之SiGe層中之Ge濃度設為15 atm%〜20 atm%之濃度範圍。 此外，NMOS電晶體側亦如於前述先前技術利用圖24所 說明’藉由來自虛設閘極電極3之反作用抑制退避之力， 成為抑制拉伸應力施加之狀態。 此外’於此雖說明有關一面導入雜質，一面使混晶層8 進行屋晶成長之例’但亦可不導入雜質，於使混晶層8進 行蟲晶成長後之步驟，藉由離子注入法來導入雜質。
而且’各元件區域之混晶層8之磊晶成長係於形成pm〇S
電晶體區域之混晶層8時，以抗蝕劑等保護膜來覆蓋Nm〇S 電晶體區域，形成NMOS電晶體區域之混晶層8時，以抗蝕 劑等保護膜來覆蓋PMOS電晶體區域之狀態下進行。 接著’如圖14(f)所示，藉由例如濕蝕刻來除去虛設側壁 6(參考前述圖14(e))，藉此來使偏移間隔件5及矽基板1之 表面露出。 接著，如圖14(g)所示，於PMOS電晶體側，藉由例如離 子注入法來導入硼離子（B + )或銦離子（匕”等卩型雜質，藉 此於偏移間隔件5兩側之矽基板丨之表面，形成淺接合之延 伸區域9。 此時，作為離子注入之條件係以1〇〇 eV〜3〇〇 ev之注入 能量且以5xl〇i4/cm2〜2xl〇u/cm2之劑量來進行注入，形成 淺接合。 另一方面’於NM〇S電晶體側，亦將砷離子（As+)或磷離 124323.doc •39· 丄观753 子（p )以例如100 eV〜300 eV之注入能量且以 5χ10 /cm〜2xl〇15/cm2之劑量來進行注入，形成淺接合。 此外，對於各元件區域之離子注入係於進行pM〇s電晶 體區域之離子注入時，以抗蝕劑等保護膜來覆蓋NM〇s電 晶體區域，進行NM0S電晶體區域之離子注入時，以抗蝕 劑等保護膜來覆蓋PMOS電晶體區域之狀態下進行。 其後’如圖14(h)所示’於虛設閘極電極3之兩側，經由 偏移間隔件5來再度形成包含例如i化碎之側壁1 〇。 接著，藉由離子注入法，將硬模4及側壁1〇作為掩模， 於混晶層8之表面導入雜質。此離子注入係為了減輕於後 步驟形成於混晶層8之表面之矽化物層之接觸電阻而進 行。 接著，藉由例如濺鍍法’於覆蓋設置有硬模4及側壁i 〇 之虛設閘極電極3之狀態下’於包含混晶層8上在内之矽基 板1上之全區’形成高熔點金屬膜（省略圖示）。於此，作為 向熔點金屬係使用鈷（Co)、鎳（Ni)、鉑（Pt)或此等之化合 物。 接下來，藉由加熱矽基板1，混晶層8之表面側被予以矽 化物化’形成碎化物層11。 其後，選擇性地除去元件分離區域（省略圖示）上及側壁 ίο上之未反應之高熔點金屬膜。 接著’如圖15(i)所示，於覆蓋設置有硬模4及側壁1〇之 虛設閘極電極3之狀態下，於包含石夕化物層u上在内之石夕 基板1上之全區’形成包含例如氧化石夕（Sioj之層間絕緣膜 124323.doc •40- 12 ° 此時亦有形成接觸㈣阻擋層用之襯塾氮化石夕（SiN) 、於其上以叠層來將氧化石夕（Si〇2)等予以成膜，以形成 上述層間絕緣臈12之情況。 其後，如® 15⑴所示，藉由CMP法來除去層間絕緣膜12 之上部及硬模4(參考前述圖15⑴），直到虛設閘極電極3之 表面露出。於圖式中係表示除去硬模前之狀態。 接著’如圖l5(k)所示，藉由乾蝕刻來選擇性地除去虛 叹閘極電極3(參考前述圖15⑴)，#此形成凹部13。此 時，由於凹部13底部之蓋膜18為蝕刻阻擋層，因此蝕刻損 傷不會進入閘極絕緣膜丨7。 例如於上述乾蝕刻中，於蝕刻氣體使用溴化氫（HBr)與 氧（〇2)之混合氣體。 並且，如圖15⑴所示，藉由對於基底甚少給予蝕刻損傷 之濕蝕刻或乾蝕刻，來選擇性地除去蓋膜18(參考前述圖 15(k))，藉此於凹部π之底部留下閘極絕緣膜17。 例如以氮化鈦來形成蓋膜丨8，並以濕蝕刻除去之情況 時，於姓刻液使用氨過水溶液。 此外，上述蓋膜18亦有直接作為金屬閘極用之功函數控 制用之金屬來使用之情況，亦有不除去而預先留下之情 況。並且，如雙金屬閘極分開製作NM〇s電晶體與pM〇s 電晶體之功函數控制用金屬之情況等，亦可僅留在任—電 晶體。 藉此’於PMOS電晶體’防止從混晶層8施加於虛設閘極 124323.doc •41- 1362753 電極3正下方之通道區域Ch之應力被來自上述虛設閘極電 極3之反作用抑制’對於通道區域Ch之壓縮應力增大。而 且’於NMOS電晶體’同樣地對於通道區域之拉伸應力增 接下來’於除去有虛設閘極電極3之狀態下之矽基板1， 進行10秒〜數分之500°C〜700。(：之熱處理。 藉此’由混晶層8對於通道區域ch之應力進一步增大， 亦可兼有進一步藉由此熱處理，來恢復高介電體（Highk) 絕緣膜之損傷之效果。 上述熱處理若小於50(TC，則低漏電化之效果小，若超 過700 C ’則由於結晶化’會難以獲得可靠性。因此，設 定為上述溫度。 接著’如圖16(m)所示，藉由例如化學汽相成長（CVD) 法、原子層蒸鍍（ALD)法、物理汽相成長（PVD)法或電鍍 法’於填埋設置有閘極絕緣膜17之凹部13之狀態下，於閘 極絕緣膜17上形成包含例如氮化鈦（TiN)之閘極電極膜 15'。作為此閘極電極臈15ι之形成材料，除了鈦（Ti)以外， 藉由使用釕（Ru)、铪（Hf)、銦（ιΓ)、鎢、鉬（M〇)、鑭 (La)、鎳（Ni)、銅（Cu)、鋁（A1)等金屬或此等之矽化合物、 氮（N)化合物等金屬化合物，可較包含多晶矽（p〇iy-Si)之閘 極電極更防止閘極電極之空乏化。 其中，即使是使用多晶矽來作為閘極電極臈15,之情況 仍可適用本發明。 於此，將上述閘極絕緣臈丨7及閘極電極膜丨5，予以成膜 124323.doc •42· 1362753 時，藉由控制成膜條件，來維持從混晶層8對於通道區域 Ch之應力施加狀態。具體而言，控制成膜時之壓力、功 率、氣體流量或溫度。 接著，如圖16(n)所示，藉由例如化學機械研磨（CMp : Chemical Mechanical Polishing)法來除去上述閘極電極膜 15'(參考前述圖I6(m))，直到層間絕緣膜12之表面露出， 於凹部13内之閘極絕緣膜17上形成閘極電極15。 如以上形成CMOSFET。 其後，如圖16(〇)所示，於包含閘極電極15上在内之層 間絕緣膜12上，進一步形成層間絕緣膜16，雖未圖示，但 進行接觸及金屬布線形成，製作半導體裝置。 若根據此半導體裝置之製造方法及藉此所獲得之半導體 裝置，由於藉由除去虛设閘極電極3來形成凹部I]，因此 防止從混晶層8對於虛設閘極電極3正下方之通道區域所 施加之應力被來自上述虛設閘極電極3之反作用抑制。其 後’維持該應力狀態並於凹部13内之閘極絕緣膜14上形成 閘極電極15,以便於上述通道區域（：11有效地施加應力，因 此可使通道區域Ch扭曲，提高載子遷移率。 而且，於通道區域Ch有效地施加應力，可減低晶格常數 與混晶層8中之矽（Si)不同之原子之濃度。藉此，可確實地 防止由於混晶層8中以高濃度含有上述原子所造成之結晶 缺陷。 因此，可提高電晶體之特性。 (第四實施型態） 124323.doc • 43· 1362753 接著，作為有關本發明之半導體裝置之製造方法之實施 • 型態之一例’利用圖17〜圖1 8之製造步驟剖面圖，來說明 . 有關CMOS電晶體中之NM0S電晶體及pM〇s電晶體之製造 方法。 .* - 藉由於前述第三實施型態中藉由圖13(a)〜圖15(k)所說明 者同樣地形成以下結構。 亦即，如圖17(a)所示’首先，於矽（si)基板1之表面 φ 側’利用 STI(Shallow Trench Isolation ··淺溝槽隔離）等手 法形成元件分離區域（省略圖示 接著’為了藉由離子注入法進行元件分離及臨限值調 整，對於NMOS電晶體區域及PM0S電晶體區域分別導入 雜質。 接下來，於矽基板1之表面形成具有例如高介電體 (High-k)絕緣膜之閘極絕緣膜17。此閘極絕緣膜17係以化 學汽相成長（CVD)或原子層蒸鍍（ALD)等成膜方法，以例 φ 如約1 nm〜3 nm之膜厚形成。 上述高介電體絕緣膜係以介電率比氧化矽高之選自例如 姶（Hf)、鑭（La)、鋁（A1)'鍅（Zr)及鈕（Ta)中之丨種金屬之金 屬氧化物、金屬矽氧化物、金屬氮氧化物或金屬氮氧矽化 物來形成。作為其一例可使用氧化姶（Hf〇d、氧化鋁 (Ah〇3)、氧化鑭（1^2〇3)等金屬氧化物、氮氧化姶 (HfON)、氮氧化鋁（^〇切等金屬氮氧化物、以給矽化= (HfSiO)為一例之金屬矽氧化物、以氮化姶矽化物 (HfSiON)為一例之金屬氮氧矽化物等。 124323.doc •44- 1362753 而且，作為一例，上述閘極絕緣膜14為氧化矽膜 '氮化 夕膜等石夕系絕緣膜上疊層有上述高介電體絕緣膜者亦可。 接者，於上述閘極絕緣膜17上形成蓋膜18 ^ 此蓋膜18係、於後續之步驟中除去形成於蓋膜18上之虛設 時用以防止蝕刻損傷進入基底之閘極絕緣膜丨7之蝕 刻阻擋層，其以例如氮化鈦(道)膜來形成。上述蓋膜18 係以化學氣相成長（CVD)法或原子層錢（ALD)等成膜方 法，以例如約3 nm〜1〇 nm之膜厚來形成。 # 藉由例如CVD法，以1〇〇 nm〜2〇〇 nm程度之膜 厚將包3 poly-si(多晶矽）之虛設閘極電極膜（省略圖示） 予以成膜。 接著，藉由例如CVD法，於虛設閘極電極膜上，以3〇 00 nm程度之膜厚，將作為硬模之氮化矽膜予以成 膜。 接下來，藉由將抗蝕劑圖案使用為掩模之乾蝕刻，來加 工上述氮化矽膜，藉此形成硬模（未圖示）。 ^其後，除去上述抗蝕劑圖案，將硬模作為掩模，進行虛 6又閘極電極膜之乾姓刻，藉此形成包含p〇iy-Si(多晶石夕）之 虛設閘極電極（未圖示）。 虛叹閘極電極膜之蝕刻係與蓋膜〗8或高介電體 絕緣膜之閘極絕緣膜17保持選擇比，㈣基板 1 ° 其後’除去上述抗a劑圖f，此後藉由處s，除去虛設 閘極電極下除外之覆蓋矽基板J之表面之閘極絕緣膜1 7， 124323.doc -45- 1362753 僅於虛設閘極電極之下部殘留。此時之虛設閘極電極之線 寬取小為數nm —^數nm。 接著，於閘極絕緣膜17、蓋膜18、虛設閘極電極3及硬 模之側壁’以1 nm〜1〇 nm之膜厚來形成例如包含氣化石夕 (SiN)之偏移間隔件5。 接下來，於設置有偏移間隔件5之狀態下之閘極絕緣膜 17、蓋膜18、虛設閘極電極及硬模之兩側，形成例如包含 氧化矽（Si〇2)之虛設側壁（未圖示）。 於此，由於虛設側壁6係於後步驟，對於偏移間隔件5選 擇性地蝕刻除去，因此宜以對於偏移間隔件5之形成材料 可取得蝕刻選擇比之材料來形成。 接著，藉由以虛設閘極電極上之硬模及虛設側壁作為掩 模之钱刻’進行下挖矽基板丨之凹陷蝕刻，來形成深度5〇 nm〜1〇〇 nm程度之凹陷區域7。 此凹陷姓刻有僅形成MNOS與PMOS之任一個之情況、 及雙方依序形成之情況。 此時，分別而言，矽鍺（8丨<36)等11]^〇8電晶體用之混晶 層形成時，將NMOS電晶體側予以抗蝕劑圖案化，而碳化 矽（SiC)等NMOS電晶體用之混晶層形成時，將pM〇s電晶 體側予以抗蝕劑圖案化，並預先留下上述通道化防止用所 使用之氧化石夕（Si〇2)之保護膜。 接著，於凹陷區域7之表面，亦即於被下挖之矽基板丨之 表面’使包含石夕（Si)及晶格常數與石夕⑻不@之原子之混晶 層8(8p)進行磊晶成長。 124323.doc •46· 此時’於PMOS電晶體側，作為混晶層8係使包含矽（Si) 及晶格常數比矽（Si)大之鍺（Ge)之矽鍺（以下記為siGe)層進 行蟲晶成長。 藉此，由此混晶層8ρ所失住之虛設閘極電極正下方之矽 基板1之區域係作為通道區域來發揮功能，從上述混晶層 8ρ施加有壓縮應力。 另一方面’於NMOS電晶體側，作為上述混晶層8(8η)係 使包含矽（Si)及晶格常數比矽（Si)小之碳（C)之碳化矽（SiC) 層進行磊晶成長。此碳化矽層之磊晶成長係一面以 lxl〇19/cm3〜5xl020/cm3之濃度導入砷（As)、磷（P)等η型雜 質一面進行。 於此，為了防止碳化矽層之碳（C)之高濃度化所造成之 結晶缺陷，並且於通道區域有效地施加應力，構成混晶層 8η之SiC層中之C濃度設為0.5 atm%~1.5 atm%之濃度範 圍。此濃度設定為低於一般報告為最佳之鍺（Ge)濃度之濃 度。此係於後面敘述之鑲嵌閘極構造所造成之應力提高效 果帶來之優點。 於此，為了於通道區域有效地施加應力’混晶層8宜以 從矽基板1之表面隆升之狀態形成。 而且’為了防止SiGe層之Ge之高濃度化所造成之結晶缺 陷，並且於通道區域有效地施加應力，構成混晶層8 p之 SiGe層中之Ge濃度設為1 5 atm%〜20 atm%之濃度範圍。 接著’藉由例如濕蝕刻來除去虛設側璧，藉此來使偏移 間隔件5及矽基板1之表面露出。 I24323.doc •47· 1362753 接著，於PMOS電晶體彻丨，益丄，，， 电日日遐側，蜻由例如離子注入法來導入 硼離子（B + )或銦離子（In+)等p ’导P型雜質，藉此於偏移間隔件5 兩側之梦基板1之表面，形成淺接合之延伸區域9(9ρ)β 此時，作為離子注入之條件係以1〇〇 eV〜3〇〇…之注入 能量且以5 X 1 014/cm2〜2x 1 〇15/cm2々為丨θ A… /cm之劑篁來進行注入，形成 淺接合。 另-方面，於NMOS電晶體側，亦將坤離子（As+)或鱗離 子（P+)以例如100 eV〜300 eV之注入能量且以 5xl014/cm2〜2xl〇l5/cm2之劑量來進行注入，形成淺接合之 延伸區域9(9n)。 此外，對於各元件區域之離子注入係於進行pM〇s電晶 體區域之離子注入時，以抗蝕劑等保護膜來覆蓋NM〇s電 晶體區域，進行NMOS電晶體區域之離子注入時，以抗蝕 劑等保護膜來覆蓋PMOS電晶體區域之狀態下進行。 其後，於偏移間隔件5之兩側，再度形成包含例如氮化 矽之側壁1 0。 接著，藉由離子注入法’將硬模4及側壁丨〇作為掩模， 於各混晶層8之表面導入與各混晶層8之傳導型相對應之雜 質°此離子注入係為了減輕於後步驟形成於混晶層8之表 面之矽化物層之接觸電阻而進行。 接著’藉由例如濺鍍法，於覆蓋設置有硬模4及側壁1〇 之虛設閘極電極3之狀態下，於包含混晶層8上在内之石夕基 板i上之全區’形成高熔點金屬膜（省略圖示）。於此，作為 高熔點金屬係使用鈷（Co)、鎳（Ni)、鉑（Pt)或此等之化合 124323.doc -48- 1362753 物。 . #下來’藉由加熱石夕基板1’混晶層8之表面側被予以梦 化物化，形成矽化物層丨i。 .， 其後，選擇性地除去元件分離區域（省略圖示）上及側壁 • 10上之未反應之高熔點金屬膜。 接著，於覆蓋設置有硬模及側壁丨〇之虛設閘極電極之狀 態下，於包含矽化物層u上在内之矽基板丨上之全區形 φ 成包含例如氧化矽（Si〇2)之層間絕緣膜12。 此時，亦有形成接觸蝕刻阻擋層用之襯墊氮化矽（SiN) 膜，於其上以疊層來將氧化矽（Si〇2)等予以成臈，以形成 上述層間絕緣膜12之情況。 其後’藉由CMP法來除去層間絕緣膜12及硬模，直到虛 設閘極電極之表面露出。 接著’藉由乾蝕刻來選擇性地除去虛設閘極電極，藉此 形成凹部13。此時，由於凹部13底部之蓋膜18為蝕刻阻擋 # 層’因此蝕刻損傷不會進入閘極絕緣膜17 » 例如於上述乾蝕刻中，於蝕刻氣體使用溴化氫（HBr)與 氧（〇2)之混合氣體。 並且’如圖17(b)所示，以被覆PMOS電晶體側之方式形 成抗蝕劑掩模31。此抗蝕劑掩模31係藉由通常之抗蝕劑塗 布技術及微影技術來形成。 接著’除去上述NMOS電晶體側之上述蓋膜18(參考前述 圖17(a))。此蓋膜18之蝕刻係藉由對於基底之閘極絕緣膜 17甚少給予蝕刻損傷之濕蝕刻或乾蝕刻’來選擇性地除 124323.doc •49- 1362753 去’藉此於上述NMOS電晶體側之凹部13之底部留下閘極 絕緣膜17。 例如濕蝕刻之情況時，於蝕刻液使用氨過水溶液。 藉此’於PMOS電晶體，防止從混晶層8施加於虛設閘極 電極正下方之通道區域Ch之應力被來自上述虛設閘極電極 之反作用抑制，對於通道區域Ch之壓縮應力增大。而且， 於NMOS電晶體，同樣地對於通道區域之拉伸應力增大。 接下來’於除去有虛設閘極電極之狀態下之矽基板1， 進行10秒〜數分之500°C〜700°C之熱處理。 藉此’由混晶層8對於通道區域Ch之應力進一步增大， 亦可兼有進一步藉由此熱處理’來恢復高介電體（High_k) 絕緣膜之損傷之效果。 上述熱處理若小於500°C，則低漏電化之效果小，若超 過70(TC ’則由於結晶化，會難以獲得可靠性。因此，設 定為上述溫度。 接著’如圖18(c)所示，於上述凹部13之内面形成控制功 函數之功函數控制膜19。上述功函數控制膜19係藉由化學 汽相成長（CVD)法、原子層蒸鍍（ALD)法或物理汽相成長 (PVD)法來形成，以例如组（Ta)、給（Hf)、爛（La)、錄 (Ni)、鋼（Cu)、鋁（A1)等金屬來形成。或者，以此等金屬 之石夕化合物或氮化物來形成。 接著’藉由例如化學汽相成長（CVD)法、原子層蒸鍍 (ALD)法、物理汽相成長（PVD)法或電鍍法，於填埋設置 有功函數控制膜19之凹部13之狀態下，形成包含例如金屬 124323.doc • 50· 1362753 之閘極電極膜15’。作為此閘極電極膜15，之形成材料係使 用鶴（W)、銅（Cu)、鋁（A1)等電阻低之金屬。 於此，將上述功函數控制膜19及閘極電極膜15,予以成 膜時，藉由控制成膜條件，來維持從混晶層8對於通道區 域Ch之應力施加狀態。具體而言，控制成膜時之壓力 '功 率、氣體流量或溫度。 接著，如圖18(d)所示，藉由例如化學機械研磨（CMp :
Chemical Mechanical Polishing)法來除去上述閘極電極膜 15'(參考前述圖i6(m))及功函數控制膜19之一部分，直到 層間絕緣膜12之表面露出，於NMOS電晶體，於凹部13内 之閘極絕緣膜17上，經由功函數控制膜19來形成閘極電極 1 5。而且，於PMO S電晶體，於凹部13内之閘極絕緣膜1 7 及蓋膜18上’經由功函數控制膜19來形成閘極電極15。 如以上形成CMOSFET。 其後’雖未圖示’於包含閘極電極丨5上在内之層間絕緣 膜12上，進一步形成層間絕緣膜，雖未圖示，但進行接觸 及金屬布線形成，製作半導體裝置。 於形成上述閘極電極丨5時，宜形成密著層。例如於間極 電極1 5使用鎢（W)之情況時，於密著層使用氮化鈦（TiN) 膜’於閘極電極15使用鋁（A1)之情況時’於密著層使用鈦 (Ti)膜’於閘極電極15使用銅之情況時，於密著層使用紐 (Ta)膜》 若根據此半導體裝置之製造方法及藉此所獲得之半導體 裝置’由於藉由除去虚設閘極電極來形成凹部13，因此防 124323.doc 1362753 止從混晶層8對於虛設閘極電極正下方之通道區域ch所施 加之應力被來自上述虛設閘極電極之反作用抑制。其後， 維持該應力狀態並於凹部13内之閘極絕緣膜14上形成閘極 電極15，以便於上述通道區域Ch有效地施加應力因此可 使通道區域Ch扭曲’提高載子遷移率。 而且，於通道區域Ch有效地施加應力，可減低晶格常數 與混晶層8中之矽（Si)不同之原子之濃度。藉此，可確實地 防止由於混晶層8中以高濃度含有上述原子所造成之結晶 缺陷。 而且，藉由設置功函數控制膜19來控制電晶體之功函 數’謀求進一步提高載子遷移率。 因此，可提高電晶體之特性。 (第五實施型態） 接著，作為有關本發明之半導體裝置之製造方法之實施 型態之一例，利用圖19〜圖20之製造步驟剖面圖，來說明 有關CMOS電晶體中之NMOS電晶體及PMOS電晶體之製造 方法。 藉由於前述第三實施型態中藉由圖1 3(a)〜圖15(k)所說明 者同樣地形成以下結構。 / 亦即，如圖19(a)所示，首先，於矽（Si)基板1之表面 側’利用STI(Shallow Trench Isolation :淺溝槽隔離）等手 法形成元件分離區域（省略圖示）。 接著，為了藉由離子注入法進行元件分離及臨限值調 整，對於NMOS電晶體區域及PMOS電晶體區域分別導人 124323.doc -52- 1362753 雜質。 ， 接下來，於矽基板1之表面形成具有例如高介電體 . (High-k)絕緣膜之閘極絕緣膜Π。此閘極絕緣膜17係以化 .. 學π相成長（CVD)或原子層蒸鍍（ALD)等成膜方法，以例 . 如約1 nm〜3 nm之膜厚形成。 上述向介電體絕緣臈係以介電率比氧化矽高之選自例如 給（Hf)、鑭（La)、鋁（A1)、锆（Zr)及鉅（Ta)中之1種金屬之金 φ 屬氧化物、金屬矽氧化物、金屬氮氧化物或金屬氮氧矽化 物來形成。作為其一例可使用氧化铪（Hf〇2)、氧化鋁 (Ah〇3)、氧化鋼（La2〇3)等金屬氧化物、氮氧化铪 (HfON)、氮氧化鋁（A1〇N)等金屬氮氧化物、以铪矽化物 (HfSiO)為一例之金屬矽氧化物、以氮化铪矽化物 (HfSiON)為一例之金屬氮氧矽化物等。 而且’作為一例’上述閘極絕緣膜14為氧化矽膜、氮化 石夕膜等石夕系絕緣膜上疊層有上述高介電體絕緣膜者亦可。 Φ 接著’於上述閘極絕緣膜17上形成蓋膜18。 此蓋膜18係於後續之步驟中除去形成於蓋膜18上之虛設 問極時’用以防止蝕刻損傷進入基底之閘極絕緣膜丨7之蝕 刻阻播層，其以例如氮化鈦（TiN)膜來形成。上述蓋膜18 係以化學氣相成長（CVD)法或原子層蒸鍍（ALD)等成膜方 法’以例如約3 nm〜1 〇 nm之膜厚來形成。 接著’藉由例如CVD法，以100 nm〜200 nm程度之膜 厚’將包含Poly-Si(多晶矽）之虛設閘極電極膜（省略圖示） 予以成膜。 124323.doc -53- 1362753 接著藉由例如CVD法，於虛設閘極電極膜上，以3〇 nm〜100 nm程度之膜厚，將作為硬模之氮化矽膜予以成 膜。 接下來，藉由將抗蝕劑圖案使用為掩模之乾蝕刻，來加 工上述氮化矽膜，藉此形成硬模（未圖示）。 μ其後，除去上述抗蝕劑圖案，將硬模作為掩模進行虛 认閘極電極膜之乾钱刻，藉此形成包含ρ。…叫多晶石夕）之 虛設閘極電極（未圖示 虛設閘極電極膜之則係與蓋膜18或高介電體（Hi#) 絕緣膜之閘極絕緣膜⑽持選擇比，㈣基板 其後’除去上述抗蝕劑圖案 閘極電極下除外之覆蓋矽基板 僅於虛設閘極電極之下部殘留 寬最小為數nm~十數nm。 ，此後藉由處理，除去虛設 1之表面之閘極絕緣膜丨7， 。此時之虛設閘極電極之線
/著，於問極絕緣膜17、蓋膜18、虛設開極電極3及硬 棋之側壁’以i nm〜1G nm之膜厚來形成例如 (SiN)之偏移間隔件5。 乳化石夕 下之閘極絕緣膜 ’形成例如包含 接下來，於設置有偏移間隔件5之狀態 1 7、蓋膜1 8 '虛設閘極電極及硬模之兩側 氧化矽（Si〇2)之虛設側壁（未圖示）。 於此，由於虛設側壁係於後步驟，對於 擇性地蝕刻除去，因此宜以對於偏 β 。件5選 料 了7、偏移間隔件5之形成 可取得蝕刻選擇比之材料來形成 Χ何 124323.doc -54- 1362753 接著，藉由以虛設閘極電極上之硬模及虛設側壁作為掩 模之蝕刻，進行下挖矽基板1之凹陷蝕刻，來形成深度50 nm〜1 〇〇 nm程度之凹陷區域7 〇 此凹陷蝕刻有僅形成MNOS與PMOS之任一個之情況、 及雙方依序形成之情況。 此時，分別而言，矽鍺（SiGe)等PMOS電晶體用之混晶 層形成時，將NMOS電晶體側予以抗蝕劑圖案化，而碳化 矽（SiC)等NMOS電晶體用之混晶層形成時，將PMOS電晶 體側予以抗蝕劑圖案化，並預先留下上述通道化防止用所 使用之氧化矽（Si02)之保護膜。 接著，於凹陷區域7之表面’亦即於被下挖之矽基板1之 表面，使包含矽（Si)及晶格常數與矽（si)不同之原子之混晶 層8(8p)進行磊晶成長。 此時’於PMOS電晶體侧，作為混晶層8係使包含矽（Si) 及晶格常數比矽（Si)大之鍺（Ge)之矽鍺（以下記為siGe)層進 行蟲晶成長。 藉此’由此混晶層8p所失住之虛設閘極電極正下方之石夕 基板1之區域係作為通道區域來發揮功能，從上述混晶層 8p施加有壓縮應力》 另一方面，於NMOS電晶體側，作為上述混晶層8(8n)係 使包含矽（si)及晶格常數比矽（Si)小之碳（c)之碳化矽（sic) 層進行磊晶成長*此碳化石夕層之磊晶成長係一面以 1 X 10，cm3〜5 X〗020/cm3之濃度導入砷（As)、磷（p)等n型雜 質一面進行。 124323.doc -55- 1362753 於此’為了防止碳化矽層之碳（c)之高濃度化所造成之 結晶缺陷，並且於通道區域有效地施加應力，構成混晶層 8n之SiC層中之c濃度設為〇.5 atm%〜1.5 atm%之濃度範 圍。此濃度設定為低於一般報告為最佳之鍺（Ge)濃度之濃 度。此係於後面敘述之鑲嵌閘極構造所造成之應力提高效 果帶來之優點。
於此’為了於通道區域有效地施加應力，混晶層8宜以 從矽基板1之表面隆升之狀態形成。 而且’為了防止SiGe層之Ge之高濃度化所造成之結晶缺 陷’並且於通道區域有效地施加應力，構成混晶層8p之
SiGe層中之Ge濃度設為15 atm%〜20 atm%之濃度範圍。 接著’藉由例如濕蝕刻來除去虛設側壁，藉此來使偏移 間隔件5及矽基板1之表面露出。 接著，於PMOS電晶體側，藉由例如離子注入法來導入 硼離子（B+)或銦離子（In+)等p型雜質，藉此於偏移間隔件5 兩側之矽基板I之表面，形成淺接合之延伸區域9(9p)。 此時，作為離子注入之條件係以1〇〇 eV〜3〇〇 eV之注入 能量且以5x1〇iH2x1〇1W之劑4來進行注人，形成 淺接合。 另了方面，於NMOS電晶體側，亦將石申離子（As+)或镇離 子（P+)以例如100 eV〜300 eV之注入能量且以 5xl014/cm2〜2xl〇15/cm2之劑量來谁 W置米進仃注入，形成淺接合之 延伸區域9(9n)。 此外’對於各元件區域之離子 雕十，主入係於進行PMOS電晶 124323.doc •56· 1362753 體區域之離子注入時，以抗蝕劑等保護膜來覆蓋Nm〇s電 晶體區域，進行NMOS電晶體區域之離子注入時，以抗蝕 劑等保護膜來覆蓋PM〇S電晶體區域之狀態下進行。几 其後，於偏移間隔件5之兩侧，再度形成包含例如 矽之側壁10 » 接著，藉由離子注入法’將硬模4及側壁1〇作為掩模， 於各混晶層8之表面導入與各混晶層8之傳導型相對應之雜 質。此離子注入係為了減輕於後步驟形成於混晶層8之表 面之矽化物層之接觸電阻而進行。 接著，藉由例如濺鍍法，於覆蓋設置有硬模4及側壁1〇 之虛設閘極電極3之狀態下，於包含混晶層8上在内之矽基 板1上之全區，形成高熔點金屬膜（省略圖示）。於此，作為 高熔點金屬係使用鈷（C〇)、鎳（Ni)、鉑（pt)或此等之化合 物。 接下來，藉由加熱矽基板丨，混晶層8之表面側被予以矽 化物化，形成矽化物層11。 其後，選擇性地除去元件分離區域（省略圖示）上及側壁 10上之未反應之高熔點金屬膜。 接著，於覆蓋設置有硬模及側壁丨〇之虛設閘極電極之狀 態下，於包含矽化物層11上在内之矽基板丨上之全區形 成包含例如氧化石夕（Si〇2)之層間絕緣膜12。 此時，亦有形成接觸蝕刻阻擋層用之襯墊氮化矽（SiN) 膜，於其上以疊層來將氧化矽（Si〇2)等予以成膜以形成 上述層間絕緣膜丨2之情況。 I24323.doc •57 · 1362753 其後，藉甴CMP法來除去層間絕緣膜丨2及硬模，直到虛 - 設閘極電極之表面露出。 . 接著’藉由乾蝕刻來選擇性地除去虛設閘極電極，藉此 、 形成凹部13。此時，由於凹部13底部之蓋膜18為蝕刻阻擋 層’因此蝕刻損傷不會進入閘極絕緣膜17。 例如於上述乾蝕刻中，於蝕刻氣體使用溴化氫（HBr)與 氧（〇2)之混合氣體。 _ 藉此，於PM0S電晶體，防止從混晶層8施加於虛設閘極 電極正下方之通道區域Ch之應力被來自上述虛設閘極電極 之反作用抑制，對於通道區域“之壓縮應力增大。而且， 於NMOS電晶體，同樣地對於通道區域之拉伸應力增大。 接下來，於除去有虛設閘極電極之狀態下之矽基板1， 進行10秒〜數分之5〇〇。〇〜7〇〇。(：之熱處理。 藉此’由混晶層8對於通道區域ch之應力進一步增大， 亦可兼有進一步藉由此熱處理，來恢復高介電體（High_k) ί 絕緣膜之損傷之效果。 上述熱處理若小於500〇c，則低漏電化之效果小，若超 - 過7〇〇 C，則由於結晶化，會難以獲得可靠性。因此，設 定為上述溫度。 接著’如圖19(b)所示，於上述凹部13之至少底部形成 與上述蓋臈18反應之金屬膜2〇。此金屬膜2〇係以例如鋁 (A1)、鈦（Ti)、銅（Cu)、鑭（La)等金屬來形成。其成膜方法 可利用例如化學汽相成長（CVD)法或原子層蒸鍍 法0 124323.doc -58- 1362753 接著，如圖20(c)所示，以被覆NMOS電晶體側之方式來 形成抗蝕劑掩模32。此抗蝕劑掩模32係藉由通常之抗蝕劑 塗布技術及微影技術來形成。 接著，除去上述PMOS電晶體侧之上述金屬膜20(參考前 述圖19(b))。此金屬膜20之蝕刻係藉由對於基底之蓋膜18 甚少給予姓刻損傷之濕蝕刻或乾蝕刻，來選擇性地除去， 藉此於上述PMOS電晶體側之凹部13之底部留下蓋膜18。 接著’如圖20(d)所示，使上述金屬膜20與上述蓋膜 18(參考前述圖19(b))反應，形成控制功函數之膜22。例如 於上述蓋膜使用氮化鈦，於上述金屬膜20使用鋁、銅、组 之任一之情況時，上述熱處理係於例如氮氣體或稀釋氣體 該類之惰性氣氛下，以300°C〜500。(：之溫度進行。 此外’由於具有高介電體絕緣膜之閘極絕緣膜丨7及蓋膜 18係以金屬系材料形成，因此為使閘極絕緣膜”不會起反 應須以5 〇 0 C以下之溫度進行。而且，於低於3 〇 〇 之溫 度金屬膜20與蓋膜18之反應性變低，因此以3〇〇 以上 之溫度進行。 接著’與前述圖18(d)所說明者同樣地於凹部13内部， 形成閘極絕緣膜15。如此，於NM〇s電晶體，在凹部。内 之閘極絕緣膜17上，經由控制功函數之膜22來形成閘極電 極丨5/而且，於PM0S電晶體，於凹部13内之閘極絕緣膜 17及蓋膜18上形成閘極電極15。 於形成上述閘極電極15時，宜形成密著層（未圖示卜例 如於閘極電極15使用鎢(w)之情料，於密著層使用氮化 124323.do. •59- 1362753 鈦（TiN)膜，於閘極電極15使用鋁（A1)之情況時，於密著層 使用鈦（Ti)膜’於閘極電極15使用銅之情況時，於密著層 使用组（Ta)膜。 如以上形成CMOSFET。 其後，雖未圖示，於包含閘極電極15上在内之層間絕緣 膜12上進步形成層間絕緣膜，雖未圖示，但進行接觸 及金屬布線形成，製作半導體裝置。 若根據此半導體裝置之製造方法及藉此所獲得之半導體 裝置’由於藉由除去虛設閘極電極來形成凹部13，因此防 止從混晶層8對於虛設閘極電極正下方之通道區域Ch所施 加之應力被來自上述虛設閘極電極之反作用抑制。其後， 維持该應力狀態並於凹部丨3内之閘極絕緣膜丨4上形成閘極 電極15’以便於上述通道區域有效地施加應力，因此可 使通道區域Ch扭曲，提高載子遷移率。 而且’於通道區域ch有效地施加應力，可減低晶格常數 與混晶層8中之矽（Si)不同之原子之濃度。藉此，可確實地 防止由於混晶層8中以高濃度含有上述原子所造成之結晶 缺陷》 而且’藉由設置功函數控制臈22來控制NMOS電晶體之 功函數’謀求進一步提高载子遷移率。 因此’可提高電晶體之特性。 【圖式簡單說明】 圖Ua)〜(d)係用以說明有關本發明之半導體裝置之製造 方法之第一實施型態之製造步驟剖面圖（其一）。 124323.doc 1362753 圖2(e)〜(h)係用以說明有關本發明之半導體裝置之製造 • 方法之第一實施型態之製造步驟剖面圖（其二）。 . 圖3(i)〜(!）係用以說明有關本發明之半導體裝置之製造方 . 法之第一實施型態之製造步驟剖面圖（其三）。 - 圖4(m)〜(〇)係用以說明有關本發明之半導體裝置之製造 方法之第一實施型態之製造步驟剖面圖（其四）。 圖5(a)〜(C)係施加於通道區域之應力之模擬結果。 φ 圖6係表示變化鍺濃度之情況下之施加於通道區域之應 力之變化之圖形。 圖7係表示開啟電流與關閉電流之關係之圖形。 圖8係測定變化閘極長之情況下之開啟電阻值之變化之 圖形。 圖9(a)〜(d)係用以說明有關本發明之半導體裝置之製造 方法之第二實施型態之製造步驟剖面圖（其_)。 圖10(e)〜(h)係用以說明有關本發明之半導體裝置之製造 Φ 方法之第二實施型態之製造步驟剖面圖（其二）。 圖11 (i)〜(k)係用以說明有關本發明之半導體裝置之製造 方法之第二實施型態之製造步驟剖面圖（其三）。 圖12(1)〜(η)係用以說明有關本發明之半導體裝置之製造 方法之第二實施型態之製造步驟剖面圖（其四）。 圖13 (a)~(d)係用以說明有關本發明之半導體裝置之製造 方法之第三實施型態之製造步驟剖面圖（其一）。 圖14(e)~(h)係用以說明有關本發明之半導體裝置之製造 方法之第三實施型態之製造步驟剖面圖（其二）。 124323.doc •61 · 1362753 圖15(i)〜(1)係用以說明有關本發明之半導體裝裒I象# 方法之第三實施型態之製造步驟剖面圖（其rr)。 圖16(m)〜(〇)係用以說明有關本發明之半導體裘襄 造方法之第三實施型態之製造步驟剖面圖（其四）。 ' 7製 圖1 7(a)、（b)係用以說明有關本發明之半導體浆襄 造方法之第四實施型態之製造步驟剖面圖（其一）β 圖18(c)、（d)係用以說明有關本發明之半導體浆蓼i 造方法之第四實施型態之製造步驟剖面圖（其二）。 圖19(a)、（b)係用以說明有關本發明之半導體浆裏 造方法之第五實施型態之製造步驟剖面圖（其一）。 圖20(c)、（d)係用以說明有關本發明之半導體农襄 造方法之第五實施型態之製造步驟剖面圖（其二）。 圖2 1(a)〜(d)係用以說明以往之半導體袭置之製造方法 製造步驟剖面圖（其一）。 圖22(e)〜(h)係用以說明以往之半導體裝置之製造方法之 製造步驟剖面圖（其二）。 圖23係用以說明以往之半導體裝置（pM〇s電晶體）之製 造方法之問題之俯視圖（a)、剖面圖（b)。 圖24係用以說明以往之半導體裝置（^^^〇3電晶體）之製 造方法之問題之俯視圖（a)、剖面圖（匕）。 【主要元件符號說明】 1 矽基板 2 虚設閘極絕緣膜 3 虛設閘極電極 I24323.doc -62- 1362753 8 混 晶 層 12 層 間 絕緣膜 13 凹 部 14 閘 極絕緣膜 15 閘 極 電極
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Claims (1)

1362753 第096147110號專利申請案 ， 中文申請專利範圍替換本(1〇〇年！月） 一》- t 十、申請專利範圍： 知年/月V曰修正本 • 1.—種半導體裝置之製造方法，其特徵為包含· . 帛-步驟，其係於矽基板上形成虛設閘極電極； ·. 第二步驟，其係藉由以前述虛設閘極電極作為掩模之 . W 蝕刻’來下挖刖述矽基板而形成凹陷區域； 第三步驟’其係於前述凹陷區域之表面’使包含石夕及 晶格常數與矽不同之原子之混晶層磊晶成長； 第四步驟’其係於覆蓋前述虛設閘極電極之狀離下， • 於前述混晶層上形成絕緣膜，除去該絕緣膜直到該虛設 閘極電極之表面露出； 第五步驟’其係藉由除去露出之前述虛設閘極電極， 於前述絕緣膜形成凹部；及 第六步驟，其係於前述凹部内，經由閉極絕緣膜來形 成閘極電極。 2.如請求項1之半導體裝置之製造方法，其中 φ 形成刖述虛设閘極電極時，於前述矽基板上形成虛設 閘極絕緣膜後形成前述虛設閘極電極； 除去前述虛設閘極電極時，於除去前述虛設閘極電極 後除去前述虛設閘極絕緣膜。 3·如請求項2之半導體裝置之製造方法，其中 於形成前述混晶層後形成前述絕緣膜前，於前述混晶 層表面形成石夕化物層。 4.如請求項2之半導體裝置之製造方法，其中 前述半導體裝置為p型場效電晶體；前述混晶層包含 124323-1000131.doc 矽及鍺。 5·如請求項2之半導體裝置之製造方法，其中 月j述半V體裝置為η型場效電晶體；前述混晶層包含 發及碳。 6.如請求項2之半導體裝置之製造方法，其中 :引述第五步驟後且於前述第六步驟形成前述閘極電 極前，進行熱處理。 如請求項2之半導體裝置之製造方法，其中 則述閘極絕緣膜包含高介電體絕緣胰。 8_如請求項7之半導體裝置之製造方法，其中 前述高介電體絕緣膜係包含由選自銓、鑭、紐 '鍅及 組中之1種金屬之金屬氧化物、金屬石夕氧化物、金屬氮 氧化物、金屬氮氧矽化物。 9. 一種半導體裝置之製造方法，其特徵為包含： 第步驟，其係於石夕基板上’經由閉極絕緣膜來形成 虛設閘極電極； 第一步驟，其係藉由以前述虛設間極電極作為掩模之 凹1¾兹刻來下挖則述石夕基板而形成凹陷區域； 第三步驟，其係於前述凹陷區域之表面，使包含矽及 晶格常數財不同之原子之混晶層羞晶成長； 第四步驟，其係於覆蓋前述虛設閉極電極之狀態下， 於前述混晶層上形成絕緣膜，除去該絕緣膜直到該虛設 閘極電極之表面露出； 第五步驟，其係藉由除去露出之前述虛設閘極電極， 124323-100013l.doc 10. 10. 緣膜之凹部；及 經由前述閘極絕緣膜 於前述絕緣膜形成露出前述閘極絕 第六步驟，其係於前述凹部内， 來形成閘極電極。 如請求項9之半導體裝置之製造方法，其令 於形成前述混晶層後形成前述絕緣膜前，於前述混晶 層表面形成矽化物層。 11. 12. 13. 14. 15. 16. 如請求項9之半導體裝置之製造方法，其中 月.J述半導體裝置為p型場效電晶體；前述混晶層包含 矽及鍺。 如請求項9之半導體裝置之製造方法，其中 前述半導體裝置為η型場效電晶體；前述混晶層包含 石夕及碳。 如請求項9之半導體裝置之製造方法，其中 於剛述第五步驟後且於前述第六步驟形成前述間極電 極前’進行熱處理。 如請求項9之半導體裝置之製造方法，其中 刚述閘極絕緣膜包含高介電體絕緣膜。 如請求項14之半導體裝置之製造方法，其中 前述高介電體絕緣膜包含選自給、鑭、鋁、鍅及鉅中 之1種金屬之金屬氧化物、金屬矽氧化物、金屬氮氧化 物、金屬氬氧矽化物。 一種半導體裝置之製造方法，其特徵為包含： 第一步驟，其係於矽基板上，經由閘極絕緣膜及設置 於該閘極絕緣膜上之蓋膜來形成虛設閘極電極； 124323.1000131.doc 1362753 第二步驟，其係藉由以前述虛設閘極電極作為掩模之 凹*^钱刻’來下挖前述矽基板而形成凹陷區域； 第三步驟，其係於前述凹陷區域之表面，使包含矽及 晶格常數與矽不同之原子之混晶層磊晶成長； . 第四步驟，其係於覆蓋前述虛設閘極電極之狀態下， 於前述混晶層上形成絕緣膜，除去該絕緣膜直到該虛設 閘極電極之表面露出； 第五步驟，其係藉由除去露出之前述虛設閘極電極及 前述蓋膜，於前述絕緣膜形成露出前述蓋膜之凹部；及 _ 第六步驟，其係於前述凹部内，經由前述閘極絕緣膜 及前述蓋膜來形成閘極電極。 17. 如請求項16之半導體裝置之製造方法，其中 於除去前述虛設閘極電極之步驟令，於除去前述虛設 閘極電極後除去前述蓋膜。 18. 如請求項16之半導體裝置之製造方法，其中 刖述半導體裝置包含p型場效電晶體及n型場效電晶 體； · 於除去前述虛設閘極電極之步驟’形成於前述η型場 效電晶體之閘極絕緣膜上之前述蓋膜及形成於前述p型 場效電晶體之閘極絕緣膜上之前述蓋膜係於除去前述虛 設閘極電極之步驟中，均除去前述虛設閘極電極後除去 前述蓋膜。 19. 如請求項16之半導體裝置之製造方法，其中 前述半導體裝置包含p型場效電晶體及〇型場效電晶 124323-1000131.doc 1362753 體； 於除去前述虛設閘極電極之步驟中， 閘極電極後，除去形成於前述 ？二前述虛設 ..^ x巷晶體之間極绢 緣膜上之前述蓋膜； · 於除去前述虛設 電晶體之閘極絕 於除去前述虛設閘極電極之步驟中， 閘極電極後，留下形成於前述P型場效 緣膜上之前述蓋膜；
其後’形成前述閘極電極前 制功函數之功函數控制膜。 於前述凹部内面形成控 20. 如請求項16之半導體裝置之製造方法，其中 於形成前述混晶層後形成前述絕緣膜前，於前述混晶 層表面形成矽化物層。 21. 如請求項16之半導體裝置之製造方法，其中 則述半導體裝置為P型場效電晶體；•前述混晶層包含 矽及鍺。
22.如請求項16之半導體裝置之製造方法，其中 前述半導體裝置為n型場效電晶體；前述混晶層包含 妙及碳® 23.如請求項16之半導體裝置之製造方法，其中 於前述第五步驟後且於前述第六步驟形成前述閘極電 極前’進行熱處理。 24·如請求項16之半導體裝置之製造方法，其中 前述閘極絕緣膜包含高介電體絕緣膜。 25.如請求項24之半導體裝置之製造方法，其中 124323-1000131.doc 則述向介電體絕緣膜包含選自铪、鑭、鋁、錯及妲中 之1種金屬之金屬氧化物、金屬矽氧化物、金屬氮氧化 物、金屬氮氧矽化物。 26. 如請求項25之半導體裝置之製造方法，其中 前述虛設閘極之除去係藉由將溴化氫與氧之混合氣體 利用為蝕刻氣體之乾蝕刻來進行。 27. —種半導體裝置之製造方法，其特徵為包含： 第步驟，其係於矽基板上，經由閘極絕緣膜及設置 於該閘極絕緣膜上之蓋膜來形成虛設閘極電極； 第二步驟，其係藉由以前述虛設閘極電極作為掩模之 凹陷姓刻’來下挖前述矽基板而形成凹陷區域； 第二步驟，其係於前述凹陷區域之表面，使包含矽及 晶格常數與矽不同之原子之混晶層磊晶成長； 第四步驟，其係於覆蓋前述虛設閘極電極之狀態下， 於前述混晶層上形成絕緣膜，除去該絕緣膜直到該虛設 閘極電極之表面露出； 第五步騾，其係藉由除去露出之前述虛設閘極電極， 於别述絕緣膜形成露出前述蓋膜之凹部； —第六步騾，其係於前述凹部之至少底部，形成與前述 盖膜反應之金屬膜； 第七步驟，其係使前述金屬膜與前述蓋膜反應來形成 控制功函數之膜；及 j八步驟’其係於前述凹部内，經由前述閘極絕緣膜 及則述控制功函數之膜來形成閘極電極。 124323-1000131.doc 28.如請求項27之半導體裝置之製造方法，其中 别述半導體裝置包含p型場效電晶體及n型場效電晶 體； 於使别述金屬膜與前述蓋膜反應來形成控制功函數之 臈之步驟； 形成於前述η型場效電晶體之閘極絕緣膜上之前述蓋 膜係形成為與前述金屬膜反應而控制功函數之膜； 形成於前述ρ型場效電晶體之閑極絕緣膜上之前述蓋 膜係原樣留下。 29·如請求項27之半導體裝置之製造方法，其中 於形成前述混晶層後形成前述絕緣膜前，於前述混晶 層表面形成矽化物層。 3〇·如請求項27之半導體裝置之製造方法，其中 刚述半導體裝置為ρ型場效電晶體；前述混晶層包含 矽及鍺。 31. 如請求項27之半導體裝置之製造方法，其中 前述半導體裝置為η型場效電晶體；前述混晶層包含 碎及碳。 32. 如請求項27之半導體裝置之製造方法，其中 於前述第五步驟後且於前述第八步驟形成前述閘極電 極前，進行熱處理。 33. 如請求項27之半導體裝置之製造方法，其中 前述閘極絕緣膜包含高介電體絕緣膜。 34_如請求項27之半導體裝置之製造方法，其中 124323-1000131.doc 1362753 前述高介電體絕緣膜包含選自铪、鑭、鋁、锆及钽中 之1種金屬之金屬氧化物、金屬矽氧化物、金屬氮氧化 物、臺屬氮氧妙化物。 35. —種半導體裝置，其特徵為： 其係於矽基板上，經由閘極絕緣膜而設置有閘極電 極；且 前述閘極電極之侧壁係以前述閘極絕緣膜覆蓋； 於該閘極電極兩側之前述矽基板被下挖之凹陷區域， 設置有包含矽及晶格常數與矽不同之原子之混晶層。 124323-1000131.doc
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