TW200843110A - Semiconductor device manufacturing method and semiconductor device - Google Patents

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Description

200843110 九、發明說明： ，、 【發明所屬之技術領域】 本發明係有關半導體裝置之製造方法及半導體裝置，特 別是有關MOS(Metal Oxide Semiconductor:金屬氧化物半 導體）型場效電晶體。 【先前技術】 於電晶體的世代進展中，亦不間斷地藉由微細化來進行 微縮。於 ITRS(International Technology Roadmap for Semiconductors :國際半導體技術）之藍圖上，稱為32 nm 節點之電晶體預測閘極長（Lg)為20 nm以下。對於微縮必 須配合Lg，並亦配合閘極絕緣膜之有效膜厚（E〇T)或擴散 層之殊度（Xj)等參數來進行微縮。 上述EOT之微縮係對於確保驅動能力（Ids)有效，但由於 自以往作為閘極絕緣膜來使用之氧化矽（si〇2)系絕緣膜之 物理膜厚已來到極限，特別是閘極漏電之抑制在技術上難 易度甚高，因此微縮在90 nm節點以下減速。對於此，檢 討導入High-k絕緣膜來取代上述Si〇2系絕緣膜，或導入金 屬閘極電極來抑制閘極電極之空乏化，以取代多晶矽 (Poly-Si)閘極電極。 上述金屬閘極電極所使用之材料即鎢（w)、鈦（Ti)、姶 (Hf)、釕（RU)、錮（Ir)等為反應性高的材料，若進行高溫之 熱處理’則會與閘極絕緣膜等起反應，引起閉極絕緣膜之 膜質劣化等。因此，宜於形成金屬閑極電極後進行高溫之 熱處理。作為實現此之—方法係提案有虛設閘極製程（镶 124323.doc 200843110 嵌閘極製程）（參考例如專利文獻1、2)。 虛設閘極製程係指於矽基板上，以P0ly_Si(多晶矽)等來 形成虛設閘極，並形成源極•汲極區域及延伸區域等之擴 散層後，進行層間絕緣膜之形成及藉由化學機器研磨 • (Chemical MechaniCal P〇1ishing(CMP))法之虛設閘極引 出，除去虛設閘極，藉此形成自行對準中填埋用之溝槽 (凹部）之製程流程。此後，進行電晶體用之閘極絕緣膜之 _ 形成，若於其後立即填埋金屬閘極電極，則其後續不需要 擴散層活化所必要之熱處理，其後之加工能以低溫來進 行。 另一方面，近年來亦報告許多不受限於微縮並可提高驅 動能力之技術。即對於通道區域給予應力，提高電子或電 洞之遷移率，藉此來提高驅動能力之技術（參考例如非專 利文獻1)。 於此，利用圖21〜圖22之製造步驟剖面圖，來說明將該 # 遷移率提高技術適用於P型場效電晶體（PMOS電晶體）之製 造方法之例。 首先，如圖21(a)所示，於矽（si)基板ι〇1之表面側形成 , 元件分離區域（省略圖示）。接著，於Si基板101上，經由由 、 Sl〇2所組成之閘極絕緣膜102，來將由Poly-Si所組成之閘 極電極103予以圖案形成。此時，於si基板1〇1上，將構成 閘極絕緣膜102及閘極電極1〇3之各材料膜、及由氮化石夕 (SiN)膜所組成之硬模1〇4疊層成膜。將硬模1〇4及閘極電 極10 3予以圖案餘刻。 124323.doc 200843110 接著’如圖21(b)所示，於閘極絕緣膜1〇2、閘極電極 103及硬核104之兩侧，形成由81]^膜所組成之偏移間隔件 105。接下來’如圖2i(c)所示，於設有偏移間隔件1〇5之狀 悲下之閑極絕緣膜102、閘極電極ι〇3及硬模1〇4之兩側， 形成由Si〇2所組成之侧壁1〇6。 接著，如圖21(d)所示，以上層設置有硬模1〇4，並於兩 側經由偏移間隔件105而設置有側壁1〇6之狀態下之閘極電 極103作為掩模’藉由蝕刻來下挖Si基板101，進行所謂凹 陷蝕刻，藉此形成凹陷區域1〇7。其後，藉由利用稀氟酸 之洗淨處理，來除去Si基板ι〇1表面之自然氧化膜。 接下來’如圖22(e)所示，於凹陷區域1〇7，亦即於被下 挖之Si基板1〇1之表面，使導入有p型雜質之矽鍺⑺沁…層 之混晶層108進行磊晶成長。藉此，此混晶層ι〇8成為源 極•沒極區域，矽基板丨〇 1中由源極•汲極區域所夾住之 閘極電極103正下方之區域成為通道區域ch。由於上述混 晶層108係由Si及晶格常數比Si大之Ge所構成，因此壓縮 應力施加於由混晶層1 〇8所夾住之通道區域ch，於通道區 域Ch產生扭曲。 其後，如圖22(f)所示，除去側壁1〇6(參考前述圖 220)) ’使設置有偏移間隔件1〇5之閘極電極1〇3兩侧之Si 基板101之表面露出。 接著，如圖22(g)所示，以偏移間隔件1〇5及硬模1〇4作 為掩模’於設置有偏移間隔件1〇5之閘極電極1〇3兩侧之si 基板1 01進行離子注入，藉此來形成延伸區域丨〇9。 124323.doc 200843110 接下來，如圖22(h)所示，於偏移間隔件l〇5之兩旁，重 新形成由SiN所組成之侧壁11 〇。其後’藉由濕蝕刻來除去 硬模104(參考前述圖22(g))，使閘極電極1〇3之表面露出， 並且除去混晶層108表面之自然氧化膜。 接著，於兩侧經由偏移間隔件105而設置有側壁110之閘 極電極103之狀態下，於包含混晶層108上在内之Si基板 101上之全區，將鎳膜等高熔點金屬膜予以成膜。其後， 藉由進行熱處理，來將閘極電極103之表面側及混晶層1 〇8 之表面側予以石夕化物化，形成由鎳石夕化物所組成之;ε夕化物 層111。藉此使源極·汲極區域之表面側低電阻化，減低 接觸電阻。 如以上’措由混晶層10 8對於通道區域C h施加壓縮應 力，以使通道區域Ch扭曲，藉此可獲得具有充分遷移率之 PMOS電晶體。 而且，於此雖省略圖示，但於形成n型場效電晶體（例如 NMOS電晶體）之情況時，作為液晶層108係於凹陷區域 107，使由Si及晶格常數比Si小之碳（C)所組成之碳化矽 (SiC)層進行磊晶成長，藉此於通道區域ch施加拉伸應 力。藉此使通道區域Ch扭曲，以便可獲得具有充分遷移率 之NMOS電晶體。 而且，亦揭示有一種利用上述鑲嵌閘極製程，於閘極電 極兩側之凹陷區域，選擇性地藉由CVD(Chemical Vapor Deposition :化學汽相成長）法來形成以(^層之方法（參考例 如專利文獻3)。 124323.doc 200843110 [專利文獻1]日本特開2000-315789號公報 [專利文獻2]日本特開2005-26707號公報 [專利文獻3]日本特開2004-3 1753號公報 [非專利文獻 1] T· Ghani 等，International Electron Devices Meeting Technical Digest(國際電子元件會議技術 摘要），2003 年，p. 987 【發明内容】 [發明所欲解決之問題] 然而，於如上述利用圖21〜圖22所說明之PMOS之製造方 法中，如於圖23(a)之俯視圖及圖23(b)之剖面圖所示，若 從包含SiGe層之混晶層108對於通道區域Ch施加壓縮應力 (箭頭A)，則於xy面内，往與箭頭A正交之方向退避之力 (箭頭B)會作用，並且於Si基板1〇1之法線方向（z方向），朝 向Si基板1 〇 1之外侧退避之力（箭頭c)會作用。因此，若於 Si基板101之通道區域Ch上存在有包含p〇iy _si(多晶石夕）之 閘極電極103，藉由來自閘極電極1 〇3之反作用（箭頭D)會 抑制朝向Si基板1 〇 1之外側退避之力（箭頭c)，故無法於通 道區域Ch施加充分之壓縮應力，抑制載子遷移率提高。 而且，於上述NMOS之製造方法中，如於圖24⑷之俯視 圖及圖24(b)之剖面圖所示，若從包含Sic層之混晶層1〇8, 對於通道區域Ch施加壓縮應力（箭頭A，），則亦於xy面内， 往與箭頭A’正交之方向退避之力（箭頭B，）會作用，並且於 Si基板101之法線方向（z方向），朝向Si基板1〇1之内側退避 之力（箭頭c，）會作用。因此，若於Si基板1〇1之通道區域ch 124323.doc 200843110 上存在有包含Poly-Si(多晶矽）之閘極電極1〇3，藉由來自 閘極電極1〇3之反作用（箭頭D，）會抑制朝向si基板ι〇ι之内 側退避之力（箭頭c，）’故無法於通道區域Ch施加充分之壓 縮應力，抑制載子遷移率提高。 〜 進^而。為了 &尚應力的效果，於PMOS電晶體提 高包含SiGe層之混晶層108中之Ge濃度’ kNm〇s電晶體 、 提高包含Sic之混晶層1〇8,中之c濃度雖有效，但若鍺（Ge) • 濃度或碳（C)濃度過高，則於Si基板1〇1與混晶層108或與混 晶層108,之界面會發生缺陷，發生應力降低或接合漏電增 加等問題。 另一方面，於專利文獻3所記載，藉由選擇CVD法而於 凹陷區域形成SiGe層之方法中，由於藉由選擇CVD法來形 成SiGe層’因此不產生對於通道區域之壓縮應力。而且， 於應OS區域亦形成SiGe層，不產生對於通道區域之拉伸 應力。 • 因此，本發明之目的在於提供一種，防止由於晶格常數 與混晶層中之Si不同之原子之高濃度化所造成結晶缺陷， 並且可於通道區域施加充分應力之半導體裝置之製造方法 及半導體裝置。 [解決問題之技術手段] 為了達成如上述之目的，本發明之半導體裝置之製造方 法（第一製造方法）之特徵為，依序進行如下步驟。首先， 於第一步騾，進行於矽基板上形成虛設閘極電極之步驟。 接者，於第二步驟，進行藉由以虛設閘極電極作為掩模之 124323.doc -10- 200843110
凹陷蝕刻，來下挖矽基板而形成凹陷區域之步驟。接著， 於第三步驟，進行於凹陷區域之表面，使包含矽及晶格常 數與矽不同之原子之混晶層磊晶成長之步驟。接下來，於 第四步驟，進行於覆蓋虛設閘極電極之狀態下，於混晶層 上形成絕緣膜，除去絕緣膜直到虛設閘極電極之表面露出 之步驟。於其後之第五步驟，進行藉由除去露出之虛設閘 極電極，於前述絕緣膜形成凹部之步驟。接下來，於第六 步驟，進行於凹部内，經由閘極絕緣膜來形成閘極電極。 若根據如此之半導體裝置之製造方法（第一製造方法）， 由於在第五步驟，藉由除去露出之虛設閘極電極來形成凹 部，因此會防止從混晶層施加於虛設閘極電極正下方之通 道區域之應力被來自上述虛設閘極電極之反作用抑制。 然後，其後，維持應力狀態並於凹部内經由閘極絕緣膜 來形成閘極電極，錢於±述通道區域有效地施加應力， 因此可使通道區域扭曲，提高載子遷移率。 而且，於上述通道區域有效地施加應力，可減低晶格常 ⑼不同之原子之濃度。藉此，可防止 由於/吧曰曰層中以鬲濃度含有上述原子所造成之結晶缺陷。 、本發明=半導體裝置之製造方法（第二製造方法）之特徵 ° a第步驟，其係於矽基板上，經由閘極絕緣膜來 形成虛設間極電極；第二步驟，其係藉由以前述虛設閑極 電極作為掩模之凹陷㈣，來下挖前料基板而形成凹P 區域；第三步驟’其係於前述凹陷區域之表面，使包含石夕 及晶格常數㈣不同之原子之混晶層蠢晶成長；第四步 124323.doc 200843110 驟，其係於覆蓋前述虛設閘極電極之狀態下，於前述混晶 層上形成絕緣膜，除去該絕緣膜直到該虛設閘極電極之表 面路出，第五步驟，其係藉自除去露出之前述虛設閉極電 極，於前述絕緣膜形成露出前述閘極絕緣膜之凹部，·及第 ‘ 六^驟，其係於前述凹部内，、經由前述閘極絕緣膜來形成 閘極電極。 、本發明之半導體裝置之製造方法（第三製造方法）之特徵 • 為包含··第一步驟，其係於矽基板上，經由閘極絕緣膜及 設置於該閘極絕緣膜上之蓋膜來形成虛設閘極電極；第二 步驟，其係藉由以前述虛設閘極電極作為掩模之凹陷蝕 刻，來下挖前述矽基板而形成凹陷區域；第三步驟，其係 於前述凹陷區域之表面，使包含矽及晶格常數與矽不同之 原子之混晶層磊晶成長；第四步驟，其係於覆蓋前述虛設 閘極電極之狀態下，於前述混晶層上形成絕緣膜，除去該 絕緣膜直到該虛設閘極電極之表面露出；第五步驟，其係 Φ 藉由除去露出之前述虛設閘極電極及前述蓋膜，於前述絕 緣膜形成露出前述蓋膜之凹部；及第六步驟，其係於前述 凹部内，經由前述閘極絕緣膜及前述蓋膜來形成閘極電 • 極0 ‘ 本發明之半導體裝置之製造方法（第四製造方法）之特徵 為包含··第一步驟，其係於矽基板上，經由閘極絕緣膜及 設置於該閘極絕緣膜上之蓋膜來形成虛設閘極電極·，第二 步驟，其係藉由以前述虛設閘極電極作為掩模之凹陷蝕 刻，來下挖前述矽基板而形成凹陷區域；第三步驟，复 124323.doc •12- 200843110 於前述凹陷區域之表面，使包含矽及晶格常數與石夕不同之 原子之混晶層蠢晶成長；第四步驟，其係於覆蓋前述卢# 閘極電極之狀態下，於前述混晶層上形成絕緣膜，除去_ 絕緣膜直到該虛設閘極電極之表面露出；第五步驟，其係 藉由除去露出之前述虛設閘極電極，於前述絕緣膜形成露 出前述蓋膜之凹部；第五步驟，其係於前述凹部之至少底 部，形成與前述蓋膜反應之金屬膜；第六步驟，其係使前 述金屬膜與前述蓋膜反應來形成控制功函數之膜；及第七 步驟’其係於前述凹部内，經由前述閘極絕緣膜及前述控 制功函數之膜來形成閘極電極。 若根據上述半導體裝置之製造方法（第二〜第四製造方 法），由於藉由除去露出之虛設閘極電極來形成凹部，因 此會防止從混晶層施加於虛設閘極電極正下方之通道區域 之應力被來自上述虛設閘極電極之反作用抑制。然後，其 後，維持應力狀態並於凹部内經由閘極絕緣膜上來形成閑 極電極，以便於上述通道區域有效地施加應力，因此可使 通道區域扭曲，提高載子遷移率。 而且，於通道區域有效地施加應力，可減低晶格常數與 混晶層中之矽（Si)不同之原子之濃度。 藉此，可確實地防止由於混晶層中以高濃度含有上述原 子所造成之結晶缺陷。 再者，由於在閘極電極之側壁未形成閘極絕緣膜，因此 相對於閘極電極之邊緣電容，閘極電極之侧壁與作為源 極·汲極之混晶層間之寄生電容變小。藉此，相較於在閘 124323.doc -13- 200843110 極電極之侧壁形成有閘極絕緣膜之情況，可更提高應電 晶體之動作速度。 而且，本發明之半導體I置之特徵A :其係、於石夕基板 上，經由閘極絕緣膜而設置有閉極電極；間極電極之侧壁 ‘係以閘極料膜覆蓋；於閘極電極兩側之♦基板被下挖之 凹Pt9區域，δ又置有包含矽及晶格常數與石夕不同之原子之混 晶層。 瞻如此之半導體裝置係由上述製造方法所製造，由於在上 述通道區域有效地施加應力，因此可使通道區域扭曲，提 兩載子遷移率，並且可確實地防止由於混晶層中以高濃度 έ有s曰格常數與Si不同之原子所造成之結晶缺陷。 [發明之效果] 如以上所說明，若根據本發明之半導體裝置之製造方法 及半導體裝置，可提高載子遷移率，同時確實地防止混晶 層中之結晶缺陷。因此，可提高開啟/關閉比等電晶體特 I 性。 【實施方式】 以下，根據圖式來詳細說明有關本發明之實施型態。但 於實施型態中係依製造步驟依序說明半導體裝置之結構。 (第一實施型態） 作為有關本發明之半導體裝置之製造方法之實施型態之 一例’利用圖1〜圖4之製造步驟剖面圖，來說明有關 CMOS(Complementary Metal Oxide Semiconductor:互補 金氧半導體）之PMOS之製造方法。 124323.doc -14· 200843110 首先，如圖1(a)所示，於矽（Si)基板表面側，利用 STI(Shall〇w Trench Isolation:淺溝槽隔離）等手法形成元 件分離區域（省略圖示）。 接著，作為用以於矽基板1中，將雜質予以離子注入之 通道化防止用之保護膜，於矽基板丨之表面，藉由例如氧 化法來將氧化矽（Si〇2)膜予以成膜。 接著，為了藉由離子注入法進行元件分離及臨限值調 整，對於NMOS電晶體區域及PMOS電晶體區域分別導入 雜質。 接下來，除去上述氧化矽膜，使矽基板i之表面露出 後，以約1 nm〜3 nm之膜厚形成例如包含氧化矽之虛設閘 極絕緣膜2。 接著’藉由例如CVD法，以1〇〇 nm〜200⑽程度之膜 厚，將包含P〇ly_Si(多晶矽）之虛設閘極電極膜（省略圖示） 予以成膜。接著，藉由例如CVD法，於虛設閘極電極膜 上，以30 nm〜1〇〇 nm程度之膜厚，將作為硬模之SiN膜予 以成膜。接下來，於上述SiN膜上塗布抗蝕劑，藉由光微 影（KrF、ArF、F2)微影或電子束（EB)微影，將該抗蝕劑予 以圖案化，藉此形成具有閘極電極之圖案之抗蝕劑圖案。 接下來，藉由將此抗蝕劑圖案使用為掩模之乾蝕刻，來 加工上述氮化矽膜，藉此形成硬模4。此時，為了較細地 加工閘極電極圖案，亦有將此硬模4細化及修整成較抗蝕 劑圖案細之線寬之情況。 其後’除去上述抗蝕劑圖案，將硬模4作為掩模，進行 124323.doc -15- 200843110 虛設閘極絕緣膜2之乾蝕刻，藉此形成包含p〇ly_si(多晶 矽）之虛設閘極電極3。 其後，除去上述抗蝕劑圖案，此後藉由處理，除去虛設 閘極電極3下除外之覆蓋石夕基板！之表面之虛設閘極絕緣膜 2 〇 此外，於此係說明有關以P〇1y_Si(多晶矽）來形成虛設閘 極電極3之例，但亦可使用非晶矽來作為虛設閘極電極3之 形成材料。 而且，作為硬模4亦可使用上述SiN以外之絕緣膜。 而且’於對於矽基板1可選擇性地姓刻上述虛設閘極電 極3之情況時，不形成上述虛設閘極絕緣膜2亦可。 接著’如圖1(b)所示，於虛設閘極絕緣膜2、虛設閘極 電極3及硬模4之側壁，以1 nm〜10 nm之膜厚來形成例如包 含氮化矽（SiN)之偏移間隔件5。 接下來’如圖1(c)所示，於設置有偏移間隔件5之狀態下 之虛没閘極絕緣膜2、虛設閘極電極3及硬模4之兩側，形 成例如包含氧化矽（Si〇2)之虛設側壁6。 於此’由於虛設側壁6係於後步驟，對於偏移間隔件5選 擇性地餘刻除去，因此宜以對於偏移間隔件5之形成材料 可取得蝕刻選擇比之材料來形成。 接著，如圖1 (d)所示，藉由以虛設閘極電極3上之硬模4 及虛設侧壁6作為掩模之蝕刻，進行下挖矽基板！之凹陷蝕 刻，來形成深度50 nm〜100 nm程度之凹陷區域7。此凹陷 蝕刻有僅形成MNOS與PMOS之任一個之情況、及雙方依 124323.doc •16- 200843110 序形成之情況。 此外，於此係說明有關於設置有虛設側壁6之狀態下進 行凹陷餘刻之例’但即使是不設置虛設側壁6而進行凹陷 蝕刻之情況亦可適用本發明。 接著，如圖2(e)所示，於凹陷區域7之表面，亦即於被下 挖之石夕基板1之表面’使包含石夕（Si)及晶格常數與石夕（Si)不 同之原子之混晶層8進行蠢晶成長。此時，於pm〇s電晶體 側，作為混晶層8係使包含石夕（Si)及晶格常數比石夕（§丨）大之 鍺（Ge)之矽鍺（以下記為SiGe)層進行磊晶成長。此SiGe層 係精由ir入雜貝而作為源極·〉及極區域來發揮功能。於 此’ SiGe層之蟲晶成長係一面以ΐχ 1 〇19/em3〜5 X 1 〇2〇/cm3之 濃度導入删（B)等P型雜質一面進行。藉此，由此混晶層8 所夾住之虛設閘極電極3正下方之矽基板1之區域係作為通 道區域來發揮功能，從上述混晶層8施加有壓縮應力（箭頭 A)。藉此，如於先前技術利用圖23所說明，於矽基板1之 法線方向，朝向矽基板1之外側退避之力（箭頭c)會作用， 但藉由來自虛設閘極電極3之反作用（箭頭d)抑制退避之 力，成為抑制壓縮應力施加之狀態。 於此，為了於通道區域有效地施加應力，混晶層8宜以 從矽基板1之表面隆升之狀態形成。而且，為了防止SiGe 層之Ge之高濃度化所造成之結晶缺陷，並且於通道區域有 效地施加應力，構成混晶層8之SiGe層中之Ge濃度設為15 atm%〜20 atm%之濃度範圍。 另一方面，雖省略於此之圖示，於NMOS電晶體側，作 I24323.doc 200843110 為上述混晶層8係使包含矽（Si)及晶格常數比矽（si)小之碳 (C)之碳化石夕（Sic)層進行磊晶成長。此碳化矽層之磊晶成 長係一面以lxl〇19/cm3〜5xl02G/Cm3之濃度導入砷（As)、磷 (P)等η型雜質一面進行。於此，為了防止碳化矽層之碳（c) 之南濃度化所造成之結晶缺陷，並且於通道區域有效地施 加應力’構成混晶層8之Sic層中之c濃度設為0.5 atm%〜1.5 atm%之濃度範圍。 此外’ NMOS電晶體侧亦如於先前技術利用圖24所說 明’藉由來自虛設閘極電極3之反作用抑制退避之力，成 為抑制拉伸應力施加之狀態。 此外’於此雖說明有關一面導入雜質，一面使混晶層8 進行磊晶成長之例，但亦可不導入雜質，於使混晶層8進 行蠢晶成長後之步驟，藉由離子注入法來導入雜質。 而且，各元件區域之混晶層8之磊晶成長係於形成PMOS 電晶體區域之混晶層8時，以抗#劑等保護膜來覆蓋nm〇S 電晶體區域，形成NMOS電晶體區域之混晶層8時，以抗蝕 劑等保護膜來覆蓋PMOS電晶體區域之狀態下進行。 接著’如圖2(f)所示，藉由例如濕钕刻來除去虛設側壁 6(參考前述圖2(e))，藉此來使偏移間隔件5及矽基板1之表 面露出。 接著’如圖2(g)所示，於PMOS電晶體側，藉由例如離 子注入法來導入硼離子（B+)或銦離子（in+)等p型雜質，藉 此於偏移間隔件5兩侧之矽基板1之表面，形成淺接合之延 伸區域9。 124323.doc •18- 200843110 此，，作為離子注入之條件係以1〇〇〜〜3〇〇 π且 5x10 /cm2 〜2xi015/cm2 以 之劑量來進行注入。另一方面，於 醒〇s電晶體侧，亦以上述注入條件來導 磷離子（P+)。 入砷離子（As+)或 ^ 對於各元件區域之離子注入係於進行PMOS電晶
…品域之離子/主入時，以抗餘劑等保護膜來覆蓋圓⑽電 晶體區域’進行购〇s電晶體區域之離子注入時，以抗餘 劑等保護膜來覆蓋PMOS電晶體區域之狀態下進行。 其後，如圖2(h)所示，於偏移間隔件5之兩側，再度形 成包含例如氮化矽之側壁丨〇。 接著，藉由離子注入法，將硬模4及側壁1〇作為掩模， 於混晶層8之表面導入雜質。此離子注入係為了減輕於後 步驟形成於混晶層8之表面之矽化物層之接觸電阻而進 行0 接著，藉由例如濺鍍法，於覆蓋設置有硬模4及侧壁1〇 之虛設閘極電極3之狀態下，於包含混晶層8上在内之矽基 板1上之全區，形成高熔點金屬膜（省略圖示）。於此，作為 咼熔點金屬係使用鈷（C〇)、鎳（Ni)、鉑（Pt)或此等之化合 物0 接下來’藉由加熱矽基板1，混晶層8之表面侧被予以矽 化物化，形成矽化物層11。 其後，選擇性地除去元件分離區域（省略圖示）上及侧壁 10上之未反應之高熔點金屬膜。 接著，如圖3(i)所示，於覆蓋設置有硬模4及側壁1〇之虛 124323.doc -19- 200843110 設閘極電極3之狀態下，於包含矽化物層π上在内之矽基 板1上之全區，形成包含例如氧化矽（Si〇2)之層間絕緣膜 12 ° 其後，如圖3(j)所示，藉由CMp法來除去層間絕緣膜12 及硬模4(參考前述圖3(i))，直到露出虛設閘極電極3之表 ' 面。 ^ 接著，如圖3(k)所示，藉由乾蝕刻來選擇性地除去虛設 閘極電極3(參考前述圖3(j))及虛設閘極絕緣膜2(參考前述 ® 圖3(j))，藉此形成凹部13。 藉此，於PMOS電晶體，防止從混晶層8施加於虛設閘極 電極3正下方之通道區域Ch之應力（箭頭A)被來自上述虛設 閘極私極3之反作用抑制，對於通道區域Ch之壓縮應力增 大而且，於NMOS電晶體，同樣地對於通道區域之拉伸 應力增大。 接下來’於除去有虛設閘極電極3之狀態下之矽基板1 , 進行10秒〜數分之5〇〇。(：〜700°C之熱處理。 鲁 藉此’由混晶層8對於通道區域Ch之應力進一步增大。 接著’如圖3(1)所示，藉由例如CVD法或ALD(Atomic
Layer Deposition:原子層成長）法或 PVD(physicai vapor
DeP〇sition :物理汽相成長）法，於覆蓋凹部13之内壁之狀 怨下’於層間絕緣膜12上，將包含例如氧化铪（Hf〇2)等介 電率比氧化矽（Si〇2)高之High-k膜（以下稱為高介電體絕緣 膜）之閘極絕緣膜14予以成膜。 其後，為了將此閘極絕緣膜14改質，進行400°C〜7〇〇°C 之熱處理。 124323.doc -20- 200843110 此外，亦可將此熱處理與用以增大對於上述通道區域Ch 之應力之熱處理同時進行。 而且，於此係說明有關於覆蓋凹部13之内壁之狀態下， 开y成閘極絕緣膜丨4之例，但例如於藉由熱氧化法而露出於 凹部13之底部之矽基板！之表面，形成包含氧化矽（si〇2)膜 之閘極絕緣膜14，或將藉由熱氧化法所形成之上述氧化矽 膜之表面予以氮化，形成包含氮氧化矽（si〇N)膜之閘極絕 緣膜14均可。於此情況下，於凹部13之側壁未形成閘極絕 緣膜14。 而且’上述高介電體絕緣膜可使用選自铪（Hf)、鑭 (La)、|呂（A1)、錯（Zr)及组（Ta)中之1種金屬之金屬氧化 物、金屬矽氧化物、金屬氮氧化物或金屬氮氧矽化物。例 如可使用以氧化铪（Hf02)、氧化鋁（Al2〇3)、氧化鑭（La203) 等為一例之金屬氧化物、以氮氧化銓（HfON)、氮氧化鋁 (A10N)等為一例之金屬氮氧化物、以铪矽化物（Hfsi〇)為 一例之金屬矽氧化物、以氮化铪矽化物（HfSiON)為一例之 金屬氮氧矽化物等。 而且，作為一例，上述閘極絕緣膜14為氧化矽膜、氮化 矽膜等矽系絕緣膜上疊層有上述高介電體絕緣膜者亦可。 接著，如圖4(m)所示，藉由例如CVD法、ALD法或PVD 法，於填埋設置有閘極絕緣膜14之凹部13之狀態下，於閘 極絕緣膜14上形成包含例如氮化鈦（TiN)之閘極電極膜 15’。作為此閘極電極膜15’之形成材料，除了鈦（Ti)以外， 藉由使用釕（Ru)、姶（Hf)、錮（Ir)、鎢（W)、鉬（Mo)、鑭 124323.doc •21 - 200843110 (La)鎳（Νι)等金屬或此等之矽化合物、氮（N)化合物等金 屬化合物，可較包含多晶矽（p〇ly_Si)之閘極電極更防止閘 極電極之空乏化。 其中，即使疋使用多晶矽來作為閘極電極膜15，之情況 仍可適用本發明。 於此，將上述閘極絕緣膜14及閘極電極膜15|予以成膜 時，藉由控制成膜條件，來維持從混晶層8對於通道區域 Ch之應力施加狀態。具體而言，控制成膜時之壓力、功 率、氣體流量或温度。 接著，如圖4(n)所示，藉由例如CMp法來除去上述閘極 電極膜15’（參考前述圖4(m))及閘極絕緣膜14，直到層間絕 緣膜12之表面露出，於凹部13内經由閘極絕緣膜14來形成 閘極電極1 5。 如以上形成CMOSFET。 其後’於包含閘極電極15上在内之層間絕緣膜12上，進 一步形成層間絕緣膜16，進行接觸及金屬布線形成，製作 半導體裝置。 若根據此半導體裝置之製造方法及藉此所獲得之半導體 裝置，由於藉由除去虛設閘極電極3及虛設閘極絕緣膜2來 形成凹部13，因此防止從混晶層8對於虛設閘極電極3正下 方之通道區域Ch所施加之應力被來自上述虛設閘極電極3 之反作用抑制。其後，維持該應力狀態並於凹部13内經由 閘極絕緣膜14來形成閘極電極15,以便於上述通道區域Ch 有效地施加應力，因此可使通道區域Ch扭曲，提高載子遷 124323.doc -22- 200843110 移率。 而且，於通道區域Ch有效地施加應力，可減低晶格常數 與混晶層8中之矽（Si)不同之原子之濃度。藉此，可確實地 防止由於混晶層8中以高濃度含有上述原子所造成之結晶 缺陷。 因此，可提高電晶體之特性。
於此’於圖5表示存在有利用圖2(e)所說明之虛設閘極電 極3之狀悲下，及無利用圖3(k)所說明之虛設閘極電極3之 狀悲下，施加於由混晶層8所夾住之虛設閘極電極3正下方 之矽基板1之區域之應力之模擬結果。 於圖5(a)所示之分布圖中，色濃者表示更施加有應力之 狀態，確認無虛設閘極電極3者係於作為通道之區域施加 有應力。 而且，於圖5⑻將圖5⑷予以數值化之圖形、或圖⑽模 擬矽基板1之深度方向之應力變化之圖形，均暗示無虛設 閘極電極3之狀態下者係於作為通道之區域施加有應力。 而且’圖6係比較利用鑲喪閘極製程之情況與未利用之 情況之混晶層8中之錯（Ge)濃度所造成之對於通道區域η 之壓縮應力之模擬結果。 即碌圃形所示，其暗 衣杜用以獲得相 同“應力所必要之鍺濃度減低，因此混晶層8中之鍺濃 度減低，可確實防止結晶缺陷。 象 [實施例] 接著’說明有關本發明之具體實施例及評估結果。 124323.doc -23· 200843110 <實施例1> 以與上述實施型態相同之方法來製作PMOS電晶體。其 中閘極絕緣膜14係使用藉由熱氧化法，來氧化於凹部13 之底部露出之矽基板1之表面後，藉由進行氮化處理所形 成之氮氧化矽膜，閘極電極15係使用多晶矽（P〇1y_Si)。 <實施例2> 以與上述實施型態相同之方法來製作PM〇s電晶體。其 φ 中’閘極絕緣膜14係使用於覆蓋凹部π之内壁之狀態下設 置之氧化铪（Hf〇2)膜，閘極電極15係使用氮化鈦。 <比較例1> 作為對於實施例1、2之比較例，除了未形成混晶層8以 外’均與實施例1同樣地製作PMOS電晶體。 <評估結果1> 針對上述實施例1、2及比較例1之pM〇S電晶體，測定開 啟電流及關閉電流，於圖7之圖形標繪其關係之結果。 Φ 如該圖形所示’相較於比較例1之PMOS電晶體，暗示適 用本發明之實施例1〜3之pM〇s電晶體之開啟/關閉比顯著 地增大。 而且’確認如實施例2，藉由於閘極絕緣膜14使用高介 _ 電率（High-k)膜，將閘極電極15作為金屬閘極，開啟/關閉 比會進一步增大。 <評估結果2> 於圖8之圖形’表示針對上述實施例1、2及比較例i之 PMOS電晶體，測定開啟電阻值之結果。 124323.doc -24 - 200843110 如該圖形所示，確認相較於比較例1之PMOS，適用本發 明之實施例1、2之PMOS電晶體之開啟電阻值顯著地降 低。 (第二實施型態） 接著，作為有關本發明之半導體裝置之製造方法之實施 型態之一例，利用圖9〜圖12之製造步驟剖面圖，來說明有 關CMOS電晶體中之PMOS電晶體之製造方法。 如圖9(a)所示，於矽（Si)基板1之表面側，利用 STI(Shallow Trench Isolation:淺溝槽隔離）等手法形成元 件分離區域（省略圖示）。 接著，作為用以於矽基板1中，將雜質予以離子注入之 通道化防止用之保護膜，於矽基板〗之表面，藉由例如氧 化法來將氧化矽（Si〇2)膜予以成膜。 接著’為了藉由離子注入法進行元件分離及臨限值調 整’對於NMOS電晶體區域及PMOS電晶體區域分別導入 雜質。 接下來，除去上述氧化矽膜，使矽基板〗之表面露出 後开^成具有例如鬲介電體（High-k)絕緣膜之閘極絕緣膜 此閘極絕緣膜17係以化學汽相成長（cvd)或原子層蒸 鍍（ALD)等成膜方法，以例如約1 nm〜3 nm之膜厚形成。 上述回"電體絕緣膜係以介電率比氧化矽高之選自例如 铪(Hf)、鑭（La)、鋁（A1)、鍅（Zr)及鈕％中之丨種金屬之金 屬氧化物、金屬石夕氧化物、金屬氮氧化 物來形成。作為其-例可使用氧化铪（㈣2)、氧化銘 124323.doc -25- 200843110 (Ah〇3)、氧化鑭（LhO3)等金屬氧化物、氮氧化铪 (HfON)、氮氧化鋁（A1〇N)等金屬氮氧化物、以铪矽化物 (HfSiO)為一例之金屬矽氧化物、以氮化銓矽化物 (HfSiON)為一例之金屬氮氧矽化物等。 • 而且，作為一例，上述閘極絕緣膜14為氧化矽膜、氮化 矽膜等矽系絕緣膜上疊層有上述高介電體絕緣膜者亦可。 接著藉由例如CVD法，以1〇〇 nm〜200 nm程度之膜 • 厚，將包含Poly_Si(多晶矽）之虛設閘極電極膜（省略圖示） 予以成膜。接著，藉由例如CVD法，於虛設閘極電極膜 上，以30 nm〜100 nm程度之膜厚，將作為硬模之siN膜予 以成膜。接下來，於上述SiN膜上塗布抗蝕劑，藉由光微 影（KrF、ArF、F2)微影或電子束（eb)微影，將該抗蝕劑予 以圖案化，藉此形成具有閘極電極之圖案之抗蝕劑圖案。 接下來’藉由將此抗蝕劑圖案使用為掩模之乾蝕刻，來 上述氮化秒膜，藉此形成硬模4。此時，為了較細地 瞻力π工閘極電極圖案’亦有將此硬模4細化及修整成較抗餘 劑圖案細之線寬之情況。 其後，除去上述抗蝕劑圖案，將硬模4作為掩模，進行 • 虛設閘極絕緣膜之乾餘刻，藉此形成包含Poly-Si(多晶旬 • 之虛設閘極電極3。 虛叹閘極電極膜之蝕刻係與高介電體絕緣膜保 持選擇比，同時不蝕刻矽基板1。 其後，除去上述抗蝕劑圖案，此後藉由處理，除去虛設 閘極電極3下除外夕薄焚^ , ，、卜之覆盍矽基板1之表面之閘極絕緣膜17， 124323.doc -26 - 200843110 僅於虛設閘極電極3之下部殘留。此時之虛設閘極電極3之 線寬最小為數nm〜十數nm。 此外，於此係說明有關以Poly_Si(多晶矽）來形成虛設閘 極電極3之例，但亦可使用非晶矽來作為虛設閘極電極3之 形成材料。而且，作為硬模4亦可使用上述SiN以外之絕緣 膜。 • 接著，如圖9(b)所示，於閘極絕緣膜17、虛設閘極電極 φ 3及硬模4之側壁，以1 nm〜10 nm之膜厚來形成例如包含氮 化矽（SiN)之偏移間隔件5。 接下來，如圖9(c)所示，於設置有偏移間隔件5之狀態下 之閘極絕緣膜17、虛設閘極電極3及硬模4之兩側，形成例 如包含氧化石夕（Si02)之虛設側壁6。 於此，由於虛設側壁6係於後步驟，對於偏移間隔件5選 擇性地蝕刻除去，因此宜以對於偏移間隔件5之形成材料 可取得餘刻選擇比之材料來形成。 • 接著，如圖9(d)所示，藉由以虛設閘極電極3上之硬模4 及虛設側壁6作為掩模之蝕刻，進行下挖矽基板丨之凹陷蝕 刻’來形成、/朱度50 nm〜1 〇〇 nm程度之凹陷區域7。 ‘ 此凹陷姓刻有僅形成MNOS電晶體與PMOS電晶體之任 • 一個之情況、及雙方依序形成之情況。 此時，分別而言，矽鍺（SiGe)等PM〇s電晶體用之混晶 層形成時，將NM0S電晶體側予以抗蝕劑圖案化，而碳化 矽（SiC)等NMOS電晶體用之混晶層形成時，將pM〇s電晶 體側予以抗蝕劑圖案化，並預先留下上述通道化防止用所 124323.doc •27- 200843110 使用之氧化矽（Si02)之保護膜。 此外，於此係說明於設置有虛設側壁6之狀態下進行凹 陷蝕刻之例，但即使是不設置虛設側壁6而進行凹陷#刻 之情況仍可適用本發明。 接著，如圖10(e)所示，於凹陷區域7之表面，亦即於被 • 下挖之矽基板1之表面，使包含矽（Si)及晶袼常數與石夕（Si) 不同之原子之混晶層8進行蠢晶成長。此時’於ρ μ 〇 s電晶 _ 體側’作為混晶層8係使包含石夕（Si)及晶格常數比石夕(|§丨）大 之鍺（Ge)之矽鍺（以下記為SiGe)層進行磊晶成長。 此SiGe層係藉由導入雜質而作為源極•汲極區域來發揮 功能。於此，SiGe層之磊晶成長係一面以 lxl019/cm3〜5xl02G/cm3之濃度導入硼（B)等P型雜質一面進 行。此時之鍺（Ge)濃度為15 at%至20 at%之範圍内進行蠢晶 成長’但於此若過度提高鍺（Ge)濃度，則如前述會出現由 於缺陷所造成之不良影響，故具有無法提高濃度之問題。 φ 藉此，由此混晶層8所夾住之虛設閘極電極3正下方之矽 基板1之區域係作為通道區域來發揮功能，如於先前技術 利用圖23所說明，從上述混晶層8施加有壓縮應力（箭頭 ‘ A)。藉此’於矽基板1之法線方向，朝向矽基板1之外側退 ‘ 避之力（箭頭C)會作用，但藉由來自虛設閘極電極3之反作 用（前頭D)抑制退避之力，成為抑制壓縮應力施加之狀 態。 另一方面’雖省略於此之圖示，於nm〇s電晶體側，作 為上述混晶層8係使包含矽（Si)及晶格常數比矽（si)小之碳 124323.doc •28· 200843110 (C)之碳化矽（SiC)層進行磊晶成長。此碳化矽層之磊晶成 長係一面以lxl019/cm3〜5xl02G/cm3之濃度導入石申（As)、鱗 (P)等η型雜質一面進行。於此，為了防止碳化矽層之碳（c) 之高濃度化所造成之結晶缺陷，並且於通道區域有效地施 加應力，構成混晶層8之SiC層中之（：濃度設為0.5 atm%〜1.5 atm%之濃度範圍。此濃度設定為低於一般報告 為最佳之鍺（Ge)濃度之濃度。此係於後面敘述之鑲嵌閘極 構造所造成之應力提高效果帶來之優點。 於此，為了於通道區域有效地施加應力，混晶層8宜以 從矽基板1之表面隆升之狀態形成。而且，為了防止siGe 層之Ge之高濃度化所造成之結晶缺陷，並且於通道區域有 效地施加應力，構成混晶層8之SiGe層中之Ge濃度設為15 atm%〜20 atm%之濃度範圍。 此外，NMOS電晶體側亦如於先前技術利用圖24所說 明’精由來自虛設閘極電極3之反作用抑制退避之力，成 為抑制拉伸應力施加之狀態。 此外，於此雖說明有關一面導入雜質，一面使混晶層8 進行磊晶成長之例，但亦可不導入雜質，於使混晶層8進 行蠡晶成長後之步驟，藉由離子注入法來導入雜質。 而且’各元件區域之混晶層8之磊晶成長係於形成pm〇S 電晶體區域之混晶層8時，以抗蝕劑等保護膜來覆蓋nm〇S 電晶體區域，形成NMOS電晶體區域之混晶層8時，以抗蝕 劑等保護膜來覆蓋PM0S電晶體區域之狀態下進行。 接著’如圖10(f)所示，藉由例如濕蝕刻來除去虛設側壁 124323.doc -29- 200843110 6(參考4述圖10(e))，藉此來使偏移間隔件5及矽基板1之 表面露出。 接著，如圖10(g)所示，於PM()S，晶體側，藉由例如離 子注入法來導入硼離子（B+)或銦離子（In+)等P型雜質，藉 • 此於偏移間隔件5兩側之矽基板1之表面，形成淺接合之延 伸區域9。 此時’作為離子注入之條件係以100 eV〜300 eV之注入 參 月匕里且以5xl〇14/cm2〜2xl〇15/cm2之劑量來進行注入，形成 淺接合。 另一方面’雖未圖示，於NM〇s電晶體侧，亦將砷離子 (As )或g離子（p )以例如1〇〇〜〜3_以之注入能量且以 5X10 /Cm2〜2Xl〇15/cm2之劑量來進行注入，形成淺接合。 外對於各元件區域之離子注入係於進行PM〇s電晶 體區域之離子 >主入時，以抗蝕劑等保護膜來覆蓋電 -品或進行NMQS電晶體區域之離子注入時，以抗餘 • 劑等保護膜來覆蓋pM〇S電晶體區域之狀態下進行。 其後’如圖10⑻所示，於偏移間隔件5之兩侧，再度形 成包含例如氮化矽之側壁10。 接著，藉由離子注入法，將硬模4及側壁10作為掩模， • 力混晶層8之表面導入雜質。此離子注入係為了減輕於後 /驟^/成於混晶層8之表面之矽化物層之接觸電阻而進 行。 著藉由例如濺鍍法，於覆蓋設置有硬模4及侧壁i 〇 之虛設閘極電極3之狀態下，於包含混晶層8上在内之石夕基 124323.doc -30· 200843110 板1上之全區，形成高熔點金屬膜（省略圖示）。於此，作為 高熔點金屬係使用鈷（Co)、鎳（Ni)、鉑（Pt)或此等之化合 物。 接下來，藉由加熱石夕基板i，混晶層8之表面側被予以矽 化物化，形成矽化物層u。 其後，選擇性地除去元件分離區域（省略圖示）上及側壁 10上之未反應之高熔點金屬膜。 • 接著，如圖ll(i)所示，於覆蓋設置有硬模4及侧壁1〇之 虛設閘極電極3之狀態下，於包含矽化物層u上在内之矽 基板1上之全區，形成包含例如氧化矽（Si〇2)之層間絕緣膜 12 〇 此時，亦有形成接觸蝕刻阻擋層用之襯墊氮化矽（siN) 膜’於其上以疊層來將氧化石夕（Si〇2)等予以成膜，以形成 上述層間絕緣膜12之情況。 八後如圖1丨⑴所示，藉由cmp法來除去層間絕緣膜 • 之上口p及硬模4 ’直到虛設閘極電極3之表面露出。於圖式 中係表示除去前之狀態。 接著，如圖ll(k)所示，藉由乾蝕刻來選擇性地除去虛設 間極電極3(參考月ij述圖u(j))，藉此形成凹部。此時， - 於凹部13之底部留下具有高介電體絕緣膜之閘極絕緣膜 17 〇 例如於上述乾蝕刻中，藉由於蝕刻氣體使用溴化氫 (r)>、氧（〇2)之混合氣體，來對於閘極絕緣膜17選擇性地 餘刻除去虛設閘極電極3。 124323.doc -31 - 200843110 藉此’於PMOS電晶體，防止從混晶層8施加於虛設閘極 電極3正下方之通道區域Ch之應力（箭頭A)被來自上述虛設 閑極電極3之反作用抑制，對於通道區域Ch之壓縮應力增 大。而且，於NMOS電晶體，同樣地對於通道區域之拉伸 應力增大。 接下來’於除去有虛設閘極電極3之狀態下之矽基板1， 進行10秒〜數分之50(^c〜7〇〇°c之熱處理。 藉此’由混晶層8對於通道區域Ch之應力進一步增大， 亦可兼有進一步藉由此熱處理，來恢復高介電體（High_k) 絕緣膜之損傷之效果。 上述熱處理若小於500°C，則低漏電化之效果小，若超 過700°C，則由於結晶化，會難以獲得可靠性。因此，設 定為上述溫度。 接著，如圖21(1)所示，藉由例如化學汽相成長（cvd) 法、原子層蒸鍍（ALD)法、物理汽相成長（PVD)法或電鍍 法’於填埋設置有閘極絕緣膜丨7之凹部13之狀態下，於閘 極絕緣膜17上形成包含例如氮化鈦（TiN)之閘極電極膜 15’。作為此閘極電極膜15,之形成材料，除了鈦（Ti)以外， 藉由使用釕（Ru)、铪（Hf)、銦（lr)、鎢（w)、鉬（Mo)、鑭 (La)、鎳（Ni)、銅（Cu)、鋁（A1)等金屬或此等之矽化合物、 氮（N)化合物等金屬化合物，可較包含多晶矽（ρ〇ι广si)之閘 極電極更防止閘極電極之空乏化。 其中，即使疋使用多晶石夕來作為閘極電極膜1 5，之情況 仍可適用本發明。 124323.doc -32- 200843110 於此’將上述閘極絕緣膜17及閘極電極膜15，予以成膜 時’藉由控制成膜條件，來維持從混晶層8對於通道區域 Ch之應力施加狀態。具體而言，控制成膜時之壓力、功 率、氣體流量或溫度。 接著’如圖12(m)所示，藉由例如化學機械研磨（CMp ·· Chemical Mechanical Polishing)法來除去上述閘極電極膜 15*(參考前述圖12(1))，直到層間絕緣膜12之表面露出，於 凹部13内之閘極絕緣膜17上形成閘極電極15。 如以上形成CMOSFET。 其後’如圖12(〇)所示，於包含閘極電極丨5上在内之層 間絕緣膜12上’進一步形成層間絕緣膜丨6，進行接觸及金 屬布線形成，製作半導體裝置。 若根據此半導體裝置之製造方法及藉此所獲得之半導體 裝置，由於藉由除去虛設閘極電極3來形成凹部13，因此 防止從混晶層8對於虛設閘極電極3正下方之通道區域ch所 施加之應力被來自上述虛設閘極電極3之反作用抑制。其 後，維持該應力狀態並於凹部13内之閘極絕緣膜14上形成 閘極電極15，以便於上述通道區域“有效地施加應力，因 此可使通道區域Ch扭曲，提高載子遷移率。 而且’於通道區域Ch有效地施加應力，可減低晶格常數 與混晶層8中之矽（Si)不同之原子之濃度。藉此，可確實地 防止由於混晶層8中以高濃度含有上述原子所造成之結晶 缺陷。 而且，若於閘極電極之側壁形成具有高介電體絕緣膜之 124323.doc -33 - 200843110 閘極絕緣膜17，閘極電極之側壁與作為源極•汲極之混晶 層8間之寄生電容變大。另一方面，於本第二實施型態， 由於在閘極電極15之側壁未形成閘極絕緣膜17，因此相對 於閘極電極15之邊緣電容，閘極電極15之側壁與作為源 • 極·汲極之混晶層8間之寄生電容變小。藉此，相較於在 閘極電極15之侧壁形成有閘極絕緣膜17之情況，可更提高 MOS電晶體之動作速度。 φ 因此，可提高電晶體之特性。 (第三實施型態） 接著，作為有關本發明之半導體裝置之製造方法之實施 型恶之一例，利用圖13〜圖16之製造步驟剖面圖，來說明 有關CMOS電晶體中之PM0S電晶體之製造方法。 如圖13(a)所示，於矽（Si)基板1之表面側，利用 STI(Shall〇w Trench Isolation:淺溝槽隔離）等手法形成元 件分離區域（省略圖示）。 • 接著，作為用以於矽基板1中，將雜質予以離子注入之 通道化防止用之保護膜，於矽基板丨之表面，藉由例如氧 化法來將氧化矽（Si02)膜予以成膜。 ‘ #著’為了藉由離子注入法進行元件分離及臨限值調 ' 整，對於NMOS電晶體區域及PM〇s電晶體區域分別入 雜質。 ^接下來，除去上述氧化矽膜，使矽基板1之表面露出 後’形成具有例如高介電體（High_k)絕緣獻閘極 膜 17。此閘極絕緣膜17係以化學汽相成長（⑽）或原子層蒸 124323.doc -34- 200843110 鍍（ALD)等成膜方法，以例如約1 nm〜3 nm之膜厚形成。 上述尚介電體絕緣膜係以介電率比氧化矽高之選自例如 铪（Hf)、鑭（La)、鋁（A1)、錘（Zr)及鈕（Ta)中之i種金屬之金 屬氧化物、金屬矽氧化物、金屬氮氧化物或金屬氮氧矽化 物來形成。作為其一例可使用氧化鈴（Hf〇〇、氧化鋁 (Ah〇3)、氧化鑭（1^〇3)等金屬氧化物、氮氧化铪 (HfON)、氮氧化鋁（A1〇N)等金屬氮氧化物、以銓矽化物 (HfSiO)為一例之金屬矽氧化物、以氮化铪矽化物 (HfSiON)為一例之金屬氮氧矽化物等。 而且，作為一例，上述閘極絕緣膜14為氧化矽膜、氮化 矽膜等矽系絕緣膜上疊層有上述高介電體絕緣膜者亦可。 接著，於上述閘極絕緣膜17上形成蓋膜18。此蓋膜18係 於後續之步驟中除去形成於蓋膜18上之虛設閘極時，用以 防止蝕刻損傷進入基底之閘極絕緣膜17之蝕刻阻擋層，其 以例如氮化鈦（TiN)膜來形成。此蓋膜18係以化學氣相成 長（CVD)法或原子層蒸鍍（ALD)等成膜方法，以例如約3 nm〜10 nm之膜厚來形成。 接著，藉由例如CVD法，以100 nm〜2〇〇 11〇1程度之膜 厚，將包含Poly-Si(多晶矽）之虛設閘極電極膜41予以成 膜。 接著，藉由例如CVD法，於虛設閘極電極膜上，以3〇 nm〜100 nm程度之膜厚’將作為硬模形成膜42之氣化石夕膜 予以成膜。接下來，於上述siN膜上塗布抗蝕劑，藉由光 微影（KrF、ArF、F2)微影或電子束（EB)微影，將該抗钱劑 124323.doc -35- 200843110 予以圖案化’藉此形成具有閘極電極之圖案之抗蝕劑圖 案。 接下來，藉由將此抗蝕劑圖案使用為掩模之乾蝕刻，來 加工上述硬模形成膜42 ’藉此形成硬模4。此時，為了較 細地加工閘極電極圖案’亦有將此硬模4細化及修整成較 抗鍅劑圖案細之線寬之情況。 其後，除去上述抗蝕劑圖案，將硬模4作為掩模，進行 虛叹閘極電極膜42之乾蝕刻，藉此形成包含…匕-以（多晶 矽）之虛設閘極電極3。 虛設閘極電極膜之蝕刻係與蓋膜18或高介電體（High_k) 絕緣膜之閘極絕緣膜17保持選擇比，同時不㈣石夕基板 其後，除去上述抗蝕劑圖案，此後藉由處理，除去虛設 閘極電極3下除外之覆盍石夕基板i之表面之閘極絕緣膜1 7，
僅於虛設閘極電極3之下部殘留。此時之虛設閘極電極3之 線寬最小為數nm〜十數nm。 此外，於此係說明有關以Poly_Si(多曰曰曰石夕）來形成虛設間 極電極3之例，但亦可❹非晶⑦來作為虛㈣極電極^之 形成材料。而且，作為硬模4亦可使用上述siN以外之絕緣 膜。 接著’如圖13(c)所示， 閘極電極3及硬模4之側壁 如包含氮化石夕(SiN)之偏移 於閘極絕緣膜17、蓋膜18、虛設 ，以1 nm〜10 nm之膜厚來形成例 間隔件5。 接下來’於設置有偏移間隔件5之狀態下之閘極絕緣膜 124323.doc -36- 200843110 、 虛5又閑極電極3及硬模4之兩側，經由上述偏 移間隔件5而形成例％包含氧化石夕（Si〇2)之虛設侧壁6。 於此，由於虛設側壁6係於後步驟，對於偏移間隔件5選 擇性地蝕刻除去，因此宜以對於偏移間隔件5之形成材料 . 可取得姓刻選擇比之材料來形成。 接者，如圖13(d)所示，藉由以虛設閘極電極3上之硬模 4及虛σ又侧壁6作為掩模之蝕刻，進行下挖矽基板1之凹陷 ⑩ 餘刻來开^成洙度50 nm〜100 nm程度之凹陷區域7。 此凹陷餘刻有僅形成MNOS與PMOS之任一個之情況、 及雙方依序形成之情況。 此時，分別而言，矽鍺（SiGe)等PM0S，晶體用之混晶 層形成時，將NMOS電晶體側予以抗蝕劑圖案化，而碳化 矽（SiC)等NMOS電晶體用之混晶層形成時，將pM〇s電晶 體侧予以抗蝕劑圖案化，並預先留下上述通道化防止用所 使用之氧化矽（Si〇2)之保護膜。 _ 此外’於此係說明有關於設置有虛設側壁6之狀態下進 行凹陷蝕刻之例，但即使是不設置虛設側壁6而進行凹陷 餘刻之情況亦可適用本發明。 ^ 接著，如圖14(e)所示，於凹陷區域7之表面，亦即於被 • 下挖之矽基板1之表面，使包含矽（Si)及晶格常數與矽（si) 不同之原子之混晶層8進行蠢晶成長。此時，於pjyjQs電晶 體側’作為混晶層8係使包含石夕（Si)及晶格常數比石夕(y)大 之鍺（Ge)之矽鍺（以下記為SiGe)層進行磊晶成長。 此SiGe層係藉由導入雜質而作為源極·；:及極區域來發揮 124323.doc -37- 200843110 功能。於此
SiGe層之磊晶成長係一面以 1 10 /cm 5xl〇 /cm3之濃度導入侧（B)等p型雜質一面進 行。此時之鍺（Ge)濃度為at%至20 at%之範圍内進行蠢晶 成長仁於此若過度提高鍺（Ge)濃度，則如前述會出現由 於缺陷所造成之不良影響，故具有無法提高濃度之問題。 藉此，由此混晶層8所夾住之虛設閘極電極3正下方之矽 基板1之區域係作為通道區域來發揮功能，如於先前技術
利用圖23所忒明，從上述混晶層8施加有壓縮應力（箭頭 A)。藉此，於矽基板i之法線方向，朝向矽基板1之外側退 避之力（箭頭C)會作用，但藉由來自虛設閘極電極3之反作 用（前頭D)抑制退避之力，成為抑制壓縮應力施加之狀 態。
另一方面’雖省略於此之圖示，於NMOS電晶體側，作 為上述混晶層8係使包含矽（si)及晶格常數比矽（si)小之碳 (C)之碳化矽（SiC)層進行磊晶成長。此碳化矽層之磊晶成 長係一面以lxl〇l9/cm3〜5xl〇2〇/cm3之濃度導入砷（As)、磷 (P)等η型雜質一面進行。於此，為了防止碳化矽層之碳（c) 之高濃度化所造成之結晶缺陷，並且於通道區域有效地施 加應力，構成混晶層8之SiC層中之C濃度設為〇·5 atm%〜1.5 atm%之濃度範圍。此濃度設定為低於一般報告 為隶佳之鍺（Ge)濃度之濃度。此係於後面敘述之鑲嵌閘極 構造所造成之應力提高效果。 於此’為了於通道區域有效地施加應力，混晶層8宜以 從石夕基板1之表面隆升之狀態形成。而且，為了防止siGe I24323.doc -38- 200843110 層之Ge之高濃度化所造成之結晶缺陷，並且於通道區域有 效地施加應力’構成混晶層8之siGe層中之Ge濃度設為15 atm%〜20 atm%之濃度範圍。 此外’ NMOS電晶體侧亦如於前述先前技術利用圖24所 說明’藉由來自虛設閘極電極3之反作用抑制退避之力， 成為抑制拉伸應力施加之狀態。 此外，於此雖說明有關一面導入雜質，一面使混晶層8 進行磊晶成長之例，但亦可不導入雜質，於使混晶層8進 行蟲晶成長後之步驟，藉由離子注入法來導入雜質。 而且，各元件區域之混晶層8之磊晶成長係於形成PM〇s 電晶體區域之混晶層8時，以抗蝕劑等保護膜來覆蓋NM〇s 電晶體區域，形成NM0S電晶體區域之混晶層8時，以抗蝕 劑等保護膜來覆蓋PMOS電晶體區域之狀態下進行。 接著，如圖14(f)所示，藉由例如濕蝕刻來除去虛設側壁 6(參考4述圖14(e))，藉此來使偏移間隔件5及矽基板1之 表面露出。 接著，如圖14(g)所示，於!>%〇8電晶體側，藉由例如離 子主入法來導入硼離子（B+)或銦離子（In+)等p型雜質，藉 此於偏移間隔件5兩側之矽基板丨之表面，形成淺接合之延 伸區域9。 此日寸，作為離子注入之條件係以1〇〇 eV〜3〇〇 之注入 能量且以5xl〇i4/cm2〜2xl〇i5/cm2之劑量來進行注入，形成 淺接合。 另方面，INMOS電晶體側，亦將砷離子（As+)或磷離 124323.doc •39- 200843110 子（^)以例如100 eV〜300 eV之注入能量且以 5xl〇14/cm2〜2xl〇i5/em2之劑量來進行注人，形成淺接合。 此外，對於各元件區域之離子注入係於進RPM〇S電晶 體區域之離子注入時，以抗蝕劑等保護膜來覆蓋ΝΜ〇§電 晶體區域，進行NM0S電晶體區域之離子注入時，以抗蝕 劑等保護膜來覆蓋PM0S電晶體區域之狀態下進行。 其後，如圖14(h)所示，於虛設閘極電極3之兩側，經由 偏移間隔件5來再度形成包含例如氮化矽之側壁1〇。 接著’藉由離子注入法，將硬模4及側壁1〇作為掩模， 於混晶層8之表面導入雜質。此離子注入係為了減輕於後 步驟形成於混晶層8之表面之矽化物層之接觸電阻而進 行。 接著，藉由例如濺鍍法，於覆蓋設置有硬模4及側壁i 〇 之虛設閘極電極3之狀態下，於包含混晶層8上在内之矽基 板1上之全區，形成高熔點金屬膜（省略圖示）。於此，作為 咼熔點金屬係使用鈷（C〇)、鎳（Ni)、鉑（Pt)或此等之化合 物。 接下來’藉由加熱石夕基板1，混晶層8之表面側被予以石夕 化物化，形成矽化物層11。 其後，選擇性地除去元件分離區域（省略圖示）上及側壁 10上之未反應之高熔點金屬膜。 接著，如圖15(i)所示，於覆蓋設置有硬模4及側壁1〇之 虛設閘極電極3之狀態下，於包含石夕化物層11上在内之砍 基板1上之全區，形成包含例如氧化矽（Si〇2)之層間絕緣膜 124323.doc -40- 200843110 外有形成接觸蝕刻阻择 既〜1且檔層用之襯墊氮化矽（SiN) 膜，於其上以疊層炎蔣 卜、十、…且曰來將聽矽_2)等予以成膜，以形成 上述層間絕緣膜12之情況。 ^ ’如圖15⑴所示，藉由CMP法來除去層間絕緣膜12 之上部及硬模4(參考前述圖15(i))，直到虛設閘極電極3之 表面^出。於圖式中係表示除去硬模前之狀態。
接著 > 圖15(k)所示，藉由乾银刻來選擇性地除去虛 設間極電極3(參考前述圖15(j))，#此形成凹部13。此 時，由於凹部13底冑之蓋膜18為钱刻阻撞I，因此蚀刻損 傷不會進入閘極絕緣膜丨7。 例如於上述乾蝕刻中，於蝕刻氣體使用溴化氫與 氧（〇2)之混合氣體。 並且，如圖15⑴所示，藉由對於基底甚少給予姓刻損傷 之濕蝕刻或乾蝕刻，來選擇性地除去蓋膜18(參考前述圖 15(k))，藉此於凹部13之底部留下閘極絕緣膜17。 例如以氮化鈦來形成蓋膜18，並以濕蝕刻除去之情況 時，於蝕刻液使用氨過水溶液。 此外，上述蓋膜1 8亦有直接作為金屬閘極用之功函數控 制用之金屬來使用之情況，亦有不除去而預先留下之情 況。並且，如雙金屬閘極分開製作NM0S電晶體與PM〇s 電晶體之功函數控制用金屬之情況等，亦可僅留在任一電 晶體。 藉此，於PMOS電晶體，防止從混晶層8施加於虛設閘極 124323.doc -41 - 200843110 電極3正下方之通道區域Ch之應力被來自上述虛設閘極電 極3之反作用抑制，對於通道區域Ch之壓縮應力增大。而 且’於NMOS電晶體，同樣地對於通道區域之拉伸應力增 大。 接下來’於除去有虛設閘極電極3之狀態下之矽基板1， 進行10秒〜數分之500。(：〜700°C之熱處理。 藉此’由混晶層8對於通道區域Ch之應力進一步增大， 亦可兼有進一步藉由此熱處理，來恢復高介電體（High-k) 絕緣膜之損傷之效果。 上述熱處理若小於50〇t，則低漏電化之效果小，若超 過700 C ’則由於結晶化，會難以獲得可靠性。因此，設 定為上述溫度。 接著’如圖16(m)所示，藉由例如化學汽相成長（CVD) 法、原子層蒸鍍（ALD)法、物理汽相成長（pvd)法或電鑛 法’於填埋設置有閘極絕緣膜17之凹部13之狀態下，於閘 極絕緣膜17上形成包含例如氮化鈦（TiN)之閘極電極膜 15。作為此閘極電極膜〗5，之形成材料，除了鈦（Ti)以外， 藉由使用釕（Ru)、給（Hf)、銦（ir)、鎢（w)、鉬（Mo)、鑭 (La)、鎳（Ni)、銅（Cu)、鋁（A1)等金屬或此等之矽化合物、 虱（N)化合物等金屬化合物，可較包含多晶矽（ρ〇ι严之閘 極電極更防止閘極電極之空乏化。 其中，即使疋使用多晶矽來作為閘極電極膜j 5，之情況 仍可適用本發明。 於此，將上述閘極絕緣膜17及閘極電極膜15，予以成膜 124323.doc -42- 200843110 時，精由控制成膜條件，來維持從混晶層8對於通道區域 Ch之應力施加狀態。具體而言，控制成膜時之壓力、功 率、氣體流量或溫度。 接著，如圖I6(n)所示，藉由例如化學機械研磨（CMp: Chemical Mechanical Polishing)法來除去上述閘極電極膜 15’（參考前述圖16(m))，直到層間絕緣膜12之表面露出， 於凹部13内之閘極絕緣膜丨7上形成閘極電極丨5。 g 如以上形成CMOSFET。 其後，如圖16(〇)所示，於包含閘極電極15上在内之層 間絕緣膜12上，進一步形成層間絕緣膜16，雖未圖示，但 進行接觸及金屬布線形成，製作半導體裝置。 若根據此半導體裝置之製造方法及藉此所獲得之半導體 裝置’由於藉由除去虛設閘極電極3來形成凹部J 3，因此 防止從混晶層8對於虛設閘極電極3正下方之通道區域Ch所 施加之應力被來自上述虛設閘極電極3之反作用抑制。其 • 後’維持該應力狀態並於凹部13内之閘極絕緣膜丨4上形成 閘極電極15，以便於上述通道區域ch有效地施加應力，因 此可使通道區域Ch扭曲，提高載子遷移率。 •而且，於通道區域Ch有效地施加應力，可減低晶格常數 ‘與混晶層8中之石夕（Si)不同之原子之濃度。藉此，可轉實地 防止由於混晶層8中以高濃度含有上述原子所造成之結晶 缺陷。 因此’可提而電晶體之特性。 (第四實施型態） 124323.doc -43- 200843110 接著’作為有關本發明之半導體裝置之製造方法之實施 型態之一例’利用圖17〜圖18之製造步驟剖面圖，來說明 有關CMOS電晶體中之nm〇S電晶體及PMOS電晶體之製造 方法。 藉由於前述第三實施型態中藉由圖13(a)〜圖l5(k)所說明 者同樣地形成以下結構。
亦即’如圖17(a)所示，首先，於矽（Si)基板丨之表面 側’利用STI(Shallow Trench Isolation··淺溝槽隔離）等手 法形成元件分離區域（省略圖示）。 接著’為了藉由離子注入法進行元件分離及臨限值調 整，對於NMOS電晶體區域及PM0S電晶體區域分別導入 雜質。 接下來，於矽基板1之表面形成具有例如高介電體 (High-k)絕緣膜之閘極絕緣膜17。此閘極絕緣膜17係以化 學汽相成長（CVD)或原子層蒸鍍（ALD)等成膜方法，以例 如約1 nm〜3 nm之膜厚形成。 上述高介電體絕緣膜係以介電率比氧化矽高之選自例如 铪（Hf)、鑭（La)、鋁（A1)、鍅（Zr)及鈕（Ta)中之丨種金屬之金 屬氧化物、金屬矽氧化物、金屬氮氧化物或金屬氮氧矽化 物來形成。作為其一例可使用氧化銓（Hf〇2)、氧化鋁 (八丨2〇3)、氧化鑭（1^2〇3)等金屬氧化物、氮氧化銓 (Hf〇N)、氮氧化銘（A1〇N)等金屬氮氧化物、以給石夕化: (腦〇)為一例之金屬矽氧化物、a氮化铪矽化物 (HfSiON)為一例之金屬氮氧矽化物等。 124323.doc -44 - 200843110 而且，作為一例，上述閘極絕緣膜14為氧化矽膜、氮化 矽膜等矽系絶緣膜上豐層有上述高介電體絕緣膜者亦可。 接著，於上述閘極絕緣膜17上形成蓋膜18。
此盍膜18係於後續之步驟中除去形成於蓋膜“上之虛設 閘極時’用以防止蝕刻損傷進入基底之閘極絕緣膜口之蝕 刻阻播層，其以例如氮化鈦（TiN)膜來形成。上述蓋膜18 係以化學氣相成長（CVD)法或原子層蒸鍍（ALD)等成膜方 法，以例如約3 nm〜10 nmi膜厚來形成。 接著，藉由例如CVD法，以1〇〇 nm〜2〇〇 ηηαι度之膜 厚’將包合Poly-Sr(多晶石夕）之虛設閘極電極膜（省略圖示） 予以成膜。 接著，藉由例如CVD法，於虛設閘極電極膜上，以3〇 nm私度之膜厚，將作為硬模之氮化石夕膜予以成 膜0 接下來，藉由將抗蝕劑圖案使用為掩模之乾蝕刻，來加 工上述氮化矽膜，藉此形成硬模（未圖示）。 ^其後，除去上述抗_圖案，將硬模作為掩模，進行虛 设閘極電極膜之乾蝕刻，藉此形成包含Poly-Si(多晶矽)之 虛設閘極電極（未圖示）。 虛設閘極電極膜之蝕刻#盥芸 域幻係興盍膜1 8或咼介電體（High_k) 絕緣膜之閘極絕緣膜n 、保持k擇比，同8守不蝕刻矽基板 其後，除去上述抗蝕劑圖案，此後藉由 閘極電極下除外之涛笔坊立4 除去盧《又 之覆盍矽基板1之表面之閘極絕緣膜17， 124323.doc -45- 200843110 此時之虛設閘極電極之線 僅於虛設閘極電極之下部殘留 寬最小為數nm〜十數nm。 “接著’於閘極絕緣膜17、蓋膜18、虛設閉極電極3及硬 模之側壁，以1 nm〜1() nm之膜 ^ ^ 予來形成例如包含氮化矽 (SiN)之偏移間隔件5。 接：來，於設置有偏移間隔件5之狀態下之閘極絕緣膜
盍膜18、虛設閘極電極及硬模之兩側，形成例如包含 氧化矽（Si〇2)之虛設側壁（未圖示）。 於此，由於虛設側壁6係於後步·驟，對於偏移間隔件續 擇性地餘刻除去，因此宜以對於偏移間隔件5之形成材料 可取得勉刻選擇比之材料來形成。 接著，藉由以虛設閘極電極上之硬模及虛設側壁作為掩 模之蝕刻，進行下挖矽基板1之凹陷蝕刻，來形成深度50 nm〜1〇〇 11111程度之凹陷區域7。 此凹陷餘刻有僅形成MNOS與PMOS之任一個之情況、 及雙方依序形成之情況。 此時’分別而言，矽鍺（SiGe)等PMOS電晶體用之混晶 層形成時，將NMOS電晶體侧予以抗蝕劑圖案化，而碳化 石夕（SiC)等NMOS電晶體用之混晶層形成時，將pm〇s電晶 體側予以抗蝕劑圖案化，並預先留下上述通道化防止用所 使用之氧化矽（Si02)之保護膜。 接著’於凹陷區域7之表面，亦即於被下挖之矽基板1之 表面’使包含矽（Si)及晶格常數與矽（Si)不同之原子之混晶 層8(8p)進行磊晶成長。 124323.doc -46- 200843110 此時，於PMOS電晶體側，作為混晶層8係使包含石夕 及晶格常數比矽（Si)大之鍺（Ge)之矽鍺（以下記為siGe)層進 行蠢晶成長。 藉此，由此混晶層8p所夾住之虛設閘極電極正下方之矽 基板1之區域係作為通道區域來發揮功能，從上述混晶層 8p施加有壓縮應力。 另一方面，於NMOS電晶體側，作為上述混晶層8(8n)係 使包含矽（Si)及晶格常數比矽（Si)小之碳（C)之碳化矽（SiC) 層進行磊晶成長。此碳化矽層之磊晶成長係一面以 lxl019/cm3〜5xl02G/cm3之濃度導入砷（As)、磷（P)等η型雜 質一面進行。 於此，為了防止碳化矽層之碳（C)之高濃度化所造成之 結晶缺陷，並且於通道區域有效地施加應力，構成混晶層 8η之SiC層中之C濃度設為0·5 atm%〜1.5 atm%之濃度範 圍。此濃度設定為低於一般報告為最佳之鍺（Ge)濃度之濃 度。此係於後面敘述之鑲嵌閘極構造所造成之應力提高效 果帶來之優點。 於此，為了於通道區域有效地施加應力，混晶層8宜以 從矽基板1之表面隆升之狀態形成。 而且，為了防止SiGe層之Ge之高濃度化所造成之結晶缺 陷，並且於通道區域有效地施加應力，構成混晶層8P之 SiGe層中之Ge濃度設為15 atm%〜20 atm%之濃度範圍。 接著，藉由例如濕蝕刻來除去虛設側壁，藉此來使偏移 間隔件5及矽基板1之表面露出。 124323.doc • 47- 200843110 接著’於PMOS電晶體側’藉由例如離子注入法來導入 侧離子（B+)或銦離子㈣等p型雜質，藉此於偏移間隔件$ 兩側之矽基板1之表面，形成淺接合之延伸區域9(9p)。 此時，作為離子注入之條件係以1〇〇 eV〜3〇〇 eV之注入 月&置且以5Xl〇14/cm2〜2xl〇15/cm2之劑f來進行注人，形成 淺接合。 另方面，KNM〇S電晶體側，亦將砷離子（As+)或磷離 φ 子（P+)以例如100 π〜300 eV之注入能量且以 5 10 /cm〜2xl〇15/cm2之劑量來進行注入，形成淺接合之 延伸區域9(9n)。 此外，對於各元件區域之離子注入係於進行pM〇s電晶 體區域之離子注入時，以抗蝕劑等保護膜來覆蓋NM〇s電 晶體區域，進行NM0S電晶體區域之離子注入時，以抗蝕 劑等保護膜來覆蓋PMOS電晶體區域之狀態下進行。 其後，於偏移間隔件5之兩側，再度形成包含例如氮化 _ 矽之側壁1 〇。 接著’藉由離子注入法，將硬模4及側壁1〇作為掩模， 於各混晶層8之表面導入與各混晶層8之傳導型相對應之雜 質。此離子注入係為了減輕於後步驟形成於混晶層8之表 、面之矽化物層之接觸電阻而進行。 接著，藉由例如濺鍍法，於覆蓋設置有硬模4及侧壁1〇 之虛α又閘極電極3之狀態下，於包含混晶層8上在内之石夕基 板1上之全區，形成高熔點金屬膜（省略圖示）。於此，作為 局溶點金屬係使用鈷（Co)、鎳（Ni)、鉑（pt)或此等之化合 124323.doc -48- 200843110 物。 接下來，藉由加熱矽基板丨，混晶層8之表面侧被予以矽 化物化，形成矽化物層1 i。 其後，選擇性地除去元件分離區域（省略圖示）上及側壁 1 〇上之未反應之南k點金屬膜。 接著，於覆蓋設置有硬模及側壁10之虛設閘極電極之狀 態下’於包含矽化物層i i上在内之矽基板1上之全區，形 成包含例如氧化矽（Si〇2)之層間絕緣膜12。 此時，亦有形成接觸蝕刻阻擋層用之襯墊氮化矽（SiN) 膜，於其上以疊層來將氧化矽（si〇2)等予以成膜，以形成 上述層間絕緣膜12之情況。 其後，藉由CMP法來除去層間絕緣膜12及硬模，直到虛 没閘極電極之表面露出。 接著，藉由乾蝕刻來選擇性地除去虛設閘極電極，藉此 形成凹部13。此時，由於凹部13底部之蓋膜18為蝕刻阻播 層，因此蝕刻損傷不會進入閘極絕緣膜丨7。 例如於上述乾蝕刻中，於蝕刻氣體使用溴化氫（HBr)與 氧（〇2)之混合氣體。 並且’如圖17(b)所示，以被覆PMOS電晶體側之方式形 成抗蝕劑掩模31。此抗蝕劑掩模31係藉由通常之抗蝕劑塗 布技術及微影技術來形成。 接著，除去上述NMOS電晶體側之上述蓋膜18(參考前述 圖17(a))。此蓋膜18之蝕刻係藉由對於基底之閘極絕緣膜 17甚少給予蝕刻損傷之濕蝕刻或乾蝕刻，來選擇性地除 124323.doc -49- 200843110 去，藉此於上述>^撾(：^電晶體侧之凹部13之底部留下閘極 絕緣膜17。 例如濕钱刻之情況時，於蝕刻液使用氨過水溶液。 精此於PMOS電晶體’防止從混晶層8施加於虛設閘極 • 電極正下方之通道區域Ch之應力被來自上述虛設閘極電極 之反作用抑制，對於通道區域（:11之壓縮應力增大。而且， ’ 於NMOS電晶體，同樣地對於通道區域之拉伸應力增大。 φ 接下來’於除去有虛設閘極電極之狀態下之矽基板i， 進行10秒〜數分之500°C〜700°C之熱處理。 藉此，由混晶層8對於通道區域Ch之應力進一步增大， 亦可兼有進一步藉由此熱處理，來恢復高介電體 絕緣膜之損傷之效果。 上述熱處理若小於500°C，則低漏電化之效果小，若超 過700°C，則由於結晶化，會難以獲得可靠性。因此，設 定為上述溫度。 • 接著，如圖18(c)所示，於上述凹部13之内面形成控制功 函數之功函數控制膜19。上述功函數控制膜19係藉由化學 汽相成長（CVD)法、原子層蒸鍍（ALD)法或物理汽相成長 • (PVD)法來形成，以例如钽（Ta)、铪（Hf)、鑭（La)、鎳 * (Ni)、銅（Cu)、鋁（A1)等金屬來形成。或者，以此等金屬 之石夕化合物或氮化物來形成。 接著’藉由例如化學汽相成長（CVD)法、原子層蒸鍍 (ALD)法、物理汽相成長（PVD)法或電鍍法，於填埋設置 有功函數控制膜19之凹部13之狀態下，形成包含例如金屬 124323.doc -50· 200843110 之閘極電極膜15,。作為此閘極電極膜15，之形成材料係使 用鎢（W)、銅（Cu)、鋁（八1)等電阻低之金屬。 於此，將上述功函數控制膜19及閘極電極膜15，予以成 膜時，藉由控制成膜條件，來維持從混晶層8對於通道區 域Ch之應力施加狀態。具體而言，控制成膜時之壓力、功 率、氣體流量或溫度。 接著，如圖18(d)所示，藉由例如化學機械研磨（CMp : Chemical Mechanical Polishing)法來除去上述閘極電極膜 15’(參考前述圖16(m))及功函數控制膜19之一部分，直到 層間絕緣膜12之表面露出，於NMOS電晶體，於凹部13内 之閘極絕緣膜17上，經由功函數控制膜19來形成閘極電極 15。而且，於PM0S電晶體，於凹部13内之閘極絕緣膜^ 及蓋膜18上，經由功函數控制膜19來形成閘極電極15。 如以上形成CMOSFET。 其後，雖未圖示，於包含閘極電極15上在内之層間絕緣 膜12上，進一步形成層間絕緣膜，雖未圖示，但進行接觸 及金屬布線形成，製作半導體裝置。 於形成上述閘極電極15時，宜形成密著層。例如於閘極 電極15使用鎢（W)之情況時，於密著層使用氮化鈦（TiN) 膜，於閘極電極15使用鋁（A1)之情況時，於密著層使用鈦 (Τι)膜，於閘極電極！ 5使用銅之情況時，於密著層使用鈕 (Ta)膜。 若根據此半導體裝置之製造方法及藉此所獲得之半導體 裝置，由於藉由除去虛設閘極電極來形成凹部13，因此防 124323.doc -51 - 200843110 止從混晶層8對於虛設閘極電極正下方之通道區域ch所施 加之應力被來自上述虛設閘極電極之反作用抑制。其後， 維持該應力狀態並於凹部13内之閘極絕緣膜14上形成閘極 電極1 5，以便於上述通道區域ch有效地施加應力，因此可 使通道區域Ch扭曲，提高載子遷移率。 而且，於通道區域Ch有效地施加應力，可減低晶格常數 與混晶層8中之矽（Si)不同之原子之濃度。藉此，可確實地 防止由於混晶層8中以高濃度含有上述原子所造成之結晶 缺陷。 而且，藉由設置功函數控制膜丨9來控制電晶體之功函 數，謀求進一步提高載子遷移率。 因此，可提高電晶體之特性。 (第五實施型態） 接著，作為有關本發明之半導體裝置之製造方法之實施 型態之一例，利用圖19〜圖20之製造步驟剖面圖，來說明 有關CMOS電晶體中之NMOS電晶體及PMOS電晶體之製造 方法。 藉由於前述第三實施型態中藉由圖13(a)〜圖l5(k)所說明 者同樣地形成以下結構。 亦即，如圖19(a)所示，首先，於矽（Si)基板1之表面 侧，利用STI(Shallow Trench Isolation··淺溝槽隔離）等手 法形成元件分離區域（省略圖示）。 接著’為了藉由離子注入法進行元件分離及臨限值調 整，對於NMOS電晶體區域及PM〇S電晶體區域分別導入 124323.doc -52- 200843110 雜質。 接下來，於矽基板】之表面形成具有例如高介電體 (Hlgh-k)絕緣膜之閘極絕緣膜17。此閘極絕緣膜丨7係以 學汽相成長（CVD)或原子層蒸鍍（ALD)等成膜方法，以例 如約1 nm〜3 nm之膜厚形成。 上述高介電體絕緣膜係以介電率比氧化矽高之選自例如 . 铪（Hf)、鑭（La)、鋁（A1)、鍅（Zr)及钽（Ta)中之丨種金屬之全 # ^氧化物、金屬錢化物、金屬氮氧化物或金屬氮氧石夕化 物來形成。作為其一例可使用氧化铪（Hf〇2)、氧化鋁 (AhOO、氧化鑭（LkO3)等金屬氧化物、氮氧化給 (HfON)、氮氧化鋁（A1〇N)等金屬氮氧化物、以給矽化物 (HfSiO)為一例之金屬矽氧化物、以氮化铪矽化物 (HfSiON)為一例之金屬氮氧矽化物等。 而且，作為一例，上述閘極絕緣膜14為氧化矽膜、氮化 矽膜等矽系絕緣膜上疊層有上述高介電體絕緣膜者亦可。 • 接著’於上述閘極絕緣膜17上形成蓋膜18。 此蓋膜18係於後續之步驟中除去形成於蓋膜18上之虛設 閘極時，用以防止蝕刻損傷進入基底之閘極絕緣膜以之蝕 ’ 刻阻擋層，其以例如氮化鈦（TiN)膜來形成。上述蓋膜18 λ 係以化學氣相成長（CVD)法或原子層蒸鍍（ALD)等成膜方 法，以例如約3 nm〜1 〇 nm之膜厚來形成。 接著，藉由例如CVD法，以1〇〇 nm〜200 nm程度之膜 厚，將包含Poly-Si(多晶矽）之虛設閘極電極膜（省略圖示） 予以成膜。 124323.doc •53· 200843110 接著，藉由例如CVD法，於虛設閘極電極臈上，以3〇 nm〜100 nm程度之膜厚，將作為硬模之氮化矽臈予以成 膜。 接下來，藉由將抗蝕劑圖案使用為掩模之乾蝕刻，來加 工上述氮化矽膜，藉此形成硬模（未圖示）。 其後，除去上述抗蝕劑圖案，將硬模作為掩模，進行虛 * 設閘極電極膜之乾㈣，藉此形成包含P〇ly_Si(多晶碎）之 ⑩ 虛設閘極電極（未圖示）。 虛設閘極電極膜之蝕刻係與蓋膜丨8或高介電體（High_k) 絕緣膜之閉極絕緣膜17保持選擇比，同時不韻刻石夕基板 1 ° 其後，除去上述抗蝕劑圖案，此後藉由處理，除去虛設 閘極電極下除外之覆蓋石夕基板丄之表面之閑極絕緣膜7 僅於虛設閘極電極之下部殘留。此時之虛設閘極電極之線 寬最小為數 nm〜十數nm 〇 • 接著，於閘極絕緣膜17、蓋膜18、虛設閘極電極3及硬 模之侧壁’卩1 nm〜10 nm之膜厚來形成例如包含氣化石夕 (SiN)之偏移間隔件5。 * 接I來，於設置有偏移間隔件5之狀態下之閘極絕緣膜 * 17、蓋膜18、虛設閘極電極及硬模之兩側，形成例如包含 氧化矽（Si〇2)之虛設側壁（未圖示）。 於此，由於虛設側壁係於後步驟，對於偏移間隔件5選 擇性地蝕刻除去，因此宜以對於偏移間隔件5之形成材= 可取得蝕刻選擇比之材料來形成。 124323.doc -54- 200843110 接者’藉由以虛設閘極電極上之硬模及虛設侧壁作為掩 板之链刻，進行下挖矽基板1之凹陷蝕刻，來形成深度50 nm〜100 nm程度之凹陷區域7。 此凹陷蝕刻有僅形成MNOS與PMOS之任一個之情況、 及雙方依序形成之情況。 此時，分別而言，矽鍺（SiGe)等PMOS電晶體用之混晶 層形成時，將NMOS電晶體側予以抗蝕劑圖案化，而碳化 石夕（SiC)等NMOS電晶體用之混晶層形成時，將pM〇s電晶 體側予以抗蝕劑圖案化，並預先留下上述通道化防止用所 使用之氧化矽（Si〇2)之保護膜。 接著，於凹陷區域7之表面，亦即於被下挖之矽基板1之 表面，使包含矽（Si)及晶格常數與矽（Si)不同之原子之混晶 層8(8p)進行蟲晶成長。 此時，於PMOS電晶體侧，作為混晶層8係使包含石夕（Si) 及晶格常數比矽（Si)大之鍺（Ge)之矽鍺（以下記為SiGe)層進 行蠢晶成長。 藉此，由此混晶層8p所夾住之虛設閘極電極正下方之石夕 基板1之區域係作為通道區域來發揮功能，從上述混晶層 8p施加有壓縮應力。 另一方面，於NMOS電晶體側，作為上述混晶層8(8n)係 使包含矽（Si)及晶格常數比矽（Si)小之碳（C)之碳化石夕（Sic) 層進行磊晶成長。此碳化矽層之磊晶成長係一面以 lxl019/cm3〜5xl02G/cm3之濃度導入砷（As)、磷$)等n型雜 質一面進行。 124323.doc -55- 200843110 於此，為了防止碳化矽層之碳（c)之高濃度化所造成之 結晶缺陷，並且於通道區域有效地施加應力，構成混晶層 8n之SiC層中之C濃度設為0.5 atm%〜1.5 atm%之濃度範 圍。此濃度設定為低於一般報告為最佳之鍺（Ge)濃度之濃 度。此係於後面敘述之鑲嵌閘極構造所造成之應力提高效 果帶來之優點。 於此，為了於通道區域有效地施加應力，混晶層8宜以 從矽基板1之表面隆升之狀態形成。 而且，為了防止SiGe層之Ge之高濃度化所造成之結晶缺 陷，並且於通道區域有效地施加應力，構成混晶層帅之 SiGe層中之Ge濃度設為15 atm%〜20 atm%之濃度範圍。 接著，藉由例如濕餘刻來除去虛設侧壁，藉此來使偏移 間隔件5及矽基板1之表面露出。 接著，於PMOS電晶體側，藉由例如離子注入法來導入 硼離子（B )或銦離子（in+)等p型雜質，藉此於偏移間隔件5 兩側之矽基板1之表面，形成淺接合之延伸區域9(9p)。 此時，作為離子注入之條件係以1〇〇 eV〜3〇〇 eV之注入 能 ϊ 且以 5xl014/cm2〜IxlO15/。^ w 曰 + /cm之劑量來進行注入，形成 淺接合。 另方面’於NMOS電晶體側，亦將石申離子勺或填離 子（P )以例如100 eV〜3〇 c 14 ， 300 ev之注入能量且以 5xl〇 /cm 〜 ^ 川里來進仃注入，形成淺接合之 延伸區域9(9n)。 此外’對於各元件區域 — 離子注入係於進行PMOS電晶 124323.doc -56 - 200843110 體區域之離子注入時，以抗蝕劑等保護膜來覆蓋NMOS電 晶體區域，進行NMOS電晶體區域之離子注入時，以抗餘 劑等保護膜來覆蓋PMOS電晶體區域之狀態下進行。 其後，於偏移間隔件5之兩側，再度形成包含例如氮化 矽之側壁10。 接著，藉由離子注入法，將硬模4及侧壁1〇作為掩模， 於各混晶層8之表面導入與各混晶層8之傳導型相對應之雜 質。此離子注入係為了減輕於後步驟形成於混晶層8之表 面之矽化物層之接觸電阻而進行。 接著，藉由例如濺鍍法，於覆蓋設置有硬模4及側壁1〇 之虛設閘極電極3之狀態下，於包含混晶層8上在内之矽基 板1上之全區，形成高熔點金屬膜（省略圖示）。於此，作為 高熔點金屬係使用鈷（Co)、鎳（Ni)、鉑（pt)或此等之化合 物。 接下來，藉由加熱矽基板i，混晶層8之表面側被予以矽 化物化，形成矽化物層丨i。 八後，選擇性地除去元件分離區域（省略圖示）上及側壁 10上之未反應之高熔點金屬膜。 接著於覆盍設置有硬模及側壁10之虛設閘極電極之狀 態下，於包含矽化物層u上在内之矽基…上之全區，形 成包含例如氧化矽（S i 〇2)之層間絕緣膜丨2。 亦有开^成接觸敍刻阻擋層用之襯塾氮化石夕（SiN) 膜、’、於其上以疊層來將氧化邦i〇2)等予以成膜，以形成 上述層間絕緣膜12之情況。 124323.doc •57- 200843110 其後’藉由CMP法來除去層間絕緣膜12及硬模，直到虛 設閘極電極之表面露出。 接著’藉由乾蝕刻來選擇性地除去虛設閘極電極，藉此 形成凹部13。此時，由於凹部13底部之蓋膜18為蝕刻阻擋 層’因此钕刻損傷不會進入閘極絕緣膜17。 例如於上述乾蝕刻中，於蝕刻氣體使用溴化氫（11]51^與 氧（〇2)之混合氣體。 藉此，於PMOS電晶體，防止從混晶層8施加於虛設閘極 電極正下方之通道區域Ch之應力被來自上述虛設閘極電極 之反作用抑制，對於通道區域Ch之壓縮應力增大。而且， 於NMOS電晶體，同樣地對於通道區域之拉伸應力增大。 接下來’於除去有虛設閘極電極之狀態下之矽基板i， 進行10秒〜數分之500°C〜700°C之熱處理。 藉此，由混晶層8對於通道區域Ch之應力進一步增大， 亦可兼有進一步藉由此熱處理，來恢復高介電體（High_j^ 絕緣膜之損傷之效果。 上述熱處理若小於500°C，則低漏電化之效果小，若超 過700°C，則由於結晶化，會難以獲得可靠性。因此，設 定為上述溫度。 接著，如圖19(b)所示，於上述凹部13之至少底部形成 與上述蓋膜18反應之金屬膜2〇。此金屬膜2〇係以例如銘 (A1)、鈦（Ti)、銅（Cu)、鑭（La)等金屬來形成。其成膜方法 可利用例如化學汽相成長（CVD)法或原子層蒸鑛（ALD) 法0 124323.doc -58- 200843110 接著，如圖20(c)所示，以被覆]^^〇8電晶體側之方式來 形成抗蝕劑掩模32 ^此抗蝕劑掩模32係藉由通常之抗蝕劑 塗布技術及微影技術來形成。 接著，除去上述PM0S電晶體侧之上述金屬膜2〇(參考前 述圖19(b))。此金屬膜2〇之蝕刻係藉由對於基底之蓋膜u 甚少給予蝕刻損傷之濕蝕刻或乾蝕刻，來選擇性地除去， 藉此於上述PMOS電晶體侧之凹部13之底部留下蓋膜18。 接著，如圖20(d)所示，使上述金屬膜2〇與上述蓋膜 18(參考前述圖19(b))反應，形成控制功函數之膜22。例如 於上述蓋膜使用氮化鈦，於上述金屬膜20使用鋁、銅、鈕 之任一之情況時，上述熱處理係於例如氮氣體或稀釋氣體 該類之惰性氣氛下，以3〇(rc〜5〇(rc之溫度進行。 此外，由於具有高介電體絕緣膜之閘極絕緣膜17及蓋膜 18係以金屬系材料形成，因此為使閘極絕緣膜丨了不會起反 應須以500 C以下之溫度進行。而且，於低於3〇〇。〇之溫 度，金屬膜20與蓋膜18之反應性變低，因此以3〇〇它以上 夕 、、W 危、办 / 一 /里進y [丁。 接著，與前述圖l8(d)所說明者同樣地於凹部^内部， 形成閘極絕緣膜15。如此，SNM〇s電晶體，在凹部U内 之閘極絕緣膜17上，經由控制功函數之膜22來形成間極電 極15 1而且，於PMOS電晶體，於凹部13内之閘極絕緣膜 1 7及盍膜18上形成閘極電極15。 於形成上述閘極電極15時，宜形成密著層（未圖示）。例 如於閘極電極15使用鶴㈤之情況時，於密著層使用氮化 124323.doc -59· 200843110 鈦（TiN)膜，於閘極電極15使用鋁（A1)之情況時，於密著層 使用鈦（Ti)膜，於閘極電極15使用銅之情況時，於密著層 使用Is (Ta)膜。 如以上形成CMOSFET。 其後’雖未圖示’於包含閘極電極1 5上在内之層間絕緣 膜12上’進一步形成層間絕緣膜，雖未圖示，但進行接觸 及金屬布線形成，製作半導體裝置。 右根據此半導體裝置之製造方法及藉此所獲得之半導體 裝置’由於藉由除去虛設閘極電極來形成凹部丨3，因此防 止攸混晶層8對於虛設閘極電極正下方之通道區域。^所施 加之應力被來自上述虛設閘極電極之反作用抑制。其後， 維持該應力狀態並於凹部13内之閘極絕緣膜14上形成閘極 電極15，以便於上述通道區域ch有效地施加應力，因此可 使通道區域Ch扭曲，提高載子遷移率。 而且’於通道區域Ch有效地施加應力，可減低晶格常數 與混晶層8中之矽（Si)不同之原子之濃度。藉此，可確實地 防止由於混晶層8中以高濃度含有上述原子所造成之結晶 缺陷。 而且’藉由設置功函數控制膜22來控制NMOS電晶體之 功函數，謀求進一步提高载子遷移率。 因此’可提高電晶體之特性。 【圖式簡單說明】 圖1(a)〜(d)係用以說明有關本發明之半導體裝置之製造 方法之第一實施型態之製造步驟剖面圖（其一）。 124323.doc 200843110 圖2(e)〜(h)係用以說明有關本發明之半導體裝置之製造 方法之第一實施型態之製造步驟剖面圖（其二）。 圖3(i)〜(1)係用以說明有關本發明之半導體裝置之製造方 法之第一實施型態之製造步驟剖面圖（其三）。 圖4(m)〜(〇)係用以說明有關本發明之半導體裝置之製造 方法之第一實施型態之製造步驟剖面圖（其四）。 圖5(a)〜(c)係施加於通道區域之應力之模擬結果。 _ 圖6係表示變化鍺濃度之情況下之施加於通道區域之應 力之變化之圖形。 圖7係表示開啟電流與關閉電流之關係之圖形。 圖8係測定變化閘極長之情況下之開啟電阻值之變化之 圖形。 圖9(a)〜(d)係用以說明有關本發明之半導體裝置之製造 方法之第二實施型態之製造步驟剖面圖（其一）。 圖10(e)〜(h)係用以說明有關本發明之半導體裝置之製造 • 方法之第二實施型態之製造步驟剖面圖（其二）。 圖U⑴〜(k)係用以說明有關本發明之半導體裝置之製造 方法之第二實施型態之製造步驟剖面圖（其三）^ 圖12(1)〜(n)係用以說明有關本發明之半導體裝置之製造 ' 方法之第二實施型態之製造步驟剖面圖（其四）。 圖13(a)〜(d)係用以說明有關本發明之半導體裝置之製造 方法之第三實施型態之製造步驟剖面圖（其一）。 圖14(e)〜(h)係用以說明有關本發明之半導體裝置之製造 方法之第三實施型態之製造步驟剖面圖（其二）。 124323.doc -61 - 200843110 圖15⑴〜(i)係用以說明有關本發明之半導體裝置之製造 方法之第三實施型態之製造步驟剖面圖（其三）。 圖16(m)〜(0)係用以說明有關本發明之半導體裳置之製 造方法之第三實施型態之製造步驟剖面圖（其四）。 圖17(a)、（b)係用以說明有關本發明之半導體裝置之製 造方法之第四實施型態之製造步驟剖面圖（其一）。 圖18(c)、（d)係用以說明有關本發明之半導體裝置之製 造方法之第四實施型態之製造步驟剖面圖（其二）。 圖19(a)、（b)係用以說明有關本發明之半導體裝置之製 造方法之第五實施型態之製造步驟剖面圖（其一）。 圖20(c)、（d)係用以說明有關本發明之半導體裝置之製 造方法之第五實施型態之製造步驟剖面圖（其二）。 圖21(a)〜(d)係用以說明以往之半導體裝置之製造方法之 製造步驟剖面圖（其一）。 圖22(e)〜(h)係用以說明以往之半導體裝置之製造方法之 製造步驟剖面圖（其二）。 圖23係用以說明以往之半導體裝置（pM〇s電晶體）之製 造方法之問題之俯視圖（a)、剖面圖（匕）。 圖24係用以說明以往之半導體裝置（NM〇s電晶體）之製 造方法之問題之俯視圖（a)、剖面圖（b)。 【主要元件符號說明】 1 碎基板 2 虛設閘極絕緣膜 3 虛設閘極電極 124323.doc -62- 200843110
8 混晶層 12 層間絕緣膜 13 凹部 14 閘極絕緣膜 15 閘極電極 124323.doc •63

Claims (1)

  1. 200843110 •、申請專利範圍： ，半導體裝置之製造方法，其特徵為包含： 第-步驟，其係於石夕基板上形成虛設閉極電極； 步驟，其係藉由以前述虛設閉極電極作為掩模之 :餘刻，來下挖前述石夕基板而形成凹陷區域； 弟二步驟，其係於前述凹陷區域之表面 晶袼常數與矽不同之原子之、θ曰恳石日 更匕3夕及 ^ U〈原千之混晶層磊晶成長；
    ^四步驟’其係於覆蓋前述虛設閘極電極《狀態下， 於别返混晶層上形成絕緣膜，除去該絕緣膜直到該虛設 閘極電極之表面露出； f五步驟，其係藉由除去露出之前述虛設閘極電極， 於前述絕緣膜形成凹部；及 、弟六步驟’其係於前述凹部内，經由閘極絕緣膜來形 成閘極電極。 2·如請求項1之半導體裝置之製造方法，其中 形成前述虛設閘極電極時，於前述矽基板上形成虛設 閘極絕緣膜後形成前述虛設閘極電極； /除去前述虛設閘極電極時，於除去前述虛設閘極電極 後除去别述虛設閘極絕緣膜。 3.如明求項2之半導體裝置之製造方法，其中 於形成前述混晶層後形成前述絕緣膜前，於前述混晶 層表面形成矽化物層。 4·如請求項2之半導體裝置之製造方法，其中 則述半導體裝置為p型場效電晶體；前述混晶層包含 124323.doc 200843110 石夕及鍺。 5·如請求項2之半導體裝置之製造方法，其中 包含 前述半導體裝置為η型場效電晶體；前述混晶層 矽及破。 6·如請求項2之半導體裝置之製造方法，其中 於前述第五步驟後且於前述第六步驟形成前述問極電 極前，進行熱處理。 7.如請求項2之半導體裝置之製造方法，其中 前述閘極絕緣膜包含高介電體絕緣膜。 8·如請求項7之半導體裝置之製造方法，其中 前述高介電體絕緣膜係包含由選自铪、鑭、鋁、鍅及 组中之1種金屬之金屬氧化物、金屬碎氧化物、金屬氣 氧化物、金屬氮氧矽化物。 9. -種半導體裝置之製造方&，其特徵為包含： 第-步驟，其係於石夕基板上，經由閑極絕緣膜來形成
    虛設閘極電極； 第二步驟，其係藉由以前述虛設閘極電極作為掩模之 凹㈣刻，來下挖前述石夕基板而形成凹陷區域； 第三步驟，其係於前述凹陷區域之表面，使包含石夕及 晶，常數與料同之原子之混晶層蟲晶成長； 第四步驟，其係於覆蓋前述虛設間極電極之狀離下， 於前㈣晶層上形成絕緣臈，除去該絕緣膜直到該虛設 閘極電極之表面露出； 第五步驟，其係藉由除去露出之前述虛設閘極電極， 124323.doc 200843110 於前述絕緣膜形成露出前述閘極絕緣膜之凹部；及 第，、步驟，其係於前述凹部内，經由前述閘極絕緣膜 來形成閘極電極。 10·如請求項9之半導體裝置之製造方法，其中 於开y成Θ述混晶層後形成前述絕緣膜前，於前述混晶 層表面形成矽化物層。 11·如請求項9之半導體裝置之製造方法，其中
    前述半導體裝置為P型場效電晶體；前述混晶層包含 矽及鍺。 12·如請求項9之半導體裝置之製造方法，其中 則述半¥體裝置為11型場效電晶體；前述混晶層包含 矽及碳。 13·如請求項9之半導體裝置之製造方法，其中 Wj述第五步驟後且於前述第六步驟形成前述閘極電 極前，進行熱處理。 14·如請求項9之半導體裝置之製造方法，其中 厨述閘極絕緣膜包含高介電體絕緣膜。 15·如請求項14之半導體裝置之製造方法，其中 前述高介電體絕緣膜包含選自給、鋼、銘、錯及组中 :1種金屬之金屬氧化物、金屬矽氧化物、金屬氮氧化 物、金屬氮氧矽化物。 16· 一種半導體裝置之製造方法，其特徵為包含： 第一步驟，其係於矽基板上，經 於診 、，二由閘極絕緣膜及設置 …X巧極絕緣膜上之蓋膜來形成虛設閘極電極； 124323.doc 200843110 第二步驟’其係藉由以前述虛設閘極電極作為掩模之 凹陷蝕刻，來下挖前述矽基板而形成凹陷區域； 第二步驟’其係於前述凹陷區域之表面，使包含矽及 晶格常數與矽不同之原子之混晶層磊晶成長； 第四步驟，其係於覆蓋前述虛設閘極電極之狀態下， 於刖述混晶層上形成絕緣膜，除去該絕緣膜直到該虛設 閘極電極之表面露出； 第五步，驟，其係、藉由除去露出之前述虛設閑極電極及 前述蓋膜，於前述絕緣膜形成露出前述蓋膜之凹部；及 第六步驟，其係於前述凹部内，經由前述閉極絕緣膜 及前述蓋膜來形成閘極電極。 17. 如請求項16之半導體裝置之製造方法，其中 於除去前述虛設閘極電極之步驟中，於除去前述虛設 閘極電極後除去前述蓋膜。 18. 如請求項16之半導體裝置之製造方法，其中 剛述半導體裝置包含？型場效電晶體及η型場效 體； ^於除去丽述虛設閘極電極之步驟，形成於前述η型場 放電阳體之閘極絕緣膜上之前述蓋膜及形成於前述ρ型 :效電晶體之閉極絕緣膜上之前述蓋膜係於除去前述虛 5又閘極電極之步驟中’均除去前述虛設閘極電極後除去 前述蓋膜。 f'去 19.如請求項16之半導體裝置之製造方法，其中 前述半導體裝置包含P型場效電晶體及η型場效電晶 124323.doc 200843110 於除去前述虛設閘極電極之步驟中，於除去前述虛設 間極電極後，除去形成於前述n型場效電晶體之間極絕 緣膜上之前述蓋膜； • &除去前述虛設閘極電極之步驟中，於除去前述虛設 間極電極後，留下形成於前述P型場效電晶體之閑極絕 - 緣膜上之前述篕膜； • 別其後’形成前述間極電極前’於前述凹部内面形成控 制功函數之功函數控制膜。 20. 如請求項16之半導體裝置之製造方法，其中 於形成前述混晶層後形成前述絕緣膜前，於前述混晶 層表面形成秒化物層。 21. 如請求項16之半導體裝置之製造方法，宜中 前述半導體裝置為P型場效電以；前料 矽及鍺。 籲 22.如請求項16之半導體裝置之製造方法，盆中 前述半㈣裝以_場效以體；前 矽及碳。 其中 $形成前述閘極電 其中 - 23·如請求項16之半導體裝置之製造方法 ， 於珂述第五步驟後且於前述第六步 極前，進行熱處理。 24·如請求項16之半導體裝置之製造方法 前述閘極絕緣膜包含高介電體絕緣膜。 25.如請求項24之半導體裝置之製造方法，立中 124323.doc 200843110 丽述高介電體絕緣膜包含選自铪、鑭、鋁、锆及鈕中 之1種金屬之金屬氧化物、金屬矽氧化物、金屬氮氧化 物、金屬氮氧梦化物。 26·如請求項25之半導體裝置之製造方法，其中 前述虛言免閘極讀去係藉由將溴化氫與氧之混合氣體 利用為餘刻氣體之乾蝕刻來進行。 27· —種半導體裝置之製造方法，其特徵為包含： 第一步驟，其係於石夕基板上，、經由閉極絕緣膜及設置 於該閘極絕緣膜上之蓋膜來形成虛設閘極電極； 第二步驟，其係藉由以前述虛設閘極電極作為掩模之 凹陷蝕刻，來下挖前述矽基板而形成凹陷區域； 第三步驟，其係於前述凹陷區域之表面，使包含矽及 晶格常數與矽不同之原子之混晶層磊晶成長； 第四步驟’其係於覆蓋前述虛設閘極電極之狀態下， 於前述混晶層上形成絕緣臈，除去該絕緣膜直到該虛設 閘極電極之表面露出； 第五步驟，其係藉由除去露出之前述虛設閘極電極， 於前述絕緣膜形成露出前述蓋膜之凹部； 第五步驟，其係於前述凹部之至少底部，形成與前述 蓋膜反應之金屬膜； 第六步驟，其係使前述金屬膜與前述蓋膜反應來形成 控制功函數之膜；及 $七步驟’其係於前述凹部内，經由前述閘極絕緣膜 及前述控制功函數之膜來形成閘極電極。 124323.doc 200843110 28·如請求項27之半導體裝置之製造方法，其中 前述半導體裝置包含ρ型場效電晶體& η型場效電晶 體； 於使珂述金屬膜與前述蓋膜反應來形成控制功函數之 膜之步驟； 形成於前述η型場效電晶體之閘極絕緣膜上之前述蓋 膜係形成為與前述金屬膜反應而控制功函數之膜； 开y成於雨述ρ型％效電晶體之閘極絕緣膜上之前述蓋 膜係原樣留下。 29·如請求項27之半導體裝置之製造方法，其中 於形成W述混晶層後形成前述絕緣膜前，於前述混晶 層表面形成矽化物層。 30·如請求項27之半導體裝置之製造方法，其中 則述半導體裝置為p型場效電晶體；前述混晶層包含 矽及鍺。 31_如請求項27之半導體裝置之製造方法，其中 月]述半‘體裝置為n型場效電晶體·，前述混晶層 矽及碳。 32·如請求項27之半導體裝置之製造方法，其中 =前述第五步驟後且於前述第^驟形成前述間極電 極前，進行熱處理。 33·如請求項27之半導體裝置之製造方法，其中 雨述閘極絕緣膜包含高介電體絕緣臈。 34·如請求項27之半導體裝置之製造方法，其中 124323.doc 200843110 前述高介電體絕緣膜包含選自姶、鑭、鋁、錯及鈕中 之1種孟屬之金屬氧化物、金屬梦氧化物、金屬氮氧化 物、金屬氮氧矽化物。 35· —種半導體裝置，其特徵為·· 其係於矽基板上，經由閘極絕緣膜而設置有閘極電 極；且 前述閘極電極之側壁係以前述閘極絕緣膜覆蓋； 於該閘極電極兩侧之前述矽基板被下挖之凹陷區域， 設置有包切及晶格常數與石夕不同之原子之混晶層。 124323.doc
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