JP4622318B2 - 半導体装置の製造方法 - Google Patents
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この発明は半導体装置の製造方法に関する。更に、具体的には、トランジスタを有する半導体装置の製造方法に関するものである。
半導体装置において界面準位が高くなると、一般に、デバイスの応答時間の遅延や、デバイスの安定性の劣化等、デバイスに悪影響を招くと考えられ、半導体装置の製造においては、この界面準位の低下方法の研究が進められている。ここで、界面準位とは、半導体と、金属または絶縁膜との接合界面に形成される電子エネルギー準位である。例えば、電界効果トランジスタにおいては、ゲート絶縁膜と、Ｓｉ基板との界面に形成される局在準位である界面準位による、半導体特性の劣化が特に問題となる。
一方、近年の半導体装置の微細化、高度集積化に伴うゲート絶縁膜の薄膜化により、ｐチャネルＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）においては、電極中に注入されたＢ（ボロン）の突き抜けの問題が大きくなっている。このＢの突き抜けを防止するため、ゲート絶縁膜中に窒素を導入する技術が考えられている。この技術は、現在の半導体製造において、Ｂの突き抜け防止のため、重要な技術である。しかしながら、窒素が基板とゲート絶縁膜との界面に存在すると、ＢＴストレス等の信頼性が損なわれ、界面準位が大きくなる場合があり、問題である。
また、近年の半導体装置においては、ゲート絶縁膜として、高誘電率絶縁膜（以下、High-k膜と称する）を用い、ゲート電極として、金属を用いる構造が考えられている。しかし、金属を材料としたメタルゲート電極の場合、従来のポリシリコンゲート電極に比べて、耐熱性が低い。一般に、メタルゲートを用いる場合、ゲート形成後の各工程におけるプロセス温度を、約６００℃程度以下とする必要がある。従って、メタルゲートの場合、イオン注入やエッチング等の工程において、Ｓｉ基板とゲート絶縁膜との界面にダメージが生じても、高温熱処理による界面状態の回復を行うことが困難である。このため、界面準位の増加が問題となる。
ところで、界面準位の増加は、ダングリングボンド（未結合手）と呼ばれる構造欠陥が、主な原因となるものと考えられている。ダングリングボンドは、界面における原子間結合の遮断によって生じるものと考えられる。そして、ダングリングボンドの解消のためには、例えば、トランジスタにおいては、Ｓｉ基板に、あるいは、Ｓｉ基板とゲート絶縁膜とに、Ｆ（フッ素）イオン、あるいは、Ｈ（水素）イオンを導入することによる終端効果が有効であると考えられている。
具体的に、例えば、Ｈイオンを導入する方法として、水素アニールを行うことが考えられる。水素アニールにより、Ｓｉのダングリングボンドと、供給したＨとが結合し、Ｓｉ−Ｈ結合が形成される。これにより、ダングリングボンドが解消され、界面の状態が回復する。
また、例えば、Ｆを導入する方法として、ゲート絶縁膜形成前後に、基板にＦイオンを注入する方法等がある。また、ゲート電極を形成した後に、イオンを注入する方法も提案されている（例えば、特許文献１参照）。
しかし、水素アニール等により、Ｈを導入する場合、Ｓｉ―Ｈ結合の結合力の弱さから、ゲート電極形成前後でのＨ導入ではなく、半導体装置の配線等を形成した後での導入が望ましい。しかし、この場合、熱処理温度の制限が大きく、この制限により、基板界面の回復度合いが制限される。例えば、配線形成後におこなうシンターリング工程において、Ｈの導入を行う場合には、温度制限は、約５００℃未満となるが、この程度の低温では、水素アニールによる大きな効果は期待できない。また、Ｈが界面付近に存在する場合、ＮＢＴＩ（Negative Bias Temperature Instability）をより悪化させると言われており、半導体装置の信頼性を低下させる恐れがある。
また、ゲート電極形成前にＦを導入する場合、イオン注入により基板に与えるダメージが大きく、半導体装置の信頼性を低下させる問題がある。また、ゲート電極形成後にＦを注入する場合、例え、ゲート電極上にマスクを形成したとしても、厳密には、ゲート電極中にＦイオンが注入される場合があると考えられる。特に、ｐＭＩＳの電極中にＢが注入されている場合に、ゲート電極中にＦイオンが注入されると、Ｂが、増速拡散されてしまう。このＢの拡散は、半導体デバイス特性のバラツキ等の原因となり、半導体装置の信頼性低化の原因となる。
また、ゲート絶縁膜に、High-k膜を用いるものの場合、High-k膜と界面における反応は深刻な問題となる。また、High-k膜やメタルゲートを用いる場合、低温化での処理が必要となる。このため、ダミーゲートを用いて基板に拡散層を形成して活性化アニールを行った後、ダミーゲートの除去により絶縁膜に形成されたゲート溝に、ゲートの後付けを行う方法が用いられる（ダマシン法）。このゲート電極の後付けを行う場合、Ｆの十分な導入が困難となってしまう。
従って、この発明は、以上の問題を解決し、Ｓｉ基板とゲート絶縁膜界面に十分なＦの導入を行い、界面準位の低下を可能とする改良した半導体装置の製造方法を提供するものである。
この発明の半導体装置の製造方法においては、基板に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記基板に、フッ素を含む雰囲気中で、約６００℃以下の熱処理を施す熱処理工程と、前記ゲート絶縁膜上に、ゲート電極を形成するゲート電極形成工程と、を備える。
あるいは、この発明の半導体装置の製造方法においては、基板に、ダミーゲート絶縁膜を形成するダミーゲート絶縁膜形成工程と、前記ダミーゲート絶縁膜上にダミーゲート電極を形成するダミーゲート電極形成工程と、前記ダミーゲート絶縁膜とダミーゲート電極とを埋め込むように層間絶縁膜を形成する層間絶縁膜形成工程と、前記層間絶縁膜から、ダミーゲート絶縁膜とダミーゲート電極とを除去し、前記層間絶縁膜に開口を形成する開口形成工程と、少なくとも前記開口内壁に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記基板に、フッ素を含む雰囲気中で、約６００℃以下の熱処理を施す熱処理工程と、少なくとも前記開口内部の前記ゲート絶縁膜上に、ゲート電極を形成する工程と、を備える。
この発明においては、ゲート絶縁膜形成の前後において、Ｆを含む雰囲気中で、約６００℃以下の熱処理を施す。これにより、基板に十分なＦを導入することができる。また、Ｆ導入における熱処理は、約６００℃以下の低温であるため、ゲート絶縁膜、ゲート電極の材料として、High-k膜や、金属を用いる場合であっても、デバイス特性を劣化させることなく、Ｆの十分な導入を行うことができる。従って、デバイス特性の良好な半導体装置を得ることができる。
以下、図面を参照してこの発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
この発明の実施の形態においては、ゲート電極の形成前後において、ゲート電極の形成された基板に、約１００℃〜４００℃で、約１〜１０分程度の熱処理を行う。このような処理により、基板と、ゲート絶縁膜の界面に、十分にＦを導入し、Ｓｉ−Ｆ結合を形成することにより、界面準位の低下を図る。
ここで、Ｆ導入のタイミングとしては、ゲート絶縁膜の形成後であっても、また、ゲート絶縁膜の形成前であってもよい。どちらのタイミングでＦ導入を行っても、界面に十分な量のＦを導入することができる。また、ゲート絶縁膜が積層構造になる場合には、各膜の成膜の途中でＦ導入を行ってもよい。
また、Ｆ導入処理の温度は、１００〜４００℃程度の温度に限られるものではなく、約６００℃以下であればよい。このように低温であっても、Ｆ２（フッ素）等を雰囲気としたアニールにより、十分に、界面にＦが導入される。また、High-k膜をゲート絶縁膜として用いる等、熱耐性の低い膜を成膜した後に、Ｆの導入を行うことを考慮すれば、熱処理温度は、約５５０℃〜５００℃以下であることが、より好ましい。また、更に好ましくは、１００〜４００℃程度の温度で行うことがよく、この実施の形態の方法によれば、この程度の低温でも、Ｆの十分な導入が可能である。
また、処理時間も、約１〜１０分程度に限られるものではない。この処理時間は、ダングリングボンドを防止するために導入が必要なＦの量、また、半導体装置の製造におけるスループット等、様々な要因を考慮して決定すればよい。
また、アニールの雰囲気としては、例えば、Ｎ２との混合比で、１〜１０%程度に希釈したＦ２雰囲気、または、Ｆを含有するエッチング系のガス、例えば、フロロカーボン系ガス（ＣＦ４、Ｃ２Ｆ６、Ｃ３Ｆ８、Ｃ４Ｆ８、Ｃ４Ｆ４、Ｃ４Ｆ６、Ｃ５Ｆ８）や、トリフルオロメタン（ＣＨＦ３）、ジフルオロメタン（ＣＨ２Ｆ２）、六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）、三フッ化塩素（ＣｌＦ３）等が好適である。これらのガスを用いることにより、約６００℃以下の低温においても、十分なＦの導入が実現される。
実施の形態１．
図１は、この発明の実施の形態１における半導体装置について説明するための断面模式図である。
実施の形態１における半導体装置は、ｐチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor；以下、ｐＭＯＳと称する）である。
図１は、この発明の実施の形態１における半導体装置について説明するための断面模式図である。
実施の形態１における半導体装置は、ｐチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor；以下、ｐＭＯＳと称する）である。
図１に示すように、半導体装置のＳｉ基板２には、素子分離領域（ＳＴＩ；Shallow Trench Isolation）４が形成され、ＳＴＩ４により分離された部分にｎＷＥＬＬ６が形成されている。また、Ｓｉ基板２表面付近には、比較的接合深さの浅いエクステンション８が形成され、その外側に、比較的接合深さの深いソース/ドレイン１０が形成されている。
また、ソース・ドレイン１０間のチャネル領域部分のＳｉ基板２上には、ＳｉＯ２膜からなるゲート絶縁膜１２が形成されている。ゲート絶縁膜の膜厚は約１〜２nmである。
また、ソース・ドレイン１０間のチャネル領域部分のＳｉ基板２上には、ＳｉＯ２膜からなるゲート絶縁膜１２が形成されている。ゲート絶縁膜の膜厚は約１〜２nmである。
ゲート絶縁膜１２上には、ポリシリコンからなるゲート電極１４が形成されている。また、ゲート絶縁膜１２と、ゲート電極１４との側面部には、サイドウォール１６が形成されている。更に、Ｓｉ基板２上には、ゲート絶縁膜１２、ゲート電極１４、及び、サイドウォール１６を埋め込むようにして、層間絶縁膜１８が形成されている。層間絶縁膜１８には、その表面から、Ｓｉ基板２のソース・ドレイン１０表面に至るコンタクトプラグ２０が形成されている。
図２は、Ｓｉ基板２とゲート絶縁膜１２との界面付近におけるＦ（フッ素）濃度を説明するためのグラフ図である。図２において、横軸の原点は、ゲート絶縁膜１２とＳｉ基板２との界面を示し、横軸は、界面を基準とした深さ方向の距離（nm）を表している。また、縦軸は、Ｆの含有量（cm-3）を示す。
図２に示すように、Ｓｉ基板２と、ゲート絶縁膜１２との界面付近のＦ含有量は、界面近傍をピークとし、このピークにおいて、１×１０２０（ｃｍ-３）を越える量のＦ原子を含有する。Ｓｉ基板２及びゲート絶縁膜１２中に含有するＦは、主に、Ｓｉ−Ｆ結合を形成しているものと考えられる。即ち、ゲート絶縁膜１２と、Ｓｉ基板２との界面付近におけるＳｉのダングリングボンド（未結合手）が、Ｆで終端されている。これにより、Ｓｉ基板２、ゲート絶縁膜１２界面における界面準位の低減が図られている。
図３は、この発明の実施の形態１における半導体装置の製造方法を説明するためのフロー図である。また、図４〜図８は、この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
以下、図３〜図８を参照して、この発明の実施の形態１における半導体装置の製造方法について、具体的に説明する。
以下、図３〜図８を参照して、この発明の実施の形態１における半導体装置の製造方法について、具体的に説明する。
まず、図４に示すように、Ｓｉ基板２上にＳＴＩ４を形成する（ステップＳ１０２）。ＳＴＩ４は、Ｓｉ基板２に比較的浅い溝を形成した後、この溝に、ＳｉＯ２を埋め込むことにより形成される。その後、Ｓｉ基板２上に犠牲酸化膜２２を形成し、犠牲酸化膜２２を介して、ｎ型不純物を注入する（ステップＳ１０４）。これにより、Ｓｉ基板２に、ｎＷＥＬＬ６が形成される。
次に、Ｓｉ基板２の洗浄を行う（ステップＳ１０６）。この洗浄により、Ｓｉ基板２上に形成された、犠牲酸化膜２２と自然酸化膜とが除去される。
次に、図５に示すように、Ｓｉ基板２上に、ゲート絶縁膜１２の材料膜として、ＳｉＯ２膜を形成する（ステップＳ１０８）。ＳｉＯ２膜（ゲート絶縁膜）１２は、熱酸化により、約１〜２nmに形成する。
その後、Ｆ２雰囲気中でのアニールを行い、Ｓｉ基板２にＦを導入する（ステップＳ１１０）。具体的には、このアニールにおいて用いる雰囲気は、Ｆ２を、Ｎ２との混合比で、約１〜１０％程度に希釈した雰囲気中である。そして、この雰囲気中にＳｉ基板２を晒して、約１００〜４００℃まで昇温した後、約１〜１０分程度保持する。
このプロセスにより、Ｓｉ基板２中に、十分にＦが導入され、Ｓｉ基板２表面において、Ｓｉ−Ｆ結合が形成され、Ｓｉ基板２とゲート絶縁膜１２の界面の状態が回復される。なお、ここで、界面付近に導入されるＦの量は、図２により説明した通りである。
このプロセスにより、Ｓｉ基板２中に、十分にＦが導入され、Ｓｉ基板２表面において、Ｓｉ−Ｆ結合が形成され、Ｓｉ基板２とゲート絶縁膜１２の界面の状態が回復される。なお、ここで、界面付近に導入されるＦの量は、図２により説明した通りである。
次に、図６に示すように、ゲート電極１４の材料膜として、ポリシリコン膜を形成する（ステップＳ１１２）。ここでは、ＣＶＤ法（Chemical Vapor Deposition）を用いる。その後、ポリシリコン膜（ゲート電極）１４に、ゲート電極の仕事関数を調整する不純物として、Ｂ（ボロン）を注入する（ステップＳ１１４）。
次に、図７に示すように、ポリシリコン膜を、所望のゲート電極１４形状に加工する（ステップＳ１１６）。ここでは、ポリシリコン膜１６上に、フォトリソグラフィ法により、レジストマスクを形成し、これをマスクとして、ポリシリコン膜のエッチングを行う。その後、レジストマスクを除去する。
その後、エクステンション８形成用のＢイオンを注入する（ステップＳ１１８）。エクステンション８は、比較的接合深さの浅い領域となるようにする。その後、Ａｓ等のイオンを注入することにより、エクステンション８の下方に、Ｈａｌｏを形成してもよい（ステップＳ１２０）。
次に、図８に示すように、ゲート電極１４及びゲート絶縁膜１２の側壁に、サイドウォール１６を形成する（ステップＳ１２２）。サイドウォール１６は、ＳｉＮ膜を全体に形成した後、側壁のみにＳｉＮ膜を残すようにエッチバックを行うことによって形成される。
次に、ゲート電極１６と、サイドウォール１６とをマスクにして、Ｂイオンの注入を行う（ステップＳ１２４）。これにより、エクステンション８より、接合深さが深く、濃度の高い、ソース/ドレイン１０が形成される。
その後、ゲート電極１６等を埋め込むようにして、Ｓｉ基板２上に層間絶縁膜１８を形成する（ステップＳ１２６）。更に、層間絶縁膜１８を貫通するコンタクトプラグ２０を形成する（ステップ１２８）。ここでは、層間絶縁膜１８表面から、Ｓｉ基板２のソース/ドレイン１０にまで達するコンタクトホールを開口し、このコンタクトホールにＷ（タングステン）等を埋め込み、その後、層間絶縁膜１８表面が露出するまで、ＣＭＰ（Chemical Mechanical Polishing）等による平坦化を行う。
このようにして、図１に示すような半導体装置が形成される。
このようにして、図１に示すような半導体装置が形成される。
図９は、この発明の実施の形態１における半導体装置におけるＮＢＴＩ（Negative Bias Temperature Instability）と、界面準位について示した図である。図９において、棒グラフは、ＮＢＴＩを示し、折れ線グラフは、実施の形態１における半導体装置（ｐＭＯＳ）及び、同様の方法で製造したｎＭＯＳ両方について、界面準位を比較したものである。横軸は、Ｆ導入濃度を示し、原点より左側は、Ｆ２雰囲気中でのアニール処理を行わない従来の場合、右側は、アニール処理を行った実施の形態１の場合を示す。また、左側縦軸は、ＮＢＴＩ(ΔVth（mV）)、右側縦軸は、界面準位（Ｄｉｔ）(cm-2eV-1)を示す。
図９に示す通り、実施の形態１におけるＦ２雰囲気におけるアニール処理を行った半導体装置の界面準位は、従来のＦ２雰囲気におけるアニール処理を行わないゲート絶縁膜に比して、減少していることがわかる。また、ＮＢＴＩも良好に改善していることがわかる。
以上説明したように、実施の形態１においては、半導体装置のゲート絶縁膜１２と、Ｓｉ基板２との界面をピークに、界面付近にＦが導入されている。これにより、この界面付近に発生するダングリングボンドをＦで終端させることができ、界面準位の減少を図ることができる。従って、ＮＢＴＩの低く、デバイス特性の良好な半導体装置を得ることができる。
また、実施の形態１においては、Ｆ導入のため、Ｆ２雰囲気中にＳｉ基板２を晒し、約１００〜４００℃、１〜１０分間程度のアニールを行う。従って、低温でも、十分なＦの導入を実現することができる。これにより、高温処理によるデバイス特性の劣化を抑えつつ、界面準位を低く抑えた半導体装置を実現することができる。
なお、実施の形態１においては、ｐＭＯＳを形成する場合について説明した。しかし、この発明は、ｐＭＯＳに限るものではなく、ｎＭＯＳに適用することにより、同様の効果を得ることができる。更に、マスキング工程を用いることにより、ｃＭＯＳに適用することもできる。
また、この発明において、各膜の膜厚や成膜方法等は、実施の形態１において説明したものに限るものではない。これらは、必要に応じて、適宜選択しうるものである。
実施の形態２．
図１０は、この発明の実施の形態２における半導体装置を説明するための断面模式図である。
実施の形態２における半導体装置は、ｐチャネルＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor；以下、ｐＭＩＳと称する。）である。
実施の形態２における半導体装置は、実施の形態１に上述した半導体装置と類似するものである。しかし、実施の形態２の半導体装置においては、ゲート絶縁膜１２に代えて、ゲート絶縁膜３０が形成されている。このゲート絶縁膜３０は、Ｓｉ基板２上に形成されたＳｉＯ２膜３２とＳｉｘＮ１−ｘ膜３４との積層膜により構成されている。ここで、ＳｉＯ２膜３２とＳｉｘＮ１−ｘ膜３４との膜厚は、それぞれ、約０．５〜１nm、約０．２〜１nmである。
図１０は、この発明の実施の形態２における半導体装置を説明するための断面模式図である。
実施の形態２における半導体装置は、ｐチャネルＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor；以下、ｐＭＩＳと称する。）である。
実施の形態２における半導体装置は、実施の形態１に上述した半導体装置と類似するものである。しかし、実施の形態２の半導体装置においては、ゲート絶縁膜１２に代えて、ゲート絶縁膜３０が形成されている。このゲート絶縁膜３０は、Ｓｉ基板２上に形成されたＳｉＯ２膜３２とＳｉｘＮ１−ｘ膜３４との積層膜により構成されている。ここで、ＳｉＯ２膜３２とＳｉｘＮ１−ｘ膜３４との膜厚は、それぞれ、約０．５〜１nm、約０．２〜１nmである。
この半導体装置の製造方法は、実施の形態１において説明したものと同様であるが、ゲート絶縁膜３０の構成が異なるため、この部分において、製造方法が異なっている。
具体的には、実施の形態２における半導体装置の形成においては、Ｓｉ基板２の洗浄後（ステップＳ１０６）、熱酸化により、ＳｉＯ２膜３２を、膜厚約０．５〜１nmに形成する。その後、Ｓｉ２Ｃｌ６とＮＨ３を用いて、交互供給ＣＶＤ（ＡＬＤ）法により、ＳｉｘＮ１−ｘ膜３４を、膜厚約０．２〜１nmに形成する。この後、実施の形態１と同様に、Ｆ２の導入を行う（ステップＳ１１０）。
具体的には、実施の形態２における半導体装置の形成においては、Ｓｉ基板２の洗浄後（ステップＳ１０６）、熱酸化により、ＳｉＯ２膜３２を、膜厚約０．５〜１nmに形成する。その後、Ｓｉ２Ｃｌ６とＮＨ３を用いて、交互供給ＣＶＤ（ＡＬＤ）法により、ＳｉｘＮ１−ｘ膜３４を、膜厚約０．２〜１nmに形成する。この後、実施の形態１と同様に、Ｆ２の導入を行う（ステップＳ１１０）。
図１１は、この発明の実施の形態２における半導体装置におけるＮＢＴＩと、界面準位について示した図である。図１１においては、図９と同様に、棒グラフが、ＮＢＴＩを示し、折れ線グラフが、実施の形態２における半導体装置（ｐＭＩＳ）及び、同様の方法で製造したｎＭＩＳ両方の界面準位を示すものである。横軸は、Ｆ導入濃度を示し、原点より左側は、Ｆ２雰囲気中でのアニール処理を行わない従来の場合、右側は、アニール処理を行った実施の形態１の場合を示す。また、左側縦軸は、ＮＢＴＩ(ΔVth（mV）)、右側縦軸は、界面準位（Ｄｉｔ）(cm-2eV-1)を示す。
図１１に示すとおり、実施の形態２におけるＦ２雰囲気におけるアニール処理を行った半導体装置の界面準位は、従来のＦ２雰囲気におけるアニール処理を行わないゲート絶縁膜に比して、減少していることがわかる。また、ＮＢＴＩも良好に改善していることがわかる。また、実施の形態１における半導体装置に比べても、実施の形態２における半導体装置のＮＢＴＩは、更に、低下していることがわかる。これは、ゲート絶縁膜として、ＳｉＮ膜をキャップすることにより、ゲート電極中のＢの突き抜けを、より効果的に抑えることができるためである。
以上説明したように、実施の形態２においては、ゲート絶縁膜３０の最上膜として、ＳｉｘＮ１−ｘ膜３４を用いている。従って、ゲート電極１４にＢを注入している場合にも、ゲート電極１４からのＢの突き抜け防止をより確実に行うことができる。また、従来、ＳｉＮを用いると、Ｎにより、界面準位が増加することが問題となっていたが、この実施の形態２においては、界面に、Ｆを導入することにより、界面準位を、低く抑えることができる。従って、デバイス特性の良好な半導体装置を得ることができる。
また、実施の形態２においては、ｐＭＩＳを形成する場合について説明した。しかし、この発明は、ｐＭＩＳに限るものではなく、ｎＭＩＳに適用することにより、同様の効果を得ることができる。更に、マスキング工程を用いることにより、ｃＭＩＳに適用することもでき、例えば、ｐＭＩＳ、ｎＭＩＳとで、ゲート絶縁膜の膜種、膜厚が異なるｃＭＩＳ等に適用することもできる。
また、この発明において、各膜の膜厚や成膜方法等は、実施の形態２において説明したものに限るものではない。これらは、必要に応じて、適宜選択しうるものである。
その他は、実施の形態１と同様であるから説明を省略する。
その他は、実施の形態１と同様であるから説明を省略する。
実施の形態３．
図１２は、実施の形態３における半導体装置を説明するための断面模式図である。
図１２に示す半導体装置は、実施の形態１の図１に示す半導体装置と類似する。しかし、図１２の半導体装置は、ゲート絶縁膜１２に代えて、ゲート絶縁膜４０が形成されている。ゲート絶縁膜４０は、Ｓｉ基板２側から順に、ＳｉＯ２膜４２、High-k膜４４、ＳｉｘＮ１−ｘ膜４６の積層された膜となっている。各膜の膜厚は、約０．５〜１nm、約１〜３nm、約０．２〜１nmである。
図１２は、実施の形態３における半導体装置を説明するための断面模式図である。
図１２に示す半導体装置は、実施の形態１の図１に示す半導体装置と類似する。しかし、図１２の半導体装置は、ゲート絶縁膜１２に代えて、ゲート絶縁膜４０が形成されている。ゲート絶縁膜４０は、Ｓｉ基板２側から順に、ＳｉＯ２膜４２、High-k膜４４、ＳｉｘＮ１−ｘ膜４６の積層された膜となっている。各膜の膜厚は、約０．５〜１nm、約１〜３nm、約０．２〜１nmである。
この半導体装置の製造方法は、実施の形態１において説明した半導体装置の製造方法と類似する。しかしながら、上述のようにゲート絶縁膜４０の構造が異なるため、その部分において半導体装置の製造方法は異なっている。具体的には、ＳｉＯ２膜４２の形成後、ＡＬＤ（Atomic Layer Deposition）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などにより、High-k膜４４を成膜する。その後、ＳｉｘＮ１−ｘ膜４６を、Ｓｉ２Ｃｌ６とＮＨ３との交互ＣＶＤ法により形成する。その後、上述したステップＳ１１０と同様の条件下で、Ｆ２雰囲気中でのアニールを行う。その後の工程は、実施の形態１に説明したものと同様である。
以上説明したように、実施の形態３における半導体装置においても、ＳｉＯ２膜４２とＳｉ基板２の界面付近において、Ｆが導入され、Ｓｉ-Ｆ結合が形成されている。これにより、界面付近に発生するダングリングボンドを抑えることができ、界面準位の増加を抑えることができる。また、ここでのＦ２雰囲気下でのアニール処理は、約１００〜４００℃と低温である。従って、High-k膜４４形成後であっても、High-k膜界面における界面反応を抑えつつ、Ｓｉ基板２とゲート絶縁膜３０の界面付近に十分なＦの導入を行うことができる。
なお、High-k膜の材料としては、必ずしもこれに限るものではないが、チタン酸化物、ジルコニウム酸化物、ランタン酸化物、タンタル酸化物、アルミナ酸化物、ハフニウム酸化物のいずれか、あるいは、これらを組み合わせた形の材料が考えられる。
また、実施の形態３においては、ｐＭＩＳを形成する場合について説明した。しかし、この発明は、ｐＭＩＳに限るものではなく、ｎＭＩＳに適用することにより、同様の効果を得ることができる。更に、マスキング工程を用いることにより、ｃＭＩＳに適用することもでき、例えば、ｐＭＩＳ、ｎＭＩＳとで、ゲート絶縁膜の膜種、膜厚が異なるｃＭＩＳ等に適用することもできる。
また、この発明において、各膜の膜厚や成膜方法等は、実施の形態３において説明したものに限るものではない。これらは、必要に応じて、適宜選択しうるものである。
その他は、実施の形態１と同様であるから説明を省略する。
その他は、実施の形態１と同様であるから説明を省略する。
実施の形態４．
図１３は、この発明の実施の形態４における半導体装置について説明するための断面模式図である。
実施の形態４における半導体装置は、ｐＭＩＳであり、実施の形態３における半導体装置と類似するものである。但し、実施の形態４における半導体装置は、ダマシンゲート構造を有する。
図１３は、この発明の実施の形態４における半導体装置について説明するための断面模式図である。
実施の形態４における半導体装置は、ｐＭＩＳであり、実施の形態３における半導体装置と類似するものである。但し、実施の形態４における半導体装置は、ダマシンゲート構造を有する。
具体的に、Ｓｉ基板５０には、ＳＴＩ５２、ｎＷＥＬＬ５４、エクステンション５６とその外側のソース/ドレイン５８とが形成されている。また、ソース/ドレイン５８表面には、ＮｉＳｉ層６０が形成されている。
また、Ｓｉ基板５０表面上には、エッチングストッパ膜６２を介して、層間絶縁膜６４が形成されている。また、層間絶縁膜６４及びエッチングストッパ膜６２の、Ｓｉ基板２のチャネル部上に位置する部分には、ゲート溝６６が形成されている。ゲート溝６６内壁部には、ゲート絶縁膜７０が形成されている。ゲート絶縁膜７０は、ゲート溝６６底部に形成されたＳｉＯ２膜７２と、ゲート溝６６内の側面、ゲート溝６６開口部付近の層間絶縁膜６４の表面、及びＳｉＯ２膜７２上に形成された、High-k膜７４と、High-k膜７４に接して形成された、ＳｉｘＮ１−ｘ膜７６により構成されている。ＳｉＯ２膜７２、High-k膜７４、ＳｉｘＮ１−ｘ膜７６の、ゲート溝６６底部における膜厚は、それぞれ、約０．５〜１nm、約１〜３nm、約０．２〜１nmである。
また、ゲート溝６６内を埋め込むように、断面Ｔ字型に、ゲート電極７８が形成されている。ゲート電極７８は、例えば、ＴｉＮ等の金属で構成されている。ゲート電極７８の側面には、ゲート絶縁膜７０を介して、サイドウォール８０が形成されている。
先に説明したエッチングストッパ膜６２は、即ち、サイドウォール８０とＳｉ基板５０とに接するように形成され、更に、層間絶縁膜６４は、エッチングストッパ膜６２上に積層されている。
また、層間絶縁膜６４とエッチングストッパ膜６２とを貫通して、ソース/ドレイン５８表面のＮｉＳｉ層６０に至る、コンタクトプラグ８２が形成されている。
また、層間絶縁膜６４とエッチングストッパ膜６２とを貫通して、ソース/ドレイン５８表面のＮｉＳｉ層６０に至る、コンタクトプラグ８２が形成されている。
以上のように形成されたゲート絶縁膜７０及びＳｉ基板５０界面付近のＦの含有量は、実施の形態１〜３と類似するものである。即ち、Ｓｉ基板５０との界面付近におけるＦの含有量は、界面においてピークを有し、その量は、約５×１０２０（cm-3）である。
図１４は、この発明の実施の形態４における半導体装置の製造方法について説明するためのフロー図である。また、図１５〜図２１は、実施の形態４における半導体装置の製造過程における状態を説明するための断面模式図である。
以下、図１４〜図２０を用いて、この発明の実施の形態４における半導体装置の製造方法について説明する。
以下、図１４〜図２０を用いて、この発明の実施の形態４における半導体装置の製造方法について説明する。
まず、実施の形態１におけるステップＳ１０２〜Ｓ１０６と同様に、Ｓｉ基板５０上に、ＳＴＩ４、ｎＷＥＬＬ６を形成した後、洗浄を行う（ステップＳ２０２〜Ｓ２０６）。
その後、図１５に示すように、ダミーゲート絶縁膜８２を形成し、ダミーゲート電極８４の材料膜としてポリシリコン膜を堆積する（ステップＳ２０８〜Ｓ２１０）。
その後、図１５に示すように、ダミーゲート絶縁膜８２を形成し、ダミーゲート電極８４の材料膜としてポリシリコン膜を堆積する（ステップＳ２０８〜Ｓ２１０）。
次に、ダミーゲート電極の加工を行う（ステップＳ２１４）。ここでは、実施の形態１のステップＳ１１６と同様に、フォトリソグラフィ法により所望の形状のレジストマスクを形成した後、このレジストマスクをマスクとして、ポリシリコン膜（ダミーゲート電極）８４及びダミーゲート絶縁膜８２のエッチングを行う。
次に、エクステンション５６の形成を行う（ステップＳ２１６）。ここでは、ダミーゲート電極８４をマスクとして、Ｂイオンの注入を行う。その後、必要に応じて、例えばＡｓイオンの注入により、エクステンション５６の下方に、Ｈａｌｏを形成してもよい（ステップＳ２１８）。
次に、図１６に示すように、ダミーゲート電極８４とダミーゲート絶縁膜８２との側面にサイドウォール８０を形成する（Ｓ２２０）。更に、ダミーゲート電極８４とサイドウォール８０とをマスクとして、Ｂイオンの注入を行い、ソース/ドレイン５８を形成する（ステップＳ２２）。その後、エクステンション８、ソース/ドレイン１０に注入された不純物活性化のための熱処理を行う（ステップＳ２２４）。ここでの熱処理温度は約１０００℃程度であり、熱処理時間は、約３秒である。
次に、図１７に示すように、ＮｉＳｉ層６０を形成する（ステップＳ２２６）。ここでは、基板上に露出する部分全面に、まず、Ｎｉ膜を形成した後、熱処理を施すことにより、ＮｉとＳｉとを反応させる。これにより、自己整合的に、Ｓｉ基板５０の、表面が露出する部分に、即ち、主に、ソース/ドレイン５８上に、ＮｉＳｉ層６０が形成される。なお、ここでは、Ｎｉに代えて、Ｃｏを用いて、ＣｏＳｉ層を形成してもよい。
次に、エッチングストッパ膜を、基板全面に形成する（ステップＳ２２８）。その後、エッチングストッパ膜６２上に、層間絶縁膜６４を形成する（ステップＳ２３０）。その後、ＣＭＰにより、平坦化を行い（ステップＳ２３２）、これにより、ダミーゲート電極８４の表面を露出させる。
次に、図１８２示すように、ダミーゲート電極８４及びダミーゲート絶縁膜８２を除去する（ステップＳ２３４）。ここでは、エッチングによる除去を行い、これにより、層間絶縁膜６４及びエッチングストッパ膜６２に、ゲート溝６６が形成される。
次に、図１９に示すように、ゲート溝６６内部の底面にＳｉＯ２膜を形成する（ステップＳ２３６）。ここでは、熱酸化を行うことにより、ゲート溝６６の底部にのみ選択的に、極薄いＳｉＯ２膜を形成する。その後、ゲート溝６６の内壁部を含めて、表面に露出する部分全面に、High-k膜７４を形成する（ステップＳ２３８）。High-k膜７４は、ここでは、ＡＬＤ法、あるいは、ＭＯＣＶＤ法等を用いて形成する。
次に、図２０に示すように、High-k膜７４上に、ＳｉｘＮ１-ｘ膜７６を形成する（ステップＳ２４０）。ＳｉｘＮ１−ｘ膜７６は、交互供給ＣＶＤ法により形成する。
次に、Ｆの導入を行う（ステップＳ２４２）。具体的には、実施の形態１と同様に、Ｆ２雰囲気中に、基板を晒し、約１００〜４００℃に昇温して、約１〜１０分間のアニールを行う。このとき、Ｆ２雰囲気は、窒素との混合比で、約１〜１０％程度に希釈した雰囲気とする。これにより、ＳｉＯ２膜７２と、Ｓｉ基板５０との界面付近に多量のＦが導入され、界面付近に存在するＳｉの未結合手と、導入されたＦとが結合し、Ｓｉ−Ｆ結合が形成される。
次に、図２１に示すように、ＳｉｘＮ１−ｘ膜７６上に、ゲート電極７８の材料膜としてＴｉＮ膜を形成する。その後、リソグラフィ工程を用いて、レジストマスクを形成し、エッチングを行うことにより、Ｔ字型のゲート電極を形成する（ステップＳ２４４）。
その後、層間絶縁膜６４及びエッチングストッパ膜６２を貫通するコンタクトホールを形成し、コンタクトホールに導電部材を埋め込むことにより、コンタクトプラグを形成する（ステップＳ２４６）。このようにして、図１３に示す半導体装置を形成することができる。
図２２は、この発明の実施の形態４における半導体装置におけるＮＢＴＩと、界面準位を表したグラフ図である。図２２においては、図９と同様に、棒グラフが、ＮＢＴＩを示し、折れ線グラフが、実施の形態４における半導体装置（ｐＭＩＳ）及び、同様の方法で製造したｎＭＩＳ両方の界面準位を示すものである。また、横軸は、Ｆ導入濃度を示し、原点より左側は、Ｆ２雰囲気中でのアニール処理を行わない従来の場合、右側は、アニール処理を行った実施の形態４の場合を示す。また、左側縦軸は、ＮＢＴＩ(ΔVth（mV）)、右側縦軸は、界面準位（Ｄｉｔ）(cm-2eV-1)を示す。
図１１に示すとおり、実施の形態４におけるＦ２雰囲気におけるアニール処理を行った半導体装置の界面準位は、従来のＦ２雰囲気におけるアニール処理を行わないゲート絶縁膜に比して、減少していることがわかる。また、ＮＢＴＩも良好に改善していることがわかる。また、実施の形態１における半導体装置に比べても、実施の形態４における半導体装置のＮＢＴＩは、更に、低下していることがわかる。これは、ゲート絶縁膜として、ＳｉＮ膜を用いることにより、ゲート電極中のＢの突き抜けを、より効果的に抑えることができるためである。
以上説明したように、実施の形態２においても、界面付近に、Ｆを効率よく導入することができる。これにより、Ｓｉ基板とゲート絶縁膜の界面付近に発生するダングリングボンドを抑え、デバイス特性の良好な半導体装置を得ることができる。
また、実施の形態２においては、ゲート電極後付けによる方法を用いている。一般に、ゲート電極の後付けを行う場合、各工程における温度の制限が大きい。しかしながら、実施の形態２におけるＦ２の導入においては、低温での処理を行うことができる。従って、十分なＦの導入を行いつつも、処理温度を低く抑えることができ、良好な半導体装置を実現することができる。
なお、実施の形態４おいては、ゲート絶縁膜として、ＳｉＯ２膜/High-k膜/ＳｉｘＮ１−ｘ膜の積層膜を用いる場合について説明した。しかし、この発明はこれに限るものではない。例えば、ゲート絶縁膜としては、ＳｉＯ２膜上に、High-k膜を堆積し、２層構造としたものなどであっても良い。
また、実施の形態４においては、ｐＭＩＳを形成する場合について説明した。しかし、この発明は、ｐＭＩＳに限るものではなく、ｎＭＩＳに適用することにより、同様の効果を得ることができる。更に、マスキング工程を用いることにより、ｃＭＩＳに適用することもでき、例えば、ｐＭＩＳ、ｎＭＩＳとで、ゲート絶縁膜の膜種、膜厚が異なるｃＭＩＳ等に適用することもできる。
また、この発明において、各膜の膜厚や成膜方法等は、実施の形態４において説明したものに限るものではない。これらは、必要に応じて、適宜選択しうるものである。
その他は、実施の形態１〜３と同様であるから説明を省略する。
その他は、実施の形態１〜３と同様であるから説明を省略する。
２ Ｓｉ基板
４ ＳＴＩ
６ ｎＷＥＬＬ
８ エクステンション
１０ ソース/ドレイン
１２ ゲート絶縁膜
１４ ゲート電極
１６ サイドウォール
１８ 層間絶縁膜
２０ コンタクトプラグ
２２ 犠牲酸化膜
３０ ゲート絶縁膜
３２ ＳｉＯ２膜
３４ ＳｉｘＮ１−ｘ膜
４０ ゲート絶縁膜
４２ ＳｉＯ２膜
４４ High-ｋ膜
４６ ＳｉｘＮ１−ｘ膜
５２ Ｓｉ基板
５４ ＳＴＩ
５６ ｎＷＥＬＬ
５８ エクステンション
６０ ソース/ドレイン
６２ エッチングストッパ膜
６４ 層間絶縁膜
６６ ゲート溝
７０ ゲート絶縁膜
７２ ＳｉＯ２膜
７４ High-k膜
７６ ＳｉｘＮ１−ｘ膜
７８ ＴｉＮ膜
８０ サイドウォール
８２ ダミーゲート絶縁膜
８４ ダミーゲート電極
４ ＳＴＩ
６ ｎＷＥＬＬ
８ エクステンション
１０ ソース/ドレイン
１２ ゲート絶縁膜
１４ ゲート電極
１６ サイドウォール
１８ 層間絶縁膜
２０ コンタクトプラグ
２２ 犠牲酸化膜
３０ ゲート絶縁膜
３２ ＳｉＯ２膜
３４ ＳｉｘＮ１−ｘ膜
４０ ゲート絶縁膜
４２ ＳｉＯ２膜
４４ High-ｋ膜
４６ ＳｉｘＮ１−ｘ膜
５２ Ｓｉ基板
５４ ＳＴＩ
５６ ｎＷＥＬＬ
５８ エクステンション
６０ ソース/ドレイン
６２ エッチングストッパ膜
６４ 層間絶縁膜
６６ ゲート溝
７０ ゲート絶縁膜
７２ ＳｉＯ２膜
７４ High-k膜
７６ ＳｉｘＮ１−ｘ膜
７８ ＴｉＮ膜
８０ サイドウォール
８２ ダミーゲート絶縁膜
８４ ダミーゲート電極
Claims (6)
- Ｓｉ基板に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記Ｓｉ基板に、フッ素を含む雰囲気中で、６００℃以下の熱処理を施す熱処理工程と、
前記ゲート絶縁膜上に、ゲート電極を形成するゲート電極形成工程と、
を、備えることを特徴とする半導体装置の製造方法。 - Ｓｉ基板に、ダミーゲート絶縁膜を形成するダミーゲート絶縁膜形成工程と、
前記ダミーゲート絶縁膜上にダミーゲート電極を形成するダミーゲート電極形成工程と、
前記ダミーゲート絶縁膜とダミーゲート電極とを埋め込むように層間絶縁膜を形成する層間絶縁膜形成工程と、
前記層間絶縁膜から、ダミーゲート絶縁膜とダミーゲート電極とを除去し、前記層間絶縁膜に開口を形成する開口形成工程と、
少なくとも前記開口内壁に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記Ｓｉ基板に、フッ素を含む雰囲気中で、６００℃以下の熱処理を施す熱処理工程と、
少なくとも前記開口内部の前記ゲート絶縁膜上に、ゲート電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記ゲート電極は、金属からなることを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記ゲート絶縁膜は、酸化膜と窒化膜との積層膜、酸化膜と高誘電率膜との積層膜、酸窒化膜と高誘電率膜との積層膜、酸化膜と高誘電率膜と酸窒化膜との積層膜、酸化膜、又は、酸窒化膜であることを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
- 前記熱処理工程の後に続く工程は、プロセス温度を６００℃以下で行うことを特徴とする請求項１からの４のいずれかに記載の半導体装置の製造方法。
- 前記熱処理工程は、前記ゲート絶縁膜形成工程の前に行われることを特徴とする請求項１から５のいずれかに記載の半導体装置の製造方法。
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