CN102177573B - 具有刻面硅化物接触的半导体器件和相关制造方法 - Google Patents

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Abstract

所披露的主题涉及半导体晶体管器件和相关制造技术，其能够用于形成具有相对于传统硅化物接触(contact)更大的有效尺寸的硅化物接触。根据本文披露的工艺制造的半导体器件(200)包括半导体材料(102)的层和覆盖于该半导体材料(102)的层上的栅极结构(112，128)。沟道区(218)形成于半导体材料(102)的层中，该沟道区(218)在该栅极结构(112，128)下。半导体器件(200)还包括在半导体材料(102)的层中的源极区和漏极区(216)，其中该沟道区(218)位于该源极和漏极区(216)之间。而且，半导体器件(200)包括覆盖该源极区和漏极区(216)的刻面形硅化物接触区域(210，308，406)。

Description

具有刻面硅化物接触的半导体器件和相关制造方法
技术领域
本文描述的本主题的实施方式大体涉及半导体器件。尤其是，本主题的实施方式涉及呈现增加的硅化物-到-硅结面积的硅化物源极和漏极接触区的使用。
背景技术
大多数现代集成电路(IC)是由多个互联的场效应晶体管(FET)实现的，该场效应晶体管可以被实现为金属氧化物半导体场效应晶体管(MOSFET或MOS晶体管)。MOS晶体管可被实现为P型器件(即，PMOS晶体管)或N型器件(即，NMOS晶体管)。而且，半导体器件可以包括PMOS和NMOS晶体管两者，且这种器件被通称为互补MOS或CMOS器件。MOS晶体管包括在半导体衬底上方形成的、作为控制电极的栅极，和在该半导体衬底内形成的、间隔开的源极和漏极区，电流可在其间流动。该源极区和漏极区通常通过在该源极区和漏极区上形成的相应的导电接触(conductive contact)访问。施加到栅极电极、源极接触和漏极接触的偏压控制电流在该栅极电极下方、源极区和漏极区之间、在该半导体衬底中的沟道的流动。隔离层(insulating layer)中形成的导电金属互连(插头(plug))通常被用于将偏压传递到栅极、源极和漏极接触。
对更高芯片密度的期望已驱动了能够产生具有更小尺寸的器件的制造工艺的研发。随着器件越变越小，相邻晶体管(例如，对于CMOS实现)的栅极堆垛之间的节距(pitch)也变得越来越小。依次，相邻栅极堆垛之间的硅化物接触区的可用面积成比例缩小。这种可用区域也可被称为硅化物接触窗或硅化物窗。当该硅化物接触窗缩小时，由于硅化物-到-硅结(junction)面积的减小，相应的接触电阻增大。很高的接触电阻是不好的，而且对于现代工艺节点(例如，65nm、45nm、32nm)和其他小尺度技术是很有问题的。
90nm技术的硅化物接触窗是约180nm，65nm技术的硅化物接触窗是约140nm，45nm技术的硅化物接触窗是约90nm，而32nm技术的硅化物接触窗是仅约60nm。当从90nm技术向32nm技术进步时，垫片(spacer)(其形成于该栅极堆垛的侧壁上)的大小可在某种程度上被减小以试图保持可容忍的硅化物接触窗。然而，当使用较小尺度技术(比如32nm技术)时，最小垫片大小可能被限制。在这种情况下，硅化物接触窗的大小不能得以保持，这导致不良的高接触电阻。例如，使用90nm技术制造的典型NMOS晶体管的外电阻(其受接触电阻的影响)可能相对较低(约270欧姆-微米)，而使用32nm技术制造的典型NMOS晶体管的外电阻可能相对较高(约430欧姆-微米)。较高的外电阻可能显著降低器件性能。
发明内容
本文所述的科技和技术可被用于减少硅化物接触电阻并因此减少晶体管的外电阻。接触电阻的减少对于小尺度工艺节点技术(例如，32nm技术)可能是特别重要的。
上述及其他方面可进一步由制造半导体器件的方法的实施方式执行。该方法包括而不限于：提供具有半导体材料层的衬底；创建覆盖该半导体材料层的栅极结构；毗邻该栅极结构在该半导体材料层中形成缺口；并使用填充剂半导体材料至少部分填充该缺口，以在该缺口中形成刻面形半导体区域。
还提供制造半导体器件的另一方法。这个方法开始于提供具有半导体材料层的衬底。该方法通过创建覆盖该半导体材料层的栅极结构、毗邻该栅极结构在该半导体材料层中形成刻面形缺口，以及在该刻面形缺口的暴露表面上形成硅化物接触区域而继续。
在半导体器件的实施方式中可发现上述及其它方面，其包括半导体材料层、覆盖该半导体材料层的栅极结构、在该半导体材料层中的沟道区、该沟道区覆盖该栅极结构以及在该半导体材料中的源极和漏极区，该沟道区位于该源极区和漏极区之间。该半导体器件还包括覆盖该源极区和漏极区的刻面形硅化物接触区域。
提供本发明内容是为了以简化的形式介绍概念的选择，下面在具体实施方式部分会进一步描述。本发明内容不是为了确定所要求保护的主题的关键特征或必要特征，也不是为了用于协助确定所要求保护的主题的范围。
附图说明
结合以下附图，参考具体实施方式和权利要求，可以得到对本主题的更完整的理解，在各图中类似的参考标号指示类似的元素。
图1-4是描绘半导体器件的栅极结构的形成的剖面视图；以及
图5是具有三个毗邻的栅极结构的半导体器件结构的剖面视图；
图6-11是描绘根据第一实施方式的半导体器件的制造的剖面视图；
图12-14是描绘根据第二实施方式的半导体器件的制造的剖面视图；以及
图15和16是描绘根据第三实施方式的半导体器件的制造的剖面视图。
具体实施方式
以下具体实施方式在本质上是示意性的，不是为了限制本主题的实施方式或这些实施方式的应用或使用。本文使用的词语“示例性”意味着“充当示例、实例或示意”。本文描述为“示例性”的任何实现不必然被解释为相对其它实现是优选的或更好的。而且，不受在前面的技术领域、背景技术、发明内容或下面的具体实施方式中介绍的任何明示或暗示的理论的限制。
为了简明，本文不详细描述有关半导体器件制造的传统方法。而且，本文描述的各种任务和工艺步骤可以合并到更全面的流程或工艺中，该流程或工艺具有本文没有详细描述的更多的步骤或功能。尤其是，基于半导体的晶体管的制造中的各步骤是大家所熟知的，因此，为了简明，本文只是简单地提到或者完全省略了许多传统的步骤，而没有提供众所周知的工艺细节。
本文所述的科技和技术可被用于制造MOS晶体管器件，包括NMOS晶体管器件、PMOS晶体管器件和CMOS晶体管器件。尽管术语“MOS器件”本身指的是具有金属栅极电极和氧化物栅极绝缘体的器件，然而此术语在本文全文中用于指示任何的半导体器件，其中该半导体器件包括位于栅极绝缘体(无论是氧化物还是其它绝缘体)上方的导电栅极电极(无论是金属的还是其它导电材料的)，该栅极绝缘体又位于半导体衬底上方。
本文描述的制造工艺带来相对于传统工艺更大的硅化物接触尺寸和更低的接触电阻。在实践中，对于相同的栅极节距和相同的垫片大小，本文描述的制造工艺能将硅化物接触的尺寸增大多达百分之四十(与传统工艺相比)。因而，如下所述的新方案减小了硅化物接触电阻并因此减小了半导体晶体管器件的外电阻。这带来驱动电流/速度的显著提升。
图1-4是描绘半导体器件的栅极结构的形成的剖面视图。该制造工艺开始于提供或形成具有半导体材料102的层的衬底100。尽管可以使用任何合适的半导体材料，然而对于本实施方式，半导体材料102是硅材料，其中本文使用的术语“硅材料”涵盖通常在半导体行业中使用的大致单晶和相对纯的硅材料，以及混有其它元素(比如锗、碳等)的硅。替代地，半导体材料102可以是锗、砷化镓等等。根据具体实施方式，半导体材料102可以被如此定向以便其{100}平面或其{110}平面对应于其上表面103。半导体材料102可以初始是N型或P型之一(但通常是P型)，而随后以适当方式掺杂半导体材料102以形成有源区(active regions)。有源区能用于晶体管器件的源极区和漏极区。半导体材料层102可以实现于绝缘体硅(SOI)衬底中，其中半导体材料102位于绝缘体材料层上，而绝缘体材料层又由载体层支撑。替代地，半导体材料层102可以实现于体块(bulk)硅衬底而不是SOI衬底中。
图1描绘了在半导体材料102上形成栅极绝缘体层104、在栅极绝缘体层104上形成栅极电极材料层106、在栅极电极材料层106上形成衬垫(pad)氧化物层108以及在衬垫氧化物层108上形成衬垫氮化物层110后的衬底100。所产生的结构包括覆盖半导体材料102的栅极绝缘体层104、覆盖栅极绝缘体层104的栅极电极材料106、覆盖栅极电极材料106的衬垫氧化物层108以及覆盖衬垫氧化物层108的衬垫氮化物层110。
栅极绝缘体层104通常由氧化物材料(例如，氧化硅)形成。栅极绝缘体层104可以由一层热生长的二氧化硅或沉积的绝缘体，比如氧化硅、氮化硅，高k栅极电介质，比如HfO2、HfSiO2、HfSiON等形成。栅极绝缘体层104优选具有约1-10nm的厚度，尽管实际的厚度可以根据该晶体管在所实现的电路中的具体应用来确定。沉积的绝缘体可以是通过例如化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子增强化学气相沉积(PECVD)或原子层沉积(ALD)沉积的。
栅极电极材料106可以是而不限于：金属材料；多晶硅材料；高介电常数金属材料等等。根据某些实施方式，栅极电极材料106是作为无掺杂多晶硅沉积的，随后通过离子注入而掺入杂质。作为一个示例，该多晶硅可以是通过硅烷的氢还原由LPCVD沉积的。然而，可以使用额外的工艺步骤实现图1中所示的结构。例如，衬垫氧化物层108在栅极电极材料106上生长到期望厚度，并使用适当的化学气相沉积(CVD)技术将衬垫氮化物层110沉积在衬垫氧化物层108上方。
然后图1中所示的衬底100被以光刻方式图案化且下面的衬垫氮化物层110、衬垫氧化物层108、栅极电极材料106和栅极绝缘体层104被蚀刻以在半导体材料102上形成栅极堆垛112(图2)。栅堆栈112包括从栅极绝缘体层104形成的栅极绝缘体114、从栅极电极材料106形成的栅极电极116以及从衬垫氮化物层110形成的氮化物盖(cap)118。栅极堆垛112还包括位于栅极电极116和氮化物盖118之间的衬垫氧化物120。通过例如使用氯或HBr/O2化学物质的活性离子蚀刻(RIE)多晶硅可以被蚀刻为期望的图案且例如通过使用CHF3、CF4或SF6化学物质的RIE可以蚀刻硬掩模和栅极绝缘材料。
尽管在图2中所示的工艺中的步骤之后可以执行其它制造步骤或子工艺，然而此示例通过毗邻栅极堆垛112的侧壁形成垫片122而继续(图3)。垫片122通常是通过保形沉积覆盖栅极堆垛112和半导体材料102的暴露表面的介电材料层而形成的。该介电材料是适当的绝缘体，比如氧化硅和/或氮化硅，优选为氮化硅。该介电材料可以通过例如原子层沉积(ALD)、CVD、LPCVD、半大气压化学气相沉积(SACVD)或PECVD以已知方式沉积。该介电材料被沉积到一定厚度以使得在各向异性蚀刻之后，形成的垫片122的宽度适于进行后续的工艺步骤。在典型实现中，该介电材料层被沉积到约5-50nm的厚度。根据一个示例性实施方式，该工艺继续进行该介电材料层的各向异性蚀刻以形成垫片122，如图3中所示。该介电材料层可以使用合适的蚀刻化学物质通过例如RIE蚀刻。如图所示，所产生的垫片122是如此形成的以便它们毗邻栅极堆垛112的侧壁。
尽管其它制造步骤或子工艺可以在图3中所示的工艺中的步骤之后执行，然而本示例通过毗邻垫片122的侧壁形成可处理(disposable)垫片124而继续(图4)。尽管没有独立示出，绝缘体材料层(优选地，与用于形成垫片122的材料相同)被沉积在半导体材料102的暴露表面上；此绝缘体材料充当可处理垫片124的形成的蚀刻阻挡(etch stop)。在这层绝缘体材料形成后，适当的垫片材料被保形沉积而覆盖栅极堆垛112、垫片122和该绝缘体材料层。此垫片材料优选是绝缘体材料，比如氧化硅和/或氮化硅(通常，氮化硅是与多晶硅栅极电极一起使用的，且氧化硅是与高k金属栅极电极一起使用的)。该垫片材料可以通过例如ALD、CVD、LPCVD、SACVD或PECVD以已知方式沉积。该垫片材料被沉积到一定厚度从而在各向异性蚀刻之后，形成的可处理垫片124的宽度适于进行后续工艺步骤。在典型实现中，该垫片材料被沉积到约5-50nm。根据一个示例性实施方式，该工艺继续进行该垫片材料层和下面的绝缘体材料层的各向异性蚀刻，如图4中所示。这些步骤可包括，例如，使用合适的蚀刻化学物质的RIE。如图所示，所产生的可处理垫片124被形成在剩余的绝缘体材料126上。如下面更详细地描述的，可处理垫片124的侧壁可被用于限定某些自对准特征的边界，比如半导体材料102中的缺口。
栅极堆垛112、垫片122可处理垫片124和绝缘体材料126的结合在本文可称为栅极结构128，如图4中指示的。值得注意的是，图1-4描绘了仅仅一个栅极结构128的创建。然而，在实践中，半导体器件可包括并排且彼此毗邻的多个栅极结构128。例如，图5显示了包括根据上面描述的工艺步骤形成的至少三个栅极结构128的一个实施方式。图5中的箭头130代表相邻栅极结构128之间的硅化物接触窗。如同前面解释的，该硅化物接触窗的大小随着小尺度工艺节点技术而缩小，从而减小了可能的硅化物-到-硅接触面积且因而增加了该器件的接触电阻。
图6-11是描绘根据第一实施方式的半导体器件200的制造的剖面视图。以下描述假定已经形成并提供了如图5所示的器件结构。在这方面，尽管在形成图5中所示的器件结构之后可以执行其它制造步骤或子工艺，然而本示例通过蚀刻步骤而继续，该蚀刻步骤优选使用各向异性蚀刻技术。根据本实施方式，栅极结构128被用作硬蚀刻掩模以毗邻栅极结构128在半导体材料102中形成缺口202(图6)。可以使用任何合适的蚀刻剂或化学物质(比如氯或HBr/O2化学物质)各向异性地蚀刻缺口202。控制此蚀刻步骤以形成具有对于给定器件结构具有期望深度的缺口202。值得注意的是，缺口202与可处理垫片124自对准。应该理解，本文使用的自对准意思是缺口202的朝内的侧面自然形成以便它们与可处理垫片124的朝外的侧面对准。这种自对准特征在图6中很明显，其中它看上去就像可处理垫片124的竖直侧壁继续向下以形成缺口202的相应的朝内的侧壁一样。
此特定实施方式对应于PMOS晶体管器件的制造。而且，对于此实施方式，半导体材料102的晶体取向(crystal orientation)使得暴露的缺口表面204对应于半导体材料102的{110}平面。
尽管其它制造步骤或子工艺可以在形成缺口202之后执行，本示例通过用填充剂半导体材料205至少部分填充缺口202而继续，以在缺口202中形成刻面形半导体区206(图7和图8)。在此步骤期间，填充剂半导体材料205可以是无掺杂半导体材料或原地掺杂半导体材料。本文使用的“原地掺杂”意思是当生长基质材料时将合适的掺杂物引入该基质材料中。原地掺杂硅材料可以在此处被使用以便该材料无需经历后续的为掺杂而进行的离子注入。在此实施方式中，填充剂半导体材料205是通过在缺口202中选择性外延(epitaxially)生长该材料而形成的应力感生(stress-inducing)半导体材料。对于此处描述的PMOS晶体管实现，填充剂半导体材料205通常是硅锗(其可以原地掺杂有硼)。另一方面，对于NMOS晶体管实现，填充剂半导体材料205通常是硅碳(其可原地掺杂有磷)。
图7描绘了在刻面形半导体区域206的形成过程中的填充剂半导体材料205，而图8描绘了刻面形半导体区域206完全形成后的填充剂半导体材料205。值得注意的是，外延生长填充剂半导体材料205的步骤是在某些生长条件下进行的，该生长条件促进刻面形半导体区域206的形成(而不是像传统上使用现有技术制造工艺形成的平坦区域)。参考图8，对于此实施方式，每个刻面形半导体区域206包括相对于衬底指向上的刻面区域208。换句话说，每个刻面区域208指向在其两个毗邻栅极结构128之间限定的区域；这种指向对着相应的缺口表面204。这些指向上的刻面区域208来自生长条件，该生长条件促进对其{110}平面相对较高的填充剂半导体材料205的生长率和对其{111}平面相对较低的填充剂半导体材料205的生长率。如同前面提到的，当从图8的视角观看时，填充剂半导体材料205的{110}平面对应于水平面(类似于由缺口表面204限定的平面)。填充剂半导体材料205的{111}平面是以相对于{110}平面呈大约45度角而形成的。该大约45度的轮廓在图8的剖面视图中是清晰可见的，其中每个刻面区域208的顶点代表两个{111}平面的交点。以合适方式控制形成刻面形半导体区域206的生长条件以产生期望的生长特性。这些生长条件可包括但不限于：生长温度(这是确定刻面形状的主要的关键生长参数)。例如，朝向上的刻面区域208可以通过以相对较高(相对于传统外延生长技术)的生长温度外延生长填充剂半导体材料205而获得。根据某些实施方式，填充剂半导体材料205是在约600-650摄氏度范围内的可控生长温度下形成的。值得注意的是，这些指向上的刻面区域208的形成是自我限制的(self-limiting)，因为，当这两个{111}平面在平面区域208的顶点相交时停止生长(或生长率显著下降)。
尽管接下来可执行其它制造步骤或子工艺，然而本示例通过使用适当的湿蚀工艺而去除可处理垫片124和氮化物盖118而继续。这种湿刻(通常，使用热的亚磷酸，其只选择性地蚀刻氮化硅而将氧化物和硅基本上保持原样)导致图9中所示的结构。如图所示，栅极电极上的氧化物207现在暴露。然后，从绝缘体材料(比如氧化硅和/或氮化硅，优选氮化硅)形成最终垫片209。在实践中，最终垫片209可以使用公知材料沉积、蚀刻和可能的其它步骤而形成。另外，去除氧化物207以提供图10中所示的结构。氧化物207可以通过适当的硅化物预清洁湿刻(例如，缓冲的HF或稀释的HF)工艺而去除。
尽管此时可以执行其它制造步骤或子工艺，然而本示例通过在刻面形半导体区域206上形成硅化物接触区域210而继续(图11)。另外，硅化物接触区域212可以在多晶硅栅极电极上形成。在这方面，图11描绘了执行许多公知工艺步骤之后的半导体器件200。为了简明，不详述这些中间步骤。
在形成最终垫片209之后，执行适当的硅化工艺以形成金属硅化物接触区域210/212。硅化物形成(silicide-forming)金属层(未示)被沉积在刻面形半导体区域206的表面上和栅极电极的表面上。该硅化物形成金属可以通过溅射到约5-50nm的厚度(优选到约10nm的厚度)而沉积。然后加热该器件结构(例如通过迅速热退火)以形成金属硅化物接触区域210/212。该硅化物形成金属可以是例如钴、镍、铼、钌或钯或其合金。不与暴露的硅接触的任何硅化物形成金属在加热过程中不发生反应并因此不形成硅化物。这些多余的金属可以通过湿刻或任何合适制程去除。
然后，可以执行任何数量的公知工艺步骤以完成PMOS晶体管器件的制造。这些额外的步骤可包括但不限于：离子注入；在栅极结构128和半导体器件200的其它特征上方形成绝缘层；抛光该绝缘层；图案化并选择性蚀刻该绝缘层以在硅化物接触区域210/212上限定通孔(小孔)；通过在通孔孔中沉积金属(比如钨)在该绝缘层中形成导电插头(plug)；以及在需要时形成导电金属迹线/线以建立与导电插头的电接触(这种导电金属迹线/线通常形成在半导体器件200的金属-1(M1)层中)。
尽管半导体器件200的上述描述针对PMOS实现，对于NMOS实现也可以获得类似的器件结构。半导体器件200的上述描述大多也适用于NMOS器件结构。然而，对于NMOS实现，该水平面(类似于缺口表面204限定的平面)对应于半导体材料102的{100}平面。另一个差别是NMOS实现的填充剂半导体材料通常是硅碳(而不是硅锗)。在某些可控外延生长条件下，可以形成指向上的刻面形半导体区域。在这种实施方式中，该刻面形半导体区域的成角度表面对应于填充剂半导体材料的{111}平面。
图12-14是描绘根据第二实施方式的半导体器件300的制造的剖面视图。此实施方式涉及P型晶体管器件的制造。下面的描述假定已经形成并提供了图6中所示的器件结构。在这方面，尽管在形成图6中所示的器件结构之后可以执行其它制造步骤或子工艺，然而本示例通过用填充剂半导体材料302至少部分填充缺口202而继续，以在缺口202中形成刻面形半导体区域304(图12和图13)。在此步骤器件，填充剂半导体材料302可以是无掺杂半导体材料或原地掺杂半导体材料，如同上面针对半导体器件200所述。在此实施方式中，填充剂半导体材料302是应力感生半导体材料，其是通过在缺口202中选择性地外延生长如硅锗或硅碳等材料(对于NMOS实现)而形成的。
图12描绘了刻面形半导体区域304形成过程中的填充剂半导体材料302，而图13描绘了在刻面形半导体区域304完全形成后的填充剂半导体材料302。值得注意的是，外延生长填充剂半导体材料302的步骤是在某些生长条件下进行的，该生长条件促进指向下的刻面形半导体区域304的形成(而不是传统上使用现有技术制造工艺形成的平坦区域)。参考图13，对于本实施方式，每个刻面形半导体区域304包括相对于该衬底指向下的刻面区域306。换句话说，每个刻面区域306朝向相应的缺口表面204。这些朝向下的刻面区域来自促进对其{111}平面相对较高的填充剂半导体材料302生长率而对于其{110}平面相对较低的填充剂半导体材料302生长率的生长条件。填充剂半导体材料302的{111}平面是以相对于{110}平面呈大约45度角而形成的。该大约45度的轮廓在图13的剖面视图中清晰可见，其中每个刻面区域306的指向代表两个{111}平面的交点。
以合适方式控制形成刻面形半导体区域304的生长条件以产生期望的生长特性。在这种情况下，朝向下的刻面区域306可以通过以相对较低的生长温度(与传统外延生长技术相比)外延生长该填充剂半导体材料302而获得。根据某些实施方式，该填充剂半导体材料302是在约500-580摄氏度的范围内的受控生长温度下形成的。值得注意的是，这些朝向下的刻面区域306的形成是自我限制的，因为当两个{111}平面相交以形成V形时填充剂半导体材料302停止生长(或生长率显著降低)。
尽管此时可以执行其它制造步骤或子工艺，然而本示例通过在刻面形半导体区域304上形成硅化物接触区域308而继续(图14)。另外，硅化物接触区域310可形成与多晶硅栅极电极上。在这方面，图14描绘了完成于硅化有关的工艺步骤(如上面针对半导体器件200所述的)之后的半导体器件300。然后，可以执行任意数量的公知工艺步骤以完成PMOS晶体管器件的制造。在上面对半导体器件200的描述中提到了许多这种工艺步骤。
在实践中，朝向上的硅化物接触(图11)优选地可在朝向下的硅化物接触(图14)上方。这是由于以下事实：朝向上的硅化物接触既提供了更低的接触电阻，又提供了向沟道区施加的更高的应力。
图15和16是描绘根据第三实施方式的半导体器件400的制造的剖面视图。本实施方式适用于PMOS和NMOS晶体管器件，其中半导体材料102被定向在其{100}平面或其{110}平面上。下面的描述假定已经提供并形成了如图5中所示的器件结构。在这方面，尽管在形成图5中所示的器件结构之后可以执行其它制造步骤或子工艺，然而本示例通过蚀刻步骤而继续，该蚀刻步骤优选使用以不同速率攻击不同晶体平面的合适的湿刻化学物质。根据本实施方式，栅极结构128被用作硬蚀刻掩模以毗邻栅极结构128在半导体材料102中形成刻面形缺口402。
刻面形缺口402可以使用任何合适的蚀刻剂或化学物质蚀刻，该蚀刻剂或化学物质以相对较低的速率蚀刻半导体材料102的{111}平面，而以相对较高的速率蚀刻半导体材料102的{100}和{110}平面。在某些示例性实施方式中，刻面形缺口402是通过用基于氢氧化钾(KOH)的蚀刻剂蚀刻半导体材料102而形成的。替代地(或附加地)，对本步骤可以使用基于氢氧化四甲铵(TMAH)的蚀刻剂。这些蚀刻剂以比其它表面平面(包括{100}和{110}平面)显著更低的速率攻击硅的{111}表面。在这方面，基于KOH的蚀刻剂能够以为硅表面平面{111}的蚀刻速率的高达约100倍的速率蚀刻大多数硅表面平面。类似地，基于TMAH的蚀刻剂能够以为硅表面平面{111}的蚀刻速率的高达约37倍的速率蚀刻大多数硅表面平面。
再参考图15，刻面形缺口402的暴露表面对应于{111}平面。因此，由于不同的平面蚀刻速率，在蚀刻步骤过程中形成朝向下的刻面形缺口402。从图15的视角来看，所产生的暴露表面404相对于水平面成大约45度。值得注意的是，基于KOH和TMAH的蚀刻溶液对于氮化硅和氧化硅是选择性的。相应地，可以很容易地以与用于形成源极/漏极区的现有NMOS和PMOS工艺步骤不矛盾的方式形成刻面形缺口402。
尽管此时可以执行其它制造步骤或子工艺，然而本示例通过在刻面形缺口402的暴露表面404上形成硅化物接触区域406而继续(图16)。另外，硅化物接触区域408可形成与多晶硅栅极电极上。在这方面，图16描绘了完成与硅化有关的工艺步骤(如上面针对半导体器件200所述的)之后的半导体器件400。然后，可以执行任意数量的公知工艺步骤以完成半导体器件400的制造。在上面对半导体器件200的上下文中提到了许多这种工艺步骤。
再参考图11，完成的半导体器件200大体包括而不限于：半导体材料层102、覆盖该半导体材料层102的栅极结构128、在该半导体材料层中的源极和漏极区216以及在该半导体材料层102中的沟道区218。每个沟道区218位于相应的栅极结构128下方，且每个沟道区218位于相应的源极和漏极区216之间，如同熟悉MOS晶体管的制造、设计与运作的人所理解的。填充剂半导体材料205可对应于源极和漏极区216，而覆盖该源极和漏极区216的刻面形硅化物接触区域210允许在该器件的工作过程中向该源极和漏极区216施加合适的电压。如同上面解释的，刻面形半导体区域206是由半导体材料102的{111}平面部分限定的。
参考图14和图16，所完成的半导体器件300/400还将包括源极、漏极和沟道区，如同前一段所描述的。因此，本文所述的各实施方式利用刻面形硅化物接触，其可以是指向上的或指向下的。而且，该刻面形硅化物接触可以在半导体材料102本身上或在位于半导体材料102中形成的缺口中的填充剂半导体材料上形成。
与传统硅化物接触(其被设计为在接触窗内是平坦的)相比，成大约45度角的硅化物接触将有效的接触尺寸(硅化物-到-硅接触面积)增加了约百分之四十。本文描述的不同实施方式均具有这种共同特性。然而，对于半导体器件400，该刻面角度可以根据特定的蚀刻步骤和蚀刻剂化学物质而改变。因此，有效接触尺寸的增加可以大于或小于百分之四十。然而，在本文所述的任何实施方式中，对于小尺度节点技术(例如，32nm技术)，成角度的硅化物接触是理想的。
尽管上面的详细描述中已经介绍了至少一个示例性实施方式，然而应当理解，存在许多的变形。还应当理解，本文所述的一个或更多示例性实施方式不是为了以任何方式限制所请求保护的主题的范围、实用性或配置。相反，上述的具体实施方式将为本领域的技术人员提供实现所述一个或更多实施方式的方便的路线图。应当理解，在各元素的功能和排列上可以进行各种改变而不违背该权利要求所限定的范围，包括在提出本专利申请时已知的等同和可预见的等同。

Claims (16)

1.一种制造半导体器件(300)的方法，所述方法包含：
提供具有半导体材料(102)的层的衬底(100)；
建造覆盖所述半导体材料(102)的层的栅极结构(112，128)；
各向异性地蚀刻部分半导体材料(102)的层，以毗邻所述栅极结构(112，128)在所述半导体材料(102)的层中形成缺口(202)，从而对应于所述半导体材料(102)的{110}平面建造暴露的缺口表面(204)；以及
通过在生长条件下，在所述缺口(202)中外延生长填充剂半导体材料(302)，至少部分填充所述缺口(202)，以在所述缺口(202)中形成刻面形半导体区域(304)，该生长条件促进对其{111}平面相对较高的填充剂半导体材料(302)的生长率和对其{110}平面相对较低的填充剂半导体材料(302)的生长率，该缺口(202)包括位于两个{111}平面的交点处的指向下的刻面区域(306)，其中每个所述指向下的刻面区域(306)相对于该衬底(100)向下指向所述暴露的缺口表面(204)。
2.根据权利要求1所述的方法，其中外延生长所述填充剂半导体材料(302)是在相对较低的生长温度下进行的。
3.根据权利要求2所述的方法，其中外延生长所述填充剂半导体材料(302)是在500-580摄氏度范围内的生长温度下进行的。
4.根据权利要求1所述的方法，其中至少部分填充所述缺口(202)包含在所述缺口中原地外延生长掺杂半导体材料(302)。
5.根据权利要求1所述的方法，进一步包括在至少部分填充所述缺口(202)之后，在所述刻面形半导体区域(304)上形成硅化物接触区域(308)。
6.根据权利要求1所述的方法，其中至少部分填充所述缺口(202)包含用应力感生半导体材料(302)至少部分填充所述缺口(202)。
7.根据权利要求1所述的方法，其中形成刻面形缺口(402)包含用基于氢氧化钾(KOH)的蚀刻剂蚀刻所述半导体材料(102)。
8.一种半导体器件，包含：
具有半导体材料(102)的层的衬底(100)；
覆盖所述半导体材料(102)的层的栅极结构(112，128)；
在所述半导体材料(102)的层中的沟道区(218)，所述沟道区(218)位于所述栅极结构(112，128)下方；
在所述半导体材料(102)的层中的源极和漏极区域(216)，所述沟道区(218)位于所述源极和漏极区(216)之间，其中该源极和漏极区域(206，306)包含刻面形半导体区域(206，306)，该刻面形半导体区域包含下列之一：
位于两个{111}平面的交点处的指向下的刻面区域(306)，其中每个所述指向下的刻面区域(306)相对于所述衬底(100)向下指向暴露的缺口表面(204)，或者
指向上的刻面区域(206)，其中每个所述指向上的刻面区域(206)包含相对于所述衬底(100)向上指向对着暴露的缺口表面(204)的位于两个{111}平面的交点处的顶点；以及
覆盖所述源极和漏极区(216)的刻面形硅化物接触区域(210，308，406)。
9.根据权利要求8所述的半导体器件，进一步包含：
毗邻所述栅极结构(112，128)在所述半导体材料(102)的层中形成的缺口(202)，其中所述缺口(202)具有对应于所述半导体材料(102)的{110}平面的缺口表面(204)；以及
位于所述缺口(202)中的半导体材料(206，306)的刻面形区域，所述刻面形硅化物接触区域(210，308)形成于所述刻面形区域(206，306)的表面上。
10.根据权利要求9所述的半导体器件，其中：
所述半导体器件(200)是PMOS晶体管器件；
所述半导体材料(206)是硅锗；以及
所述刻面形区域由所述硅锗的两个{111}平面的交点部分限定。
11.根据权利要求9所述的半导体器件，其中：
所述半导体器件(300)是NMOS晶体管器件；
所述半导体材料(304)是硅碳；以及
所述刻面形区域由所述硅碳的两个{111}平面的交点部分限定。
12.一种制造半导体器件(200)的方法，所述方法包含：
提供具有半导体材料(102)的层的衬底(100)；
建造覆盖所述半导体材料(102)的层的栅极结构(112，128)；
各向异性地蚀刻部分半导体材料(102)的层，以毗邻所述栅极结构(112，128)在所述半导体材料(102)的层中形成缺口(202)，从而对应于所述半导体材料(102)的{110}平面建造暴露的缺口表面(204)；以及
通过在生长条件下，在所述缺口(202)中外延生长填充剂半导体材料(205)，至少部分填充所述缺口(202)，以在所述缺口(202)中形成刻面形半导体区域(206)，该生长条件促进对其{110}平面相对较高的填充剂半导体材料(205)的生长率和对其{111}平面相对较低的填充剂半导体材料(205)的生长率，该缺口(202)包括指向上的刻面区域(208)，其中每个所述指向上的刻面区域(208)包含相对于所述衬底(100)向上指向对着所述暴露的缺口表面(204)的位于两个{111}平面的交点处的顶点。
13.根据权利要求12所述的方法，其中外延生长所述填充剂半导体材料(205)是在600-650摄氏度范围内的相对较高的生长温度下进行的。
14.根据权利要求12所述的方法，其中至少部分填充所述缺口(202)包含在所述缺口中原地外延生长掺杂半导体材料(302)。
15.根据权利要求12所述的方法，进一步包括在至少部分填充所述缺口(202)之后，在所述刻面形半导体区域(206)上形成硅化物接触区域(210，308)。
16.根据权利要求12所述的方法，其中至少部分填充所述缺口(202)包含用应力感生半导体材料(205)至少部分填充所述缺口(202)。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7445978B2 (en) * 2005-05-04 2008-11-04 Chartered Semiconductor Manufacturing, Ltd Method to remove spacer after salicidation to enhance contact etch stop liner stress on MOS
DE102009031114B4 (de) * 2009-06-30 2011-07-07 Globalfoundries Dresden Module One LLC & CO. KG, 01109 Halbleiterelement, das in einem kristallinen Substratmaterial hergestellt ist und ein eingebettetes in-situ n-dotiertes Halbleitermaterial aufweist, und Verfahren zur Herstellung desselben
US8361867B2 (en) * 2010-03-19 2013-01-29 Acorn Technologies, Inc. Biaxial strained field effect transistor devices
US8492234B2 (en) * 2010-06-29 2013-07-23 International Business Machines Corporation Field effect transistor device
DE102010030768B4 (de) 2010-06-30 2012-05-31 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Herstellverfahren für ein Halbleiterbauelement als Transistor mit eingebettetem Si/Ge-Material mit geringerem Abstand und besserer Gleichmäßigkeit und Transistor
DE102011076695B4 (de) * 2011-05-30 2013-05-08 Globalfoundries Inc. Transistoren mit eingebettetem verformungsinduzierenden Material, das in durch einen Oxidationsätzprozess erzeugten Aussparungen ausgebildet ist
US9190471B2 (en) * 2012-04-13 2015-11-17 Globalfoundries U.S.2 Llc Semiconductor structure having a source and a drain with reverse facets
US9012999B2 (en) * 2012-08-21 2015-04-21 Stmicroelectronics, Inc. Semiconductor device with an inclined source/drain and associated methods
US20140057399A1 (en) * 2012-08-24 2014-02-27 International Business Machines Corporation Using Fast Anneal to Form Uniform Ni(Pt)Si(Ge) Contacts on SiGe Layer
US20140170826A1 (en) * 2012-12-19 2014-06-19 Acorn Technologies, Inc. Biaxial strained field effect transistor devices
US9627480B2 (en) 2014-06-26 2017-04-18 Globalfoundries Inc. Junction butting structure using nonuniform trench shape
US9647073B2 (en) 2014-10-29 2017-05-09 Globalfoundries Inc. Transistor structures and fabrication methods thereof
CN105762106B (zh) * 2014-12-18 2021-02-19 联华电子股份有限公司 半导体装置及其制作工艺
KR102377768B1 (ko) * 2015-06-27 2022-03-23 인텔 코포레이션 양자화된 금속들을 사용하여 반도체들에 대한 오믹 접촉들을 형성하는 방법
CN107275210B (zh) * 2016-04-06 2023-05-02 联华电子股份有限公司 半导体元件及其制作方法
US10643893B2 (en) 2016-06-29 2020-05-05 International Business Machines Corporation Surface area and Schottky barrier height engineering for contact trench epitaxy
US10396208B2 (en) 2017-01-13 2019-08-27 International Business Machines Corporation Vertical transistors with improved top source/drain junctions
KR102257419B1 (ko) 2017-06-07 2021-05-31 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10217660B2 (en) * 2017-07-18 2019-02-26 Globalfoundries Inc. Technique for patterning active regions of transistor elements in a late manufacturing stage
US10580977B2 (en) 2018-07-24 2020-03-03 International Business Machines Corporation Tightly integrated 1T1R ReRAM for planar technology
US10825897B2 (en) 2019-01-30 2020-11-03 Globalfoundries Inc. Formation of enhanced faceted raised source/drain EPI material for transistor devices
US10777642B2 (en) * 2019-01-30 2020-09-15 Globalfoundries Inc. Formation of enhanced faceted raised source/drain epi material for transistor devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1797783A (zh) * 2004-12-28 2006-07-05 富士通株式会社 半导体器件及其制造方法
CN1885556A (zh) * 2005-06-22 2006-12-27 富士通株式会社 半导体器件及其制造方法
CN101097955A (zh) * 2006-06-29 2008-01-02 国际商业机器公司 半导体器件以及形成半导体器件的方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05283685A (ja) * 1992-04-03 1993-10-29 Ricoh Co Ltd 半導体装置とその製造方法
US5323053A (en) * 1992-05-28 1994-06-21 At&T Bell Laboratories Semiconductor devices using epitaxial silicides on (111) surfaces etched in (100) silicon substrates
JPH07183486A (ja) * 1993-12-24 1995-07-21 Toshiba Corp 半導体装置及びその製造方法
JP2964925B2 (ja) * 1994-10-12 1999-10-18 日本電気株式会社 相補型ｍｉｓ型ｆｅｔの製造方法
JPH08340106A (ja) * 1995-06-12 1996-12-24 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP4837902B2 (ja) * 2004-06-24 2011-12-14 富士通セミコンダクター株式会社 半導体装置
JP2006024809A (ja) * 2004-07-09 2006-01-26 Renesas Technology Corp 半導体装置及びその製造方法
US7253086B2 (en) * 2004-10-18 2007-08-07 Texas Instruments Incorporated Recessed drain extensions in transistor device
US20060115949A1 (en) * 2004-12-01 2006-06-01 Freescale Semiconductor, Inc. Semiconductor fabrication process including source/drain recessing and filling
US7569443B2 (en) * 2005-06-21 2009-08-04 Intel Corporation Complementary metal oxide semiconductor integrated circuit using raised source drain and replacement metal gate
JP2007165817A (ja) * 2005-11-18 2007-06-28 Sony Corp 半導体装置およびその製造方法
US8853746B2 (en) * 2006-06-29 2014-10-07 International Business Machines Corporation CMOS devices with stressed channel regions, and methods for fabricating the same
US20080237634A1 (en) * 2007-03-30 2008-10-02 International Business Machines Corporation Crystallographic recess etch for embedded semiconductor region

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1797783A (zh) * 2004-12-28 2006-07-05 富士通株式会社 半导体器件及其制造方法
CN1885556A (zh) * 2005-06-22 2006-12-27 富士通株式会社 半导体器件及其制造方法
CN101097955A (zh) * 2006-06-29 2008-01-02 国际商业机器公司 半导体器件以及形成半导体器件的方法

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