JP5785496B2 - ファセットされたシリサイドコンタクトを有する半導体デバイス及び関連する製造方法 - Google Patents

ファセットされたシリサイドコンタクトを有する半導体デバイス及び関連する製造方法 Download PDF

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Description

ここに開示される主題の実施形態は概して半導体デバイスに関連している。更に特定的には、主題の実施形態は、増大されたシリサイド対シリコン接合面積を呈するシリサイドのソース及びドレインコンタクト領域の使用に関連している。
今日の集積回路（ＩＣ）の大部分は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ又はＭＯＳトランジスタ）として実現され得る多数の相互接続された電界効果トランジスタ（ＦＥＴ）を用いて実装される。ＭＯＳトランジスタはｐ型デバイス（即ちＰＭＯＳトランジスタ）又はｎ型デバイス（即ちＮＭＯＳトランジスタ）として実現され得る。また、半導体デバイスはＰＭＯＳ及びＮＭＯＳトランジスタの両方を含むことができ、そしてそのようなデバイスは一般的には相補型ＭＯＳ又はＣＭＯＳデバイスと称される。ＭＯＳトランジスタは、半導体基板の上に形成される制御電極としてのゲート電極と、半導体基板内に形成されそれらの間に電流が流れることのできる相隔たるソース及びドレイン領域とを含む。ソース及びドレイン領域は典型的には、ソース及びドレイン領域上に形成されるそれぞれの伝導性コンタクトを介してアクセスされる。ゲート電極、ソースコンタクト、及びドレインコンタクトに印加されるバイアス電圧が、ソース及びドレイン領域の間のゲート電極の直下の半導体基板内のチャネルを通る電流の流れを制御する。絶縁層内に形成される伝導性金属相互接続（プラグ）がゲートコンタクト、ソースコンタクト、及びドレインコンタクトにバイアス電圧を供給するために典型的に用いられる。
より高いチップ密度への要望は、より小さな寸法でのデバイス製造が可能な製造プロセスの開発を促進してきた。デバイスがより小さくなるのに伴い、隣接しているトランジスタのゲート積層物の間のピッチ（例えばＣＭＯＳ実装に対して）もまたより小さくなる。同様に、隣接しているゲート積層物の間のシリサイドコンタクト領域のために利用可能な区域は、比例的に縮小する。この利用可能な区域はまた、シリサイドコンタクトウインドウ又はシリサイドウインドウとも称される。シリサイドコンタクトウインドウが縮小するにつれて、シリサイド対シリコン接合面積の減少に起因して、対応する接触抵抗は増加する。高い接触抵抗は望ましくなく、また最新のプロセスノード技術、例えば６５ｎｍ、４５ｎｍ、３２ｎｍ、及び他の微小スケールテクノロジにとって大きな問題であり得る。
９０ｎｍ技術のためのシリサイドコンタクトウインドウは約１８０ｎｍであり、６５ｎｍ技術のためのシリサイドコンタクトウインドウは約１４０ｎｍであり、４５ｎｍ技術のためのシリサイドコンタクトウインドウは約９０ｎｍであり、そして３２ｎｍ技術のためのシリサイドコンタクトウインドウは約６０ｎｍである。９０ｎｍ技術から３２ｎｍ技術へ向かって進む場合、スペーサ（ゲート積層物の側壁上に形成される）のサイズは、許容可能なシリサイドコンタクトウインドウを維持するために、幾分かは減少させられ得る。しかし、３２ｎｍ技術のようなより小さいスケール技術を用いる場合、最小スペーササイズが制限され得る。このような状況においては、シリサイドコンタクトウインドウのサイズを保つことができないので、不所望に高い接触抵抗がもたらされる。例えば、９０ｎｍ技術を用いて製造される典型的なＮＭＯＳトランジスタに対する外部抵抗（接触抵抗によって影響される）は比較的低いもの（約２７０オーム・μｍ）であり得る一方で、３２ｎｍ技術を用いて製造される典型的なＮＭＯＳトランジスタに対する外部抵抗は、比較的高くなるであろう（約４３０オーム・μｍ）。より高い外部抵抗は、デバイス性能を著しく低下させ得る。
ここに説明される手法及び技術は、シリサイド接触抵抗及び、従ってトランジスタの外部抵抗を減少させるために利用することができる。接触抵抗の減少は、微小スケールのプロセスノード技術、例えば３２ｎｍ技術に対して特に重要であり得る。
上述の及び他の側面は、半導体デバイスを製造する方法の実施形態によって実施することができる。方法は、限定はしないが、半導体材質の層を有する基板を提供することと、半導体材質の層を覆うゲート構造を作製することと、ゲート構造に隣接する半導体材質の層内に凹部を形成することと、凹部を少なくとも部分的にフィラー半導体材質で充填して凹部内にファセット形状半導体領域を形成することとを含む。
半導体デバイスを製造する他の方法もまた提供される。この方法は半導体材質の層を有する基板を提供することによって開始する。方法は、半導体材質の層を覆うゲート構造を作製することと、ゲート構造に隣接する半導体材質の層内にファセット形状凹部を形成することと、ファセット形状凹部の露出させられた表面上にシリサイドコンタクト区域を形成することとによって継続する。
上述の及び他の側面は、半導体材質の層と、半導体材質の層を覆うゲート構造と、半導体材質の層内のチャネル領域であってゲート構造の下層となるチャネル領域と、半導体材質の層内のソース及びドレイン領域であってチャネル領域がそれらの間に配置されるソース及びドレイン領域とを含む半導体デバイスの実施形態において見出される。半導体デバイスはまた、ソース及びドレイン領域を覆うファセット形状シリサイドコンタクト区域を含む。
この概要は、詳細な説明において以下に更に説明される単純化された形態にある複数の概念の選択を紹介するために提供されている。この概要は、特許請求の範囲に記載された主題の鍵となる特徴又は本質的な特徴を特定することを意図されておらず、また特許請求の範囲に記載された主題の範囲を決定する上での支援として用いられることも意図されていない。
本主題の更に完全な理解は、詳細な説明及び特許請求の範囲を以下の図面と併せて考慮して参照することによってもたらされるであろうし、図面において同様の参照番号は全図を通して同様の要素を参照する。
図１は半導体デバイスのゲート構造の形成を示す断面図（その１）である。 図２は半導体デバイスのゲート構造の形成を示す断面図（その２）である。 図３は半導体デバイスのゲート構造の形成を示す断面図（その３）である。 図４は半導体デバイスのゲート構造の形成を示す断面図（その４）である。
図５は３つの隣接するゲート構造を有する半導体デバイス構造の断面図である。
図６は第１の実施形態に従う半導体デバイスの製造を示す断面図（その１）である。 図７は第１の実施形態に従う半導体デバイスの製造を示す断面図（その２）である。 図８は第１の実施形態に従う半導体デバイスの製造を示す断面図（その３）である。 図９は第１の実施形態に従う半導体デバイスの製造を示す断面図（その４）である。 図１０は第１の実施形態に従う半導体デバイスの製造を示す断面図（その５）である。 図１１は第１の実施形態に従う半導体デバイスの製造を示す断面図（その６）である。
図１２は第２の実施形態に従う半導体デバイスの製造を示す断面図（その１）である。 図１３は第２の実施形態に従う半導体デバイスの製造を示す断面図（その２）である。 図１４は第２の実施形態に従う半導体デバイスの製造を示す断面図（その３）である。
図１５は第３の実施形態に従う半導体デバイスの製造を示す断面図（その１）である。 図１６は第３の実施形態に従う半導体デバイスの製造を示す断面図（その２）である。
以下の詳細な説明は本来的に単に例示的なものであり、本主題の実施形態又はそのような実施形態の応用及び使用を限定することは意図されていない。ここで用いられている「例示的」という語は、「例、実例、又は例証としての役目をする」を意味する。例示的なものとしてここに説明されるいかなる実施又は実装も、他の実施又は実装よりも望ましい又は有利であるものと解釈される必要はない。また、前述した技術分野、背景技術、簡単な概要又は以下の詳細な説明によって示されるいかなる表現され又は暗示される理論によっても制約されることは意図されていない。
簡潔さを目的として、半導体デバイス製造に関連する従来の技術は、ここでは詳細に説明されないことがある。また、ここに説明される種々のタスク及びプロセスステップは、ここでは詳細に説明されていない付加的なステップ又は機能性を有する更に包括的な手順又はプロセス内に組み込まれてよい。特に、半導体ベースのトランジスタの製造における種々のステップはよく知られているので、簡潔にするために、多くの従来のステップは、よく知られているプロセス詳細を提供することなしに、ここでは簡単に述べるにとどめ、あるいは完全に省略する。
ここに説明される技術は、ＮＭＯＳトランジスタデバイス、ＰＭＯＳトランジスタデバイス、及びＣＭＯＳトランジスタデバイスを含むＭＯＳトランジスタデバイスを製造するために利用することができる。「ＭＯＳデバイス」の用語は、金属ゲート電極及び酸化物ゲート絶縁体を有するデバイスを適切に参照するが、全体を通して当該用語は、半導体基板上のゲート絶縁体（酸化物であるか他の絶縁体であるかにかかわらず）上に位置する導体ゲート電極（金属であるか他の伝導性材質であるかにかかわらず）を含むいかなる半導体デバイスをも参照するものとして用いられる。
ここに説明される製造プロセスは、従来のプロセスと比較して増大されたシリサイドコンタクトサイズ及び低い接触抵抗をもたらす。実際には、ここに説明される製造プロセスは、同一のゲートピッチ及び同一のスペーササイズに対してシリサイドコンタクトのサイズを４０パーセントまで増大させることができる（従来のプロセスと比較して）。従って、以下に説明される新しい手法は、シリサイド接触抵抗及び、従って半導体トランジスタデバイスの外部抵抗を低減する。このことは駆動電流／速度における著しい向上をもたらす。
図１〜４は半導体デバイスのゲート構造の形成を示す断面図である。製造プロセスは、半導体材質１０２の層を有する基板１００を提供又は形成することによって開始されてよい。任意の適切な半導体材質を採用することができるが、この実施形態に対しては、半導体材質１０２はシリコン材質であり、この場合、「シリコン材質」の用語は、半導体産業において典型的に使用される一般的に単結晶性であって且つ比較的に純粋なシリコン材質の他に、ゲルマニウム、炭素等のような他の元素が添加されたシリコンをも包含するものとして、ここでは用いられる。代替的には、半導体材質１０２はゲルマニウム、ガリウムヒ素、等であってよい。実施形態に応じて、半導体材質１０２は、その｛１００｝面又はその｛１１０｝面がその上面１０３に一致するように方位付けられ得る。半導体材質１０２は最初はＮ型又はＰ型シリコンのいずれかであってよいが、典型的にはＰ型であり、そして半導体材質１０２は次いで適切な様態でドープされて能動領域を形成する。能動領域はトランジスタデバイスのソース及びドレイン領域のために用いることができる。半導体材質１０２の層はシリコン・オン・インシュレータ（ＳＯＩ）基板において実現されてよく、この場合、半導体材質１０２は、キャリア層によって支持される絶縁体材質の層の上に配置される。代替的には、半導体材質１０２の層は、ＳＯＩ材質よりはむしろバルクシリコン基板内に実現されてよい。
図１は半導体材質１０２上のゲート絶縁体層１０４、ゲート絶縁体層１０４上のゲート電極材質１０６の層、ゲート電極材質１０６の層上のパッド酸化物層１０８、及びパッド酸化物層１０８上のパッド窒化物層１１０の形成の後の基板１００を示している。結果として得られる構造は、半導体材質１０２を覆うゲート絶縁体層１０４、ゲート絶縁体層１０４を覆うゲート電極材質１０６、ゲート電極材質１０６を覆うパッド酸化物層１０８、及びパッド酸化物層１０８を覆うパッド窒化物層１１０を含む。
ゲート絶縁体層１０４は典型的には酸化物材質、例えばシリコン酸化物から形成される。ゲート絶縁体層１０４は、熱的に成長させられた二酸化シリコンの層、又はシリコン酸化物、シリコン窒化物、高ｋゲート誘電体、例えばＨｆＯ２、ＨｆＳｉＯ２、ＨｆＳｉＯＮのような堆積させられた絶縁体の層等から形成され得る。ゲート絶縁体層１０４は望ましくは約１〜１０ｎｍの厚みを有しているが、実際の厚みは、実装されつつある回路内でのトランジスタの応用に基いて決定することができる。堆積させられた絶縁体は、例えば化学的気相堆積（ＣＶＤ）、低圧化学的気相堆積（ＬＰＣＶＤ）、プラズマ強化化学的気相堆積（ＰＥＣＶＤ）、又は原子層堆積（ＡＬＤ）によって堆積させられたものであってよい。
ゲート電極材質１０６は、限定はしないが、金属材質、多結晶シリコン材質、高誘電定数金属材質等であってよい。特定の実施形態によると、ゲート電極材質１０６は、非ドープの多結晶シリコンとして堆積させられ、そして次いでイオン注入によって不純物ドープされる。一例としては、多結晶シリコンは、シランの水素還元によるＬＰＣＶＤによって堆積させることができる。その後、図１に示される構造に到達するために、追加的なプロセスステップを用いることができる。例えば、ゲート電極材質１０６上にパッド酸化物層１０８が望ましい厚みまで成長させられ、そして適切な化学的気相堆積（ＣＶＤ）技術を用いてパッド窒化物層１１０がパッド酸化物層１０８を覆うように堆積させられる。
図１に示される基板１００は次いでフォトリソグラフィ的にパターニングされ、そして基礎となるパッド窒化物層１１０、パッド酸化物層１０８、ゲート電極材質１０６、及びゲート絶縁体層１０４がエッチングされて半導体材質１０２上にゲート積層物１１２を形成する（図２）。ゲート積層物１１２は、ゲート絶縁体層１０４から形成されるゲート絶縁体１１４、ゲート電極材質１０６から形成されるゲート電極１１６、及びパッド窒化物層１１０から形成される窒化物キャップ１１８を含む。ゲート積層物１１２はまた、ゲート電極１１６と窒化物キャップ１１８の間のパッド酸化物１２０を含む。多結晶シリコンは、例えば塩素又はＨＢｒ／Ｏ２薬品を用いる反応性イオンエッチング（ＲＩＥ）によって所望のパターンでエッチングすることができ、またハードマスク及びゲート絶縁材質は、例えばＣＨＦ３、ＣＦ４、又はＳＦ６薬品でのＲＩＥによってエッチングすることができる。
図２に示されるプロセスにおけるステップの後に他の製造ステップ又はサブプロセスが実行されてよいが、この例は、ゲート積層物１１２の側壁に隣接するスペーサ１２２を形成することによって継続する（図３）。スペーサ１２２は典型的には、ゲート積層物１１２及び、半導体材質１０２の露出させられた表面を覆うように誘電体材質の層を共形的に(conformally)堆積させることによって形成される。誘電体材質はシリコン酸化物及び／又はシリコン窒化物のような適切な絶縁体であり、望ましくはシリコン窒化物である。誘電体材質は、例えば原子層堆積（ＡＬＤ）、ＣＶＤ、ＬＰＣＶＤ、準大気圧(semi-atmospheric)化学的気相堆積（ＳＡＣＶＤ）、又はＰＥＣＶＤによる既知の方法で堆積させることができる。誘電体材質は、異方性エッチングの後にスペーサ１２２が後続のプロセスステップに対する適切な厚みを有して形成されるような厚みまで堆積させられる。典型的な実装においては、誘電体材質の層は、約５〜５０ｎｍの厚みまで堆積させられる。例示的な実施形態によると、プロセスは誘電体材質の層の異方性エッチングへと続き、図３に示されるようにスペーサ１２２が形成される。誘電体材質の層は、適切なエッチング薬品を用いる例えばＲＩＥによってエッチングすることができる。図示されるように、結果としてのスペーサ１２２は、それらがゲート積層物１１２の側壁に隣接するように形成される。
図３に示されるプロセスにおけるステップの後に他の製造ステップ又はサブプロセスが実行されてよいが、この例は、スペーサ１２２の側壁に隣接する使い捨てスペーサ１２４を形成することによって継続する（図４）。単独では図示しないが、絶縁体材質（望ましくはスペーサ１２２を形成するのに用いられるのと同じ材質）の層が半導体材質１０２の露出させられた表面上に堆積させられ、この絶縁体材質は使い捨てスペーサ１２４の形成のためのエッチング停止物として機能する。絶縁体材質のこの層が形成された後、ゲート積層物１１２、スペーサ１２２、及び絶縁体材質の層を覆うように適切なスペーサ材質が共形的に堆積させられる。このスペーサ材質は望ましくはシリコン酸化物及び／又はシリコン窒化物のような絶縁体材質である（典型的には、シリコン窒化物が多結晶シリコンゲート電極と共に用いられ、そしてシリコン酸化物が高ｋ金属ゲート電極と共に用いられる）。スペーサ材質は、例えばＡＬＤ、ＣＶＤ、ＬＰＣＶＤ、ＳＡＣＶＤ、又はＰＥＣＶＤによる既知の方法で堆積させることができる。スペーサ材質は、異方性エッチングの後に使い捨てスペーサ１２４が後続のプロセスステップに対する適切な厚みを有して形成されるような厚みまで堆積させられる。典型的な実装においては、スペーサ材質は、約５〜５０ｎｍの厚みまで堆積させられる。例示的な実施形態によると、プロセスはスペーサ材質の層の異方性エッチングへと続き、図４に示されるように下層の絶縁体層が形成される。このステップは、適切なエッチング薬品を用いる例えばＲＩＥを含んでいてよい。図示されるように、結果としての使い捨てスペーサ１２４は、残留している絶縁体材質１２６上に形成される。より詳細に以下で説明されるように、使い捨てスペーサ１２４の側壁は、特定の自己位置合わせ特徴(self-aligned features)、例えば半導体材質１０２内の凹部(recesses)の境界を規定するために利用することができる。
ゲート積層物１１２、スペーサ１２２、使い捨てスペーサ１２４、及び絶縁体材質１２６の組み合わせは、図４において特定されるように、ここではゲート構造１２８と称されることがある。尚、図１〜４は１つのゲート構造１２８のみの作製を示している。しかし、実用上は、半導体デバイスは、並んで互いに隣り合う複数のゲート構造１２８を含んでいてよい。例えば図５は上述したプロセスステップに従って形成される少なくとも３つのゲート構造１２８を含む１つの実施形態を示している。図５における矢印１３０は、隣接するゲート構造１２８の間のシリサイドコンタクトウインドウを表している。前述したように、シリサイドコンタクトウインドウのサイズは、微小なスケールプロセスノード技術に伴い縮小し、従って、潜在的なシリサイド対シリコンの接触面積を減少させると同時に、デバイスの接触抵抗を増大させる。
図６〜１１は第１の実施形態に従う半導体デバイス２００の製造を示す断面図である。以下の説明は、図５に示されるデバイス構造が既に形成されそして設けられていることを前提としている。この点において、図５に示されるデバイス構造の形成の後に他の製造ステップ又はサブプロセスが実行されてよいが、この例はエッチングステップへと続き、エッチングステップは望ましくは異方性エッチング技術を採用している。この実施形態によると、ゲート構造１２８に隣接する半導体材質１０２内に凹部２０２を形成するために、ゲート構造１２８がハードエッチングマスクとして用いられる（図６）。凹部２０２は、塩素又はＨＢｒ／Ｏ２薬品のような任意の適切なエッチャント又は薬品を用いて異方的にエッチングすることができる。このエッチングステップは、所与のデバイス構造のための望ましい深さを有する凹部２０２を形成するように制御される。尚、凹部２０２は使い捨てスペーサ１２４によって自己位置合わせされる。ここで用いられるように、自己位置合わせ(self-aligned)は、凹部２０２の内に向いている側が生来的に、それらが使い捨てスペーサ１２４の外に向いている側によって位置合わせされるように形成されるという意味で理解されるべきである。この自己位置合わせ特性は図６において明らかであり、図６においては、使い捨てスペーサ１２４の垂直側壁があたかも下に向かって続いて凹部２０２の対応する内に向く側壁を形成しているように見える。
この特定の実施形態はＰＭＯＳトランジスタデバイスの製造に対応している。また、この実施形態に対しては、半導体材質１０２は、露出させられた凹部表面２０４が半導体材質１０２の｛１１０｝面に一致するような結晶方位を有している。
凹部２０２の形成の後に他の製造ステップ又はサブプロセスが実行されてよいが、この例は、フィラー(filler)半導体材質２０５で凹部２０２を少なくとも部分的に充填して凹部２０２内にファセット形状(facet-shaped)半導体領域２０６を形成することによって継続する（図７及び図８）。このステップの間、フィラー半導体材質２０５は、非ドープの半導体材質又はその場でドープされた(in situ doped)半導体材質であってよい。ここで用いられるような「その場でドープされた」は、ホスト(host)材質が成長させられるのにつれて適切なドーパントが当該ホスト材質内へ導入されることを意味する。その場でドープされた材質は、その材質が、ドーピングを目的とした後続のイオン注入にさらされる必要がないようにここで利用され得る。この実施形態においては、フィラー半導体材質２０５は、凹部２０２内に材質を選択的にエピタキシャル成長させることによって形成される応力誘起半導体材質である。ここで説明されるようなＰＭＯＳトランジスタ注入に対しては、フィラー半導体材質２０５は典型的にはシリコンゲルマニウム（ホウ素をその場でドープされてよい）である。一方、ＮＭＯＳトランジスタ注入に対しては、フィラー半導体材質２０５は典型的にはシリコン炭素（リンをその場でドープされてよい）である。
図７はファセット形状半導体領域２０６の形成の間におけるフィラー半導体材質２０５を示しており、そして図８はファセット形状半導体領域２０６の形成完了の後のフィラー半導体材質２０５を示している。尚、フィラー半導体材質２０５をエピタキシャル成長させるステップは、ファセット形状半導体領域２０６の形成（従来技術の製造プロセスを用いて従来的に形成されるような平坦領域であるよりもむしろ）を促進する特定の成長条件の下で実行される。図８を参照すると、この実施形態に対しては、各ファセット形状半導体領域２０６は、基板に対して上を向くファセット領域２０８を含む。つまり、各ファセット領域２０８は、その２つの隣接するゲート構造１２８の間に画定される区域を向いており、この向いている方向はそれぞれの凹部表面２０４とは反対である。これらの上を向いているファセット領域２０８は、フィラー半導体材質２０５の｛１１０｝面に対する比較的に高い成長速度及びフィラー半導体材質２０５の｛１１１｝面に対する比較的に低い成長速度を促進する成長条件に起因している。前述したように、フィラー半導体材質２０５の｛１１０｝面は、図８の視点から見た場合、水平面（凹部表面２０４によって定義される面と同様）に一致している。フィラー半導体材質２０５の｛１１１｝面は、｛１１０｝面に対して約４５度の角度で形成される。約４５度のプロファイルは図８の断面図において明らかであり、各ファセット領域２０８の頂は２つの｛１１１｝面の交差を表している。
ファセット形状半導体領域２０６が形成される成長条件は、所望の成長特性を生じさせるように適切な様態で制御される。これらの成長条件は、限定はしないが、成長温度（ファセット形状を決定する主要な臨界的成長パラメータである）を含んでいてよい。例えば、上を向いているファセット領域２０８は、フィラー半導体材質２０５を相対的に高い成長温度（従来のエピタキシャル成長技術と比較して）でエピタキシャル成長させることによって得ることができる。特定の実施形態においては、フィラー半導体材質２０５は、摂氏約６００〜６５０度の範囲内の制御された成長温度で形成される。特に、これらの上を向いているファセット領域２０８の形成は、２つの｛１１１｝面がファセット領域２０８の頂で交わるときにフィラー半導体材質２０５が成長を停止する（又は成長速度が顕著に低下する）ことにおいて自己制御的(self-limiting)である。
次いで他の製造ステップ又はサブプロセスが実行されてよいが、この例は、適切なウエットエッチングプロセスを用いて使い捨てスペーサ１２４及び窒化物キャップ１１８を除去することによって先へ進む。このウエットエッチング（典型的には、加熱リン酸を用い、加熱リン酸はシリコン窒化物のみを選択的にエッチングすると共に酸化物及びシリコンを実質的に損なうことなしに残す）は、図９に示される構造をもたらす。図示されるように、ゲート電極上の酸化物２０７がこの時点で露出させられる。その後、最終的なスペーサ２０９がシリコン酸化物及び／又はシリコン窒化物のような絶縁体材質、望ましくはシリコン窒化物から形成される。実用上は、最終的なスペーサ２０９は、既知の材質堆積、エッチング、及び場合によっては他のステップを用いて形成することができる。また、酸化物２０７が除去されて、図１０に示される構造がもたらされる。酸化物２０７は、適切なシリサイド前洗浄(pre-clean)ウエットエッチング（例えば緩衝ＨＦ又は希釈ＨＦ）プロセスによって除去することができる。
この時点で他の製造ステップ又はサブプロセスが実行されてよいが、この例は、ファセット形状半導体領域２０６上にシリサイドコンタクト区域２１０を形成することによって継続する（図１１）。また、シリサイドコンタクト区域２１２が多結晶シリコンゲート電極上に形成されてよい。この点において、図１１は幾つかの既知のプロセスステップが実行された後の半導体デバイス２００を示している。簡潔さのために、これらの中間ステップは詳細には説明しない。
最終的なスペーサ２０９の形成の後、金属シリサイドコンタクト区域２１０／２１２を生成するために、適切なシリサイド化プロセスが実行される。例えば、シリサイド形成金属の層（図示せず）がファセット形状半導体領域２０６の表面上及びゲート電極の表面上に堆積させられる。シリサイド形成金属は、例えば約５〜５０ｎｍの厚み、望ましくは約１０ｎｍの厚みまでスパッタリングすることによって堆積させることができる。デバイス構造は次いで、金属シリサイドコンタクト区域２１０／２１２を形成するために、例えば急速熱焼鈍によって加熱される。シリサイド形成金属は、例えばコバルト、ニッケル、レニウム、ルテニウム、若しくはパラジウム、又はこれらの合金であってよい。露出させられたシリコンに接触していないいかなるシリサイド形成金属も加熱の間に反応することはなく、従ってシリサイドを形成しない。この過剰な金属は、ウエットエッチング又は任意の適切な手順によって除去することができる。
その後、ＰＭＯＳトランジスタデバイスの製造を完了するために、任意の数の既知のプロセスステップが実行されてよい。そのような追加的なステップは、限定はしないが、イオン注入と、ゲート構造１２８及び半導体デバイス２００の他の特徴を覆うように絶縁層を形成することと、その絶縁層を研磨することと、その絶縁層をパターニング及び選択的エッチングしてシリサイドコンタクト区域２１０／２１２の上方にビア（ホール）を画定することと、タングステンのような金属をビアホール内に堆積させることによって絶縁層内に伝導性プラグを形成することと、伝導性金属トレース／線を形成して伝導性プラグとの電気的な接触を確立すること（そのような伝導性金属トレース／線は典型的には半導体デバイス２００の金属１（Ｍ１）層内に形成される）とを含む。
半導体デバイス２００の上記説明はＰＭＯＳ実装に向けられているが、同様なデバイス構造はＮＭＯＳ実装に対しても得ることができる。半導体デバイス２００の製造の上記説明の大部分はＮＭＯＳデバイス構造にも適用される。しかし、ＮＭＯＳ実装に対しては、水平面（凹部表面２０４によって定義される面と同様）は、半導体材質１０２の｛１００｝面に一致する。他の違いは、ＮＭＯＳ実装のためのフィラー半導体材質が典型的にはシリコン炭素（シリコンゲルマニウムであるよりはむしろ）になることである。特定の制御されたエピタキシャル成長条件下で、上を向いているファセット形状の半導体領域が形成され得る。そのような実施形態においては、ファセット形状の半導体領域の角度のある表面は、フィラー半導体材質の｛１１１｝面に一致する。
図１２〜１４は第２の実施形態に従う半導体デバイス３００の製造を示す断面図である。この実施形態はＰＭＯＳトランジスタデバイスの製造に関連している。以下の説明は、図６に示されるようなデバイス構造が既に形成されそして設けられていることを前提としている。この点において、図６に示されるデバイス構造の形成の後に他の製造ステップ又はサブプロセスが実行されてよいが、この例は、フィラー半導体材質３０２で凹部２０２を少なくとも部分的に充填して凹部２０２内にファセット形状半導体領域３０４を形成することによって継続する（図１２及び図１３）。このステップの間、フィラー半導体材質３０２は、半導体デバイス２００に対して上述したように、非ドープの半導体材質又はその場でドープされた半導体材質であってよい。この実施形態においては、フィラー半導体材質３０２は、凹部２０２内に例えばシリコンゲルマニウム又はシリコン炭素（ＮＭＯＳ実装に対して）のような材質を選択的にエピタキシャル成長させることによって形成される応力誘起半導体材質である。
図１２はファセット形状半導体領域３０４の形成の間におけるフィラー半導体材質３０２を示しており、そして図１３はファセット形状半導体領域３０４の形成完了の後のフィラー半導体材質３０２を示している。尚、フィラー半導体材質３０２をエピタキシャル成長させるステップは、下を向いているファセット形状半導体領域３０４の形成（従来技術の製造プロセスを用いて従来的に形成されるような平坦領域であるよりもむしろ）を促進する特定の成長条件の下で実行される。図１３を参照すると、この実施形態に対しては、各ファセット形状半導体領域３０４は、基板に対して下を向くファセット領域３０６を含む。つまり、各ファセット領域３０６は、それぞれの凹部表面２０４の方へ向いている。これらの下を向いているファセット領域３０６は、フィラー半導体材質３０２の｛１１１｝面に対する比較的に高い成長速度及びフィラー半導体材質３０２の｛１１０｝面に対する比較的に低い成長速度を促進する成長条件に起因している。フィラー半導体材質３０２の｛１１１｝面は、｛１１０｝面に対して約４５度の角度で形成される。約４５度のプロファイルは図１３の断面図において明らかであり、各ファセット領域３０６の点は２つの｛１１１｝面の交差を表している。
ファセット形状半導体領域３０４が形成される成長条件は、所望の成長特性を生じさせるように適切な様態で制御される。この場合、下を向いているファセット領域３０６は、フィラー半導体材質３０２を相対的に低い成長温度（従来のエピタキシャル成長技術と比較して）でエピタキシャル成長させることによって得ることができる。特定の実施形態においては、フィラー半導体材質３０２は、摂氏約５００〜５８０度の範囲内の制御された成長温度で形成される。特に、これらの下を向いているファセット領域３０６の形成は、２つの｛１１１｝面が交わってＶ形状を形成するときにフィラー半導体材質３０２が成長を停止する（又は成長速度が顕著に低下する）ことにおいて自己制御的である。
この時点で他の製造ステップ又はサブプロセスが実行されてよいが、この例は、ファセット形状半導体領域３０４上にシリサイドコンタクト区域３０８を形成することによって継続する（図１４）。また、シリサイドコンタクト区域３１０が多結晶シリコンゲート電極上に形成されてよい。この点において、図１４はシリサイド化に関連するプロセスステップ（半導体デバイス２００に対して前述したような）の完了の後の半導体デバイス３００を示している。その後、ＰＭＯＳトランジスタデバイスの製造を完了させるために幾つかの既知のプロセスステップが実行されてよい。幾つかのそのようなプロセスステップについては、半導体デバイス２００の説明において既に言及した。
実用上、上を向いているシリサイドコンタクト（図１１）は下を向いているシリサイドコンタクト（図１４）よりも望ましいであろう。このことは、上を向いているシリサイドコンタクトが、より低い接触抵抗及びチャネル領域に印加されるより高い応力の両方を提示するという事実に起因している。
図１５及び１６は第３の実施形態に従う半導体デバイス４００の製造を示す断面図である。この実施形態はＰＭＯＳトランジスタデバイス及びＮＭＯＳトランジスタデバイスに適用可能であり、ここでは半導体材質１０２はその｛１００｝面又はその｛１１０｝に方位付けられている。以下の説明は、図５に示されるようなデバイス構造が既に形成されそして設けられていることを前提としている。この点において、図５に示されるデバイス構造の形成の後に他の製造ステップ又はサブプロセスが実行されてよいが、この例はエッチングステップへと続き、エッチングステップは望ましくは異なる結晶面を異なる速度でアタックする適切なウエットエッチング薬品を採用している。この実施形態によると、ゲート構造１２８に隣接する半導体材質１０２内にファセット形状凹部４０２を形成するために、ゲート構造１２８がハードエッチングマスクとして用いられる（図１５）。
ファセット形状凹部４０２は、半導体材質１０２の｛１１１｝面を比較的低速でエッチングすると共に半導体材質１０２の｛１００｝面及び｛１１０｝面を比較的高速でエッチングする任意の適切なエッチャント又は薬品を用いることによってエッチングすることができる。特定の例示的な実施形態においては、ファセット形状凹部４０２は、水酸化カリウム（ＫＯＨ）ベースのエッチャントで半導体材質１０２をエッチングすることによって形成される。代替的には（又は付加的には）、テトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）ベースのエッチャントがこのステップのために用いられ得る。これらのエッチャントは、シリコンの｛１１１｝表面を、｛１００｝面及び｛１１０｝面を含む他の表面の面よりもはるかに低い速度でアタックする。この点に関して、ＫＯＨベースのエッチャントは、殆どのシリコン表面の面を、シリコン表面の｛１１１｝面のエッチング速度の約１００倍までの速度でエッチングすることができる。同様に、ＴＭＡＨベースのエッチャントは、殆どのシリコン表面の面を、シリコン表面の｛１１１｝面のエッチング速度の約３７倍までの速度でエッチングすることができる。
図１５を再び参照すると、ファセット形状凹部４０２の露出させられた表面４０４は、｛１１１｝面に一致している。従って、異なる平面的エッチング速度に起因して、エッチングステップの間、下を向いているファセット形状凹部４０２が形成される。結果としての露出させられた表面４０４は、図１５の視点から見て水平面に対して約４５度の角度をなしている。尚、ＫＯＨ及びＴＭＡＨベースのエッチング溶液は、シリコン窒化物及びシリコン酸化物に対して選択的である。従って、ソース及びドレイン領域を形成するために利用される既存のＮＭＯＳ及びＰＭＯＳのプロセスステップに適合する様態で、ファセット形状凹部４０２を容易に形成することができる。
この時点で他の製造ステップ又はサブプロセスが実行されてよいが、この例は、ファセット形状凹部４０２の露出させられた表面４０４上にシリサイドコンタクト区域４０６を形成することによって継続する（図１６）。また、シリサイドコンタクト区域４０８が多結晶シリコンゲート電極上に形成されてよい。この点において、図１６はシリサイド化に関連するプロセスステップ（半導体デバイス２００に対して前述したような）の完了の後の半導体デバイス４００を示している。その後、半導体デバイス４００の製造を完了させるために幾つかの既知のプロセスステップが実行されてよい。幾つかのそのようなプロセスステップについては、半導体デバイス２００に関連して既に言及した。
図１１を再び参照すると、限定はしないが、完成した半導体デバイス２００は概して、半導体材質１０２の層と、半導体材質１０２の層を覆うゲート構造１２８と、半導体材質の層内のソース及びドレイン領域２１６と、半導体材質１０２の層内のチャネル領域２１８とを含む。各チャネル領域２１８は該当するゲート構造１２８の下にあり、そして各チャネル領域２１８は、ＭＯＳトランジスタの製造、設計、及び動作に詳しい者に理解されるであろうように、該当するソース及びドレイン領域２１６の間に位置している。フィラー半導体材質２０５はソース及びドレイン領域２１６に対応していてよく、そしてソース及びドレイン領域２１６を覆っているファセット形状シリサイドコンタクト区域２１０は、デバイスの動作の間に適切な電圧がソース及びドレイン領域２１６に印加されることを可能にする。上述したように、ファセット形状半導体領域２０６は、半導体材質１０２の｛１１１｝面によって部分的に画定されている。
図１４及び図１６を参照すると、完成した半導体デバイス３００／４００もまた、前の段落で説明したようなソース領域、ドレイン領域、及びチャネル領域を含むことになる。このように、ここに説明される種々の実施形態は、上又は下を向いていてよいファセット形状のシリサイドコンタクトを利用する。また、ファセット形状のシリサイドコンタクトは、半導体材質１０２それ自身の上に形成されてよく、あるいは半導体材質１０２内に形成された凹部内に配置されるフィラー半導体材質上に形成されてよい。
コンタクトウインドウ内で平坦に設計される従来のシリサイドコンタクトと比較して、約４５度の角をなしているシリサイドコンタクトは、実効コンタクトサイズ（シリサイド対シリコン接触面積）を約４０パーセント高める。この一般的な特徴は、ここに説明される種々の実施形態で共通である。しかし、半導体デバイス４００に対しては、特定のエッチングステップ及びエッチャント薬品に応じてファセット角度が変化するかもしれない。従って、実効コンタクトサイズの増加は４０パーセントよりも大きいかあるいは小さいかもしれない。しかし、ここに説明されるいずれの実施形態においても、角度をなすシリサイドコンタクトは、微小なスケールノード技術、例えば３２ｎｍ技術に対して望ましい。
上述した詳細な説明においては少なくとも１つの例示的な実施形態が提示されたが、多くの変形が存在することが理解されるべきである。また、ここに説明される１つ以上の例示的な実施形態は、特許請求の範囲に記載された主題の範囲、適用可能性、又は構成を限定することを決して意図されていないことも理解されるべきである。むしろ、上述した詳細な説明は、１つ以上の説明された実施形態を実装するための有用な指針を当業者に提供するであろう。既知の均等なもの及びこの特許出願の出願時に予測され得る均等なものを含む、特許請求の範囲によって定義される範囲から逸脱することなしに、要素の機能及び配置において種々の変更がなされ得ることが理解されるべきである。

Claims (9)

  1. 半導体デバイス（３００）を製造する方法であって、
    半導体材質（１０２）の層を有する基板（１００）を提供することと、
    半導体材質（１０２）の前記層を覆うゲート構造（１１２，１２８）を作製することと、
    前記ゲート構造（１１２，１２８）に隣接する半導体材質（１０２）の前記層内に凹部（２０２）を形成して、前記半導体材質（１０２）の｛１１０｝面に一致する露出させられた凹部表面（２０４）をもたらすために、前記半導体材質（１０２）の一部を異方性エッチングすることと、
    摂氏５００〜５８０度の範囲内の成長温度の下で前記凹部（２０２）内のフィラー半導体材質（３０２）をエピタキシャル成長させることによって、前記凹部（２０２）を少なくとも部分的に充填して、前記凹部（２０２）内にファセット形状半導体領域（３０４）を形成することとを備え、
    前記ファセット形状半導体領域（３０４）は、２つの｛１１１｝面の交差において、前記基板（１００）に対して下を向き、前記露出させられた凹部表面（２０４）を向いているファセット領域（３０６）を備えている、方法。
  2. 前記凹部（２０２）を少なくとも部分的に充填することは、前記凹部内にその場でドープされる半導体材質（３０２）をエピタキシャル成長させることを備えている請求項１の方法。
  3. 前記凹部（２０２）を少なくとも部分的に充填した後に前記ファセット形状半導体領域（３０４）上にシリサイドコンタクト区域（３０８）を形成することを更に備えた請求項１の方法。
  4. 前記凹部（２０２）を少なくとも部分的に充填することは、応力誘起半導体材質（３０２）で前記凹部（２０２）を少なくとも部分的に充填することを備えている請求項１の方法。
  5. 半導体デバイス（２００）であって、
    半導体材質（１０２）の層と、
    半導体材質（１０２）の前記層を覆うゲート構造（１１２，１２８）と、
    半導体材質（１０２）の前記層内のチャネル領域（２１８）であって前記ゲート構造（１１２，１２８）の下層となるチャネル領域（２１８）と、
    半導体材質（１０２）の前記層内のソース及びドレイン領域（２１６）であって、前記チャネル領域（２１８）がそれらの間に配置され、ファセット形状半導体領域（２０６，３０６）を備えたソース及びドレイン領域（２１６）と、
    前記ソース及びドレイン領域（２１６）を覆うファセット形状シリサイドコンタクト区域（２１０，３０８，４０６）と、
    前記ゲート構造（１１２，１２８）に隣接する前記半導体材質（１０２）の前記層に形成された凹部（２０２）であって、前記半導体材質（１０２）の｛１１０｝面に一致する凹部表面（２０４）を有する凹部（２０２）内に配置されたファセット形状半導体領域（２０６，３０６）であって、表面に前記ファセット形状シリサイドコンタクト区域（２１０，３０８）が形成されているファセット形状半導体領域（２０６，３０６）と、を備え、
    前記半導体デバイス（２００）はＰＭＯＳトランジスタデバイスであって、
    前記半導体材質（１０２）の前記層はシリコンゲルマニウムであって、
    前記ファセット形状半導体領域は前記シリコンゲルマニウムの２つの｛１１１｝面の交差によって部分的に画定されており、
    前記ファセット形状半導体領域（２０６，３０６）が、２つの｛１１１｝面の交差において、前記基板（１００）に対して下を向き、前記凹部表面（２０４）を向いている下向きファセット領域（３０６）か、２つの｛１１１｝面の交差に頂を有し、前記基板（１００）に対して上を向き、前記凹部表面（２０４）の逆を向いている上向きファセット領域（２０６）のいずれかを備えている、半導体デバイス（２００，３００，４００）。
  6. 半導体デバイス（２００）を製造する方法であって、
    半導体材質（１０２）の層を有する基板（１００）を提供することと、
    前記半導体材質（１０２）の前記層を覆うゲート構造（１１２，１２８）を作製することと、
    前記ゲート構造（１１２，１２８）に隣接する半導体材質（１０２）の前記層内に凹部（２０２）を形成して、前記半導体材質（１０２）の｛１１０｝面に一致する露出させられた凹部表面（２０４）をもたらすために、前記半導体材質（１０２）の一部を異方性エッチングすることと、
    摂氏６００〜６５０度の範囲内の成長温度の下で前記凹部（２０２）内のフィラー半導体材質（２０５）をエピタキシャル成長させることによって、前記凹部（２０２）を少なくとも部分的に充填して、前記凹部（２０２）内にファセット形状半導体領域（２０６）を形成することとを備え、
    前記ファセット形状半導体領域（２０６）は、２つの｛１１１｝面の交差に頂を有し、前記基板（１００）に対して上を向き、前記露出させられた凹部表面（２０４）の逆を向いている上向きファセット領域（２０８）を備えている、方法。
  7. 前記凹部（２０２）を少なくとも部分的に充填することは、前記凹部内にその場でドープされる半導体材質（３０２）をエピタキシャル成長させることを備えている請求項６の方法。
  8. 前記凹部（２０２）を少なくとも部分的に充填した後に前記ファセット形状半導体領域（２０６）上にシリサイドコンタクト区域（２１０，３０８）を形成することを更に備えた請求項６の方法。
  9. 前記凹部（２０２）を少なくとも部分的に充填することは、応力誘起半導体材質（２０５）で前記凹部（２０２）を少なくとも部分的に充填することを備えている請求項６の方法。
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