KR20110091667A - 패싯 형상의 실리사이드 콘택들을 갖는 반도체 디바이스, 및 관련 제조 방법 - Google Patents

패싯 형상의 실리사이드 콘택들을 갖는 반도체 디바이스, 및 관련 제조 방법 Download PDF

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Abstract

개시되는 주된 내용은, 종래의 실리사이드 콘택들과 비교하여, 유효 크기가 증가된 실리사이드 콘택들을 형성하기 위해 사용될 수 있는, 반도체 트랜지스터 디바이스들 및 관련 제조 기술들에 관한 것이다. 본 명세서에서 개시되는 공정에 따라 제조되는 반도체 디바이스(200)는, 반도체 물질(102) 층과 그리고 상기 반도체 물질(102) 층 위에 놓이는 게이트 구조(112, 128)를 포함한다. 상기 게이트 구조(112, 128) 아래에 놓이는 채널 영역(218)이 상기 반도체 물질(102) 층 내에 형성된다. 상기 반도체 디바이스(200)는 또한, 상기 반도체 물질(102) 층 내의 소스 및 드레인 영역들(216)을 포함하고, 여기서 상기 채널 영역(218)은 상기 소스 및 드레인 영역들(216) 사이에 위치한다. 더욱이, 상기 반도체 디바이스(200)는 상기 소스 및 드레인 영역들(216) 위에 놓이는 패싯-형상의 실리사이드 콘택 영역들(210, 308, 406)을 포함한다.

Description

패싯 형상의 실리사이드 콘택들을 갖는 반도체 디바이스, 및 관련 제조 방법{SEMICONDUCTOR DEVICES HAVING FACETED SILICIDE CONTACTS, AND RELATED FABRICATION METHODS}
본 명세서에서 설명되는 주된 내용의 실시예들은 일반적으로 반도체 디바이스에 관한 것이다. 특히, 이러한 주된 내용의 실시예들은 실리사이드 대 실리콘 접합 영역(silicide-to-silicon junction area)이 증가된 실리사이드 소스 및 드레인 콘택 영역들의 이용에 관한 것이다.
현재 대다수의 집적 회로(Integrated Circuit, IC)들은 다수의 상호연결된 전계 효과 트랜지스터들(Field Effect Transistor, FET)들(이것은 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET 또는 MOS 트랜지스터)들로서 실현될 수 있음)을 사용함으로써 구현된다. MOS 트랜지스터는 p-타입 디바이스(즉, PMOS 트랜지스터) 또는 n-타입 디바이스(즉, NMOS 트랜지스터)로서 실현될 수 있다. 더욱이, 반도체 디바이스는 PMOS 트랜지스터와 NMOS 트랜지스터 양쪽 모두를 포함할 수 있으며, 이러한 디바이스는 보통 상보형 MOS(Complementary MOS) 또는 CMOS 디바이스로 불린다. MOS 트랜지스터는, 제어 전극으로서 반도체 기판 위에 형성되는 게이트 전극과, 그리고 반도체 기판 내에 형성되는 서로 이격된 소스 및 드레인 영역들(이들 간에 전류가 흐를 수 있음)을 포함한다. 소스 및 드레인 영역들은 전형적으로 소스 및 드레인 영역들 상에 형성되는 각각의 도전성 콘택들을 통해 액세스된다. 게이트 전극, 소스 콘택, 및 드레인 콘택에 인가되는 바이어스 전압들은, 소스 및 드레인 영역들 사이 게이트 전극 아래에 있는 반도체 기판 내의 채널을 통해 흐르는 전류의 흐름을 제어한다. 절연층 내에 형성된 도전성 금속 상호연결(플러그(plug))들은 전형적으로 게이트, 소스, 및 드레인 콘택들에 바이어스 전압들을 전달하기 위해 사용된다.
더 높은 칩 밀도에 대한 요구로 인해, 더 작은 치수를 갖는 디바이스를 제조할 수 있는 제조 공정이 개발되어 오고 있다. 디바이스들이 더 작아짐에 따라, (예를 들어, CMOS 구현에 있어서) 이웃하는 트랜지스터들의 게이트 스택들 간의 피치(pitch)가 또한 더 작아지게 된다. 또한, 이웃하는 게이트 스택들 간의 실리사이드 콘택 영역들을 위한 이용가능한 영역이 이에 비례하여 줄어든다. 이러한 이용가능한 영역은 또한, 실리사이드 콘택 윈도우(silicide contact window) 혹은 실리사이드 윈도우(silicide window)로 언급될 수 있다. 실리사이드 콘택 윈도우가 줄어듦에 따라, 실리사이드 대 실리콘 접합 영역에서의 감소로 인해, 대응하는 콘택 저항이 증가한다. 콘택 저항이 큰 것은 바람직하지 않으며, 이것은 현대 공정 노드 기술(예를 들어, 65 nm, 45 nm, 32 nm, 및 다른 스케일이 작은 기술)에 있어 매우 문제가 될 수 있다.
90 nm 기술에 대한 실리사이드 콘택 윈도우는 약 180 nm이고, 65 nm 기술에 대한 실리사이드 콘택 윈도우는 약 140 nm이고, 45 nm 기술에 대한 실리사이드 콘택 윈도우는 약 90 nm이며, 그리고 32 nm 기술에 대한 실리사이드 콘택 윈도우는 약 60 nm이다. 90 nm 기술에서 32 nm 기술로 진행할 때, (게이트 스택들의 측벽들 상에서 형성되는) 스페이서들의 크기는, 허용가능한 실리사이드 콘택 윈도우를 유지하기 위한 노력으로 약간 감소될 수 있다. 그러나, 32 nm 기술과 같은 스케일이 작은 기술을 사용할 경우, 최소 스페이서 크기는 제한을 받을 수 있다. 이러한 상황에서, 실리사이드 콘택 윈도우의 크기는 유지될 수 없는 바, 이것은 바람직하지 않은 결과, 즉 콘택 저항을 높일 수 있다. 예를 들어, 90 nm 기술을 사용하여 제조되는 전형적인 NMOS 트랜지스터에 대한 외부 저항(이것은 콘택 저항에 의해 영향을 받음)은 상대적으로 낮은 저항(약 270 ohm-㎛)일 수 있고, 반면, 32 nm 기술을 사용하여 제조되는 전형적인 NMOS 트랜지스터에 대한 외부 저항은 상대적으로 높은 저항(약 430 ohm-㎛)일 수 있다. 더 높은 외부 저항은 디바이스 성능을 크게 저하시킬 수 있다.
본 명세서에서 설명되는 기법들 및 기술들은 실리사이드 콘택 저항을 감소시키기 위해 사용될 수 있고, 이에 따라 결과적으로 트랜지스터들의 외부 저항을 감소시키기 위해 사용될 수 있다. 콘택 저항의 감소는, 스케일이 작은 공정 노드 기술(예를 들어, 32 nm 기술)에 있어 특히 중요할 수 있다.
앞서의 특징 및 다른 특징은 반도체 디바이스를 제조하는 방법의 실시예에 의해 달성될 수 있다. 이러한 방법은, 반도체 물질 층을 갖는 기판을 제공하는 것과; 상기 반도체 물질 층 위에 놓이는 게이트 구조를 생성하는 것과; 상기 반도체 물질 층에 상기 게이트 구조(112, 128)에 인접하게 리세스(recess)들을 형성하는 것과; 그리고 충전재 반도체 물질(filler semiconductor material)로 상기 리세스들을 적어도 부분적으로 충전하여 상기 리세스들 내에 패싯-형상(facet-shaped)의 반도체 영역들이 형성되도록 하는 것을 포함하지만, 이러한 것에만 한정되는 것은 아니다.
반도체 디바이스를 제조하는 또 다른 방법이 또한 제공된다. 이러한 방법은, 반도체 물질 층을 갖는 기판을 제공하는 것으로서 시작한다. 이 방법은, 상기 반도체 물질 층 위에 놓이는 게이트 구조를 생성하고, 상기 반도체 물질 층에 상기 게이트 구조에 인접하게 패싯-형상의 리세스들을 형성하고, 그리고 상기 패싯-형상의 리세스들의 노출된 표면들 상에 실리사이드 콘택 영역들을 형성함으로써 계속된다.
앞서의 특징 및 다른 특징은 반도체 디바이스의 실시예에서 찾을 수 있는바, 이러한 반도체 디바이스는, 반도체 물질 층과, 상기 반도체 물질 층 위에 놓이는 게이트 구조와, 상기 반도체 물질 층 내의 채널 영역과, 그리고 상기 반도체 물질 층 내의 소스 및 드레인 영역들을 포함하며, 여기서 상기 채널 영역은 상기 게이트 구조 아래에 놓이고, 상기 채널 영역은 상기 소스 및 상기 드레인 영역들 사이에 위치한다. 상기 반도체 디바이스는 또한, 상기 소스 및 드레인 영역들 위에 놓이는 패싯-형상의 실리사이드 콘택 영역들을 포함한다.
본 개요는 아래의 상세한 설명에서 더 설명되는 개념들을 선별하여 간략한 형식으로 소개하기 위해 제공된다. 본 개요가 본 발명이 청구하고자 하는 주된 내용의 핵심적 특징 및 필수적 특징을 확인하려는 것이 아니며, 본 발명이 청구하고자 하는 주된 내용의 범위를 결정함에 있어 보조 내용으로서 사용하려는 것도 아니다.
본 명세서의 주된 내용은, 첨부되는 도면과 함께 고려되는 경우, 상세한 설명을 참조함으로써, 더 완벽하게 이해될 수 있는바, 도면에서 동일한 참조 번호는 전체 도면에 걸쳐 유사한 구성 요소들을 나타낸다.
도 1 내지 도 4는 반도체 디바이스의 게이트 구조의 형성을 나타내는 단면도들이다.
도 5는 세 개의 인접하는 게이트 구조들을 갖는 반도체 디바이스 구조의 단면도이다.
도 6 내지 도 11은 제 1 실시예에 따른 반도체 디바이스의 제조를 나타내는 단면도들이다.
도 12 내지 도 14는 제 2 실시예에 따른 반도체 디바이스의 제조를 나타내는 단면도들이다.
도 15 및 도 16은 제 3 실시예에 따른 반도체 디바이스의 제조를 나타내는 단면도들이다.
본 발명의 다음의 상세한 설명은, 사실상 단지 예시적으로 제공되는 것이며, 본 명세서의 주된 내용의 실시예들, 혹은 이러한 실시예들의 응용 및 용도를 한정하려는 것이 아니다. 본 명세서에서 사용되는 바와 같이, 용어 "예시적인"은 "예, 사례, 또는 실례로서의 역할을 하는"을 의미한다. 본 명세서에서 예시적인 것으로 설명되는 임의의 구현이 다른 구현들에 비해 바람직한 것 혹은 장점이 있는 것으로 반드시 해석해서는 안 된다. 더욱이, 본 발명의 앞서의 기술 분야 부분, 배경기술 부분, 과제의 해결 수단 부분, 혹은 다음의 상세한 설명에서 제시되는 어떤 명시적 이론 혹은 내포된 이론에 의해 한정되도록 의도되지도 않았다.
간결한 설명을 위해, 반도체 디바이스 제조와 관련된 종래의 기술들은 본 명세서에서 상세하게 기술되지 않을 수 있다. 더욱이, 본 명세서에서 기술되는 다양한 작업들과 공정 단계들은 본 명세서에서 상세하게 기술되지 않는 추가적인 단계들 또는 기능들을 갖는 더 포괄적인 절차 또는 공정에 통합될 수 있다. 특히, 반도체 기반의 트랜지스터들의 제조에 있어서의 다양한 단계들은 잘 알려져 있고, 따라서, 간결한 설명을 위해, 종래의 많은 단계들이 본 명세서에서 간단히 언급만 되거나 또는 이러한 잘 알려진 공정의 세부내용을 제공함이 없이 전체적으로 생략될 것이다.
본 명세서에서 기술되는 기법 및 기술은, NMOS 트랜지스터 디바이스들, PMOS 트랜지스터 디바이스들, 및 CMOS 트랜지스터 디바이스들을 포함하는, MOS 트랜지스터 디바이스들을 제조하는데 사용될 수 있다. 용어 "MOS 트래지스터"가 사실상 금속 게이트 전극 및 산화물 게이트 절연체를 갖는 디바이스를 말하지만, 이 용어는 본 명세서 전반에 걸쳐, 게이트 절연체(산화물이거나 혹은 다른 절연체 일 수 있음) 위에 배치되는 도전성 게이트 전극(금속이거나 혹은 다른 도전성 물질일 수 있음)을 포함하는 임의의 반도체 디바이스를 나타내기 위해 사용될 것이다(여기서, 게이트 절연체는 또한 반도체 기판 위에 배치됨).
본 명세서에서 설명되는 제조 공정들은, 종래 공정들과 비교하여, 실리사이드 콘택 크기를 증가시키고 콘택 저항을 낮춘다. 실제로, 본 명세서에서 설명되는 제조 공정들은, 실리사이드 콘택들의 크기를, 동일한 게이트 피치 및 동일한 스페이서 크기에 대해 (종래 공정들과 비교하여) 최대 40%까지 증가시킬 수 있다. 결과적으로, 아래에 설명되는 새로운 방법들은 실리사이드 콘택 저항을 감소시키며, 이에 따라 반도체 트랜지스터 디바이스들의 외부 저항을 감소시킨다. 이것은 결과적으로 구동 전류/속도를 크게 개선시킨다.
도 1 내지 도 4는 반도체 디바이스의 게이트 구조의 형성을 나타내는 단면도들이다. 제조 공정은 반도체 물질(102) 층을 갖는 기판(100)을 제공 혹은 형성함으로써 시작할 수 있다. 임의의 적절한 반도체 물질이 사용될 수 있지만, 본 실시예에 있어서, 반도체 물질(102)은 실리콘 물질이며, 여기서 용어 "실리콘 물질"은 반도체 산업에서 전형적으로 사용되는 일반적으로 단결정의 상대적으로 순수한 실리콘 물질들뿐만 아니라, 게르마늄, 카본 등과 같은 다른 원소들과 혼합된 실리콘을 포괄하기 위해 본 명세서에서 사용된다. 대안적으로, 반도체 물질(102)은 게르마늄, 갈륨 비소 등일 수 있다. 실시예에 따라, 반도체 물질(102)은, 반도체 물질(102)의 {100} 평면 혹은 반도체 물질(102)의 {110} 평면이 반도체 물질(102)의 상부 표면(103)에 대응하도록 배향될 수 있다. 반도체 물질(102)은 본래 N-타입 또는 P-타입 실리콘일 수 있지만, 전형적으로 P-타입이며, 후속적으로 반도체 물질(102)은 활성 영역이 형성되도록 적절한 방식으로 도핑된다. 활성 영역들은 트랜지스터 디바이스들의 소스 및 드레인 영역들을 위해 사용될 수 있다. 반도체 물질(102) 층은 SOI(Silicon-On-Insulator) 기판에서 실현될 수 있는바, 여기서 반도체 물질(102)은 절연체 물질 층 상에 배치되며, 이 경우 절연 물질 층은 또한 캐리어 층에 의해 지지되어 있다. 대안적으로, 반도체 물질(102) 층은 SOI 기판이 아닌 벌크 실리콘 기판에서 실현될 수 있다.
도 1은 반도체 물질(102) 상에 게이트 절연체 층(104)의 형성, 게이트 절연체 층(104) 상에 게이트 전극 물질(106) 층의 형성, 게이트 전극 물질(106) 층 상에 패드 산화물 층(pad oxide layer)(108)의 형성, 및 패드 산화물 층(108) 상에 패드 질화물 층(pad nitride layer)(110)의 형성 이후의 기판(100)을 도시한다. 결과적인 구조는 반도체 물질(102) 위에 놓이는 게이트 절연체 층(104), 게이트 절연체 층(104) 위에 놓이는 게이트 전극 물질(106), 게이트 전극 물질(106) 위에 놓이는 패드 산화물 층(108), 및 패드 산화물 층(108) 위에 놓이는 패드 질화물 층(110)을 포함한다.
게이트 절연체 층(104)은 전형적으로, 산화물 물질(예를 들어, 실리콘 산화물)로부터 형성된다. 게이트 절연체 층(104)은 열적으로 성장된 실리콘 이산화물 층으로부터 형성될 수 있거나 또는, 실리콘 산화물, 실리콘 질화물, 하이-k 게이트 유전체(예를 들어, HfO2, HfSiO2, HfSiON과 같은 것) 등과 같은 증착된 절연체로부터 형성될 수 있다. 게이트 절연체 층(104)은 바람직하게 약 1-10 nm의 두께를 갖지만, 실제 두께는 구현되는 회로에서 트랜지스터의 응용에 근거하여 결정될 수 있다. 증착되는 절연체들은 예를 들어, 화학적 기상 증착(Chemical Vapor Deposition, CVD), 저압 화학적 기상 증착(Low Pressure Chemical Vapor Deposition, LPCVD), 플라즈마 강화 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition, PECVD), 또는 원자 층 증착(Atomic Layer Deposition, ALD)에 의해 증착될 수 있다.
게이트 전극 물질(106)은, 금속 물질, 다결정 실리콘 물질, 고유전 상수 금속 물질 등일 수 있지만, 이러한 것에만 한정되는 것은 아니다. 특정 실시예들에 따르면, 게이트 전극 물질(106)은 도핑되지 않은 다결정 실리콘으로서 증착되고, 후속적으로 이온 주입에 의해 불순물 도핑된다. 일 예로서, 다결정 실리콘은 실란(silane)의 수소 환원을 통해 LPCVD에 의해 증착될 수 있다. 이후, 추가적인 공정 단계들이 도 1에 도시된 구조에 도달하기 위해 사용될 수 있다. 예를 들어, 패드 산화물 층(108)이 게이트 전극 물질(106) 상에 원하는 두께까지 성장되고, 패드 질화물 층(110)이 적절한 화학적 기상 증착(CVD) 기술을 사용하여 패드 산화물 층(108) 위에 증착된다.
도 1에 도시된 바와 같은 기판(100)은 그 다음에 포토리소그래픽으로 패터닝되고, 아래에 놓이는 패드 질화물 층(110), 패드 산화물 층(108), 게이트 전극 물질(106), 및 게이트 절연체 층(104)은 에칭되어 반도체 물질(102) 상에 게이트 스택(112)이 형성되게 된다(도 2). 게이트 스택(112)은 게이트 절연체 층(104)으로부터 형성되는 게이트 절연체(114), 게이트 전극 물질(106)로부터 형성되는 게이트 전극(116), 및 패드 질화물 층(110)으로부터 형성되는 질화물 캡(nitride cap)(118)을 포함한다. 게이트 스택(112)은 또한 게이트 전극(116)과 질화물 캡(118) 사이에 패드 산화물(120)을 포함한다. 다결정 실리콘은 예를 들어, 염소 또는 HBr/O2 화학을 사용하는 반응성 이온 에칭(Reactive Ion Etching, RIE)에 의해 원하는 패턴으로 에칭될 수 있으며, 하드 마스크 및 게이트 절연 물질은 예를 들어, CHF3, CF4, 또는 SF6 화학으로 RIE에 의해 에칭될 수 있다.
비록 다른 제조 단계들 또는 서브 공정들이 도 2에 예시된 공정 단계 이후에 수행될 수 있지만, 본 예는 게이트 스택(112)의 측벽들에 인접하는 스페이서들(122)을 형성함으로써 계속된다(도 3). 스페이서들(122)은 전형적으로, 게이트 스택(112) 위에, 그리고 반도체 물질(102)의 노출된 표면 위에 유전체 물질 층을 컨퍼멀하게(conformally) 증착시킴으로써 형성된다. 유전체 물질은 적합한 절연체인데, 예를 들어, 실리콘 산화물 및/또는 실리콘 질화물과 같은 것이며, 바람직하게는 실리콘 질화물이다. 유전체 물질은 예를 들어, 원자 층 증착(ALD), CVD, LPCVD, 감압 화학적 기상 증착(Semi-Atmospheric Chemical Vapor Deposition, SACVD), 또는 PECVD에 의해, 공지된 방식으로 증착될 수 있다. 유전체 물질은 일정 두께까지 증착되어, 이방성 에칭 이후, 후속 공정 단계들에 대해 적합한 폭을 갖는 스페이서들(122)이 형성된다. 전형적인 구현들에서, 유전체 물질 층은 약 5-50 nm의 두께로 증착된다. 공정은 예시적인 실시예에 따라, 도 3에 나타낸 바와 같이, 스페이서들(122)이 형성되도록 하는 유전체 물질 층의 이방성 에칭을 수행함으로 계속된다. 유전체 물질 층은 예를 들어, 적합한 에칭 화학을 사용하는 RIE에 의해 에칭될 수 있다. 제시된 바와 같이, 결과적으로, 게이트 스택(112)의 측벽들에 인접하게 되는 스페이서들(122)이 형성된다.
비록 다른 제조 단계들 또는 서브 공정들이 도 3에 예시된 공정 단계 이후에 수행될 수 있지만, 본 예는 처분가능 스페이서들(124)을 스페이서들(122)의 측벽들에 인접하게 형성함으로써 계속된다(도 4). 비록 개별적으로 도시되진 않았지만, 절연체 물질 층(여기서 절연체 물질은 바람직하게, 스페이서들(122)을 형성하기 위해 사용된 물질과 동일한 물질임)이 반도체 물질(102)의 노출된 표면 상에 증착되고, 이러한 절연체 물질은 처분가능 스페이서들(124)의 형성을 위한 에칭 정지물로서의 역할을 한다. 이러한 절연체 물질 층이 형성된 이후에, 적당한 스페이서 물질이 게이트 스택(112), 스페이서들(122), 및 절연체 물질 층 위에 컨퍼멀하게 증착된다. 이러한 스페이서 물질은 바람직하게는 절연체 물질(예를 들어 실리콘 산화물 및/또는 실리콘 질화물과 같은 것(전형적으로, 실리콘 질화물은 다결정 실리콘 게이트 전극들과 함께 사용되며, 실리콘 산화물은 하이-k 금속 게이트 전극들과 함께 사용됨))이다. 스페이서 물질은 예를 들어, ALD, CVD, LPCVD, SACVD, 또는 PECVD에 의해, 공지된 방식으로 증착될 수 있다. 스페이서 물질은 일정 두께까지 증착되어, 이방성 에칭 이후, 후속 공정 단계들에 대해 적합한 폭을 갖는 처분가능 스페이서들(124)이 형성된다. 전형적인 구현들에서, 유전체 물질은 약 5-50 nm의 두께로 증착된다. 공정은 예시적인 실시예에 따라, 도 4에 나타낸 바와 같이, 스페이서 물질 층 및 아래에 놓인 절연체 물질 층의 이방성 에칭을 수행함으로 계속된다. 이 단계는, 예를 들어, 적합한 에칭 화학을 사용하는 RIE를 포함할 수 있다. 제시된 바와 같이, 결과적으로, 처분가능 스페이서들(124)이, 잔존하는 절연체 물질(126) 상에 형성된다. 아래에서 보다 상세히 설명되는 바와 같이, 처분가능 스페이서들(124)의 측벽들은, 특정의 자기-정렬 피처들(예를 들어, 반도체 물질(102) 내의 리세스들과 같은 것)의 경계를 정의하는데 사용될 수 있다.
도 4에서 확인되는 바와 같이, 게이트 스택(112), 스페이서들(122), 처분가능 스페이서들(124), 및 절연체 물질(126)의 결합은, 본 명세서에서 게이트 구조(128)로 언급될 수 있다. 주목할 것으로서, 도 1 내지 도 4는 단지 하나의 게이트 구조(128)만의 생성을 나타낸다. 그러나, 실제로, 반도체 디바이스는 서로 나란히 인접하는 복수의 게이트 구조들(128)을 포함할 수 있다. 예를 들어, 도 5는, 앞서 기술된 공정 단계들에 따라 형성된 적어도 3개의 게이트 구조들(128)을 포함하는 일 실시예를 제시한다. 도 5에서 화살표들(130)은 이웃하는 게이트 구조들(128) 간의 실리사이드 콘택 윈도우를 나타낸다. 앞서 설명된 바와 같이, 실리사이드 콘택 윈도우의 크기는 스케일이 작은 공정 노드 기술의 사용으로 줄어들고, 따라서 잠재적인 실리사이드 대 실리콘 콘택 영역이 감소되며, 그리고 또한 디바이스들의 콘택 저항이 증가된다.
도 6 내지 도 11은 제 1 실시예에 따른 반도체 디바이스(200)의 제조를 나타내는 단면도들이다. 다음의 설명은 도 5에 도시된 바와 같은 디바이스 구조가 이미 형성되어 제공되는 것으로 가정한다. 이와 관련하여, 비록 다른 제조 단계들 또는 서브 공정들이 도 5에서 도시된 디바이스 구조의 형성 이후에 수행될 수 있지만, 본 예는, 바람직하게는, 이방성 에칭 기술을 사용하는 에칭 단계로 계속된다. 이러한 실시예에 따르면, 게이트 구조들(128)은, 반도체 물질(102)에 게이트 구조들(128)에 인접하게 리세스들(202)이 형성되도록, 하드 에칭 마스크로 사용된다(도 6). 리세스들(202)은 염소 또는 HBr/O2 화학과 같은, 임의의 적당한 에천트 또는 화학을 사용하여 이방성으로 에칭될 수 있다. 이러한 에칭 단계는 소정의 디바이스 구조에 대해 원하는 깊이를 갖는 리세스들(202)이 형성되도록 제어된다. 주목할 것으로서, 리세스들(202)은 처분가능 스페이서들(124)에 맞추어 자기-정렬된다. 본 명세서에서 사용되는 바와 같은, 자기-정렬은, 리세스들(202)의 안쪽 대향 면들이 처분가능 스페이서들(124)의 바깥쪽 대향 면들에 맞춰 정렬되도록, 자연스럽게 형성되는 것을 의미하는 것임을 이해해야 한다. 이러한 자기-정렬 특성은, 마치 처분가능 스페이서들(124)의 수직 측벽들이 리세스들(202)의 대응하는 안쪽 대향 측벽들을 형성하기 위해 계속 아래로 진행하는 것처럼 보이는, 도 6에서 명백하다.
이러한 특정 실시예는 PMOS 트랜지스터 디바이스들의 제조에 대응한다. 더욱이, 이러한 실시예에 있어서, 반도체 물질(102)은, 노출된 리세스 표면들(204)이 반도체 물질(102)의 {110} 평면에 대응하게 되는 그러한 결정 배향(crystal orientation)을 갖는다.
비록 다른 제조 단계들 또는 서브 공정들이 리세스들(202)의 형성 이후에 수행될 수 있지만, 본 예는 리세스들(202)을 충전재 반도체 물질(205)로 적어도 부분적으로 충전하여 리세스들(202) 내에 패싯-형상의 반도체 영역들(206)이 형성되도록 함으로써 계속된다(도 7 및 도 8). 이러한 단계 동안, 충전재 반도체 물질(205)은 비도핑된 반도체 물질이거나 또는 인시츄 도핑되는 반도체 물질일 수 있다. 본 명세서에서 사용되는 바와 같은, "인시츄 도핑(in situ doping)"은 호스트 물질이 성장함에 따라 호스트 물질 내에 적당한 도펀트가 도입되는 것을 의미한다. 여기서는 인시츄 도핑되는 실리콘 물질이 사용될 수 있어, 이 물질은 도핑 목적의 후속 이온 주입 공정을 거칠 필요가 없게 된다. 이러한 실시예에서, 충전재 반도체 물질(205)은, 리세스들(202) 내에 이 물질을 선택적으로 에피택셜 성장시킴으로써 형성되는, 스트레스 유발 반도체 물질이다. 본 명세서에서 설명되는 바와 같은 PMOS 트랜지스터 구현에 있어서, 충전재 반도체 물질(205)은 전형적으로 실리콘 게르마늄(이것은 붕소(boron)로 인시츄 도핑될 수 있음)이다. 반면에, NMOS 트랜지스터 구현에 있어서, 충전재 반도체 물질(205)은 전형적으로 실리콘 카본(이것은 인(phosphorus)으로 인시츄 도핑될 수 있음)이다.
도 7은 패싯-형상의 반도체 영역들(206)의 형성 동안의 충전재 반도체 물질(205)을 도시하며, 도 8은 패싯-형상의 반도체 영역들(206)의 형성을 완료한 이후의 충전재 반도체 물질(205)을 도시한다. 주목할 것으로서, 충전재 반도체 물질(205)을 에피택셜 성장시키는 단계는, (종래 기술의 제조 공정들을 사용하여 전통적으로 형성되는 것과 같은 평평한 영역들이 아닌) 패싯-형상의 반도체 영역들(206)의 형성을 촉진시키는 일정 성장 조건들 하에서 수행된다. 도 8을 참조하면, 이러한 실시예에 있어서, 각각의 패싯-형상의 반도체 영역(206)은 기판에 대해, 위쪽을 가리키는 패싯 영역(208)을 포함한다. 바꾸어 말하면, 각각의 패싯 영역(208)은 두 개의 인접하는 게이트 구조들(128) 사이에 정의된 영역 쪽을 가리키는바, 즉, 가리키는 방향은 각각의 리세스 표면(204) 반대쪽이다. 이러한 위쪽을 가리키는 패싯 영역들(208)은, {110} 평면에 대해서는 충전재 반도체 물질(205)의 상대적으로 높은 성장 속도를 촉진시키고 아울러 {111} 평면들에 대해서는 충전재 반도체 물질(205)의 상대적으로 낮은 성장 속도를 촉진시키는 성장 조건으로부터 만들어진다. 앞서 언급된 바와 같이, 도 8을 투시적으로 보는 경우, 충전재 반도체 물질(205)의 {110} 평면은, (리세스 표면들(204)에 의해 정의되는 평면과 유사한) 수평면에 대응한다. 충전재 반도체 물질(205)의 {111} 평면들은 {110} 평면에 대해 대략 45도 각도로 형성된다. 대략 45도 프로파일은 도 8의 단면도에서 명백한바, 여기서 각각의 패싯 영역(208)의 피크는 두 개의 {111} 평면들의 교차지점을 나타낸다.
패싯-형상의 반도체 영역들(206)이 형성되는 성장 조건들은, 원하는 성장 특성들이 생성되도록 적절한 방식으로 제어된다. 이러한 성장 조건들은, 성장 온도(이 성장 온도는 패싯-형상들을 결정하는 주된 임계적 성장 파라미터임)를 포함할 수 있지만, 이러한 것에만 한정되는 것은 아니다. 예를 들어, 위쪽을 가리키는 패싯 영역들(208)은 (종래의 에피택셜 성장 기술과 비교하여) 상대적으로 높은 성장 온도에서 충전재 반도체 물질(205)을 에피택셜 성장시킴으로써 획득될 수 있다. 특정 실시예에 따르면, 충전재 반도체 물질(205)은 섭씨 약 600-650도 범위 내의 피제어 성장 온도에서 형성된다. 주목할 것으로서, 이러한 위쪽을 가리키는 패싯 영역들(208)의 형성은, 두 개의 {111} 평면들이 패싯 영역(208)의 정점에서 만날 때 충전재 반도체 물질(205)이 성장을 멈춘다(또는 성장 속도가 크게 감소된다)는 점에서, 자기-제한적이다.
비록 다른 제조 단계들 또는 서브 공정들이 그 다음에 수행될 수 있지만, 본 예는 적절한 습식 에칭 공정을 사용하여 처분가능 스페이서들(124) 및 질화물 캡(118)을 제거함으로써 계속된다. 이러한 습식 에칭(이것은 전형적으로, 고온 인산을 사용하여, 단지 실리콘 질화물만을 선택적으로 에칭하고, 산화물과 실리콘은 실질적으로 그대로 나둠)으로 인해, 도 9에 제시되는 구조가 생성된다. 제시된 바와 같이, 게이트 전극들 상의 산화물(207)이 이제 노출된다. 이후, 실리콘 산화물 및/또는 실리콘 질화물과 같은, 바람직하게는 실리콘 질화물과 같은, 절연체 물질로부터 최종 스페이서들(209)이 형성된다. 실제로, 최종 스페이서들(209)은 공지된 물질 증착, 에칭, 및 가능하게는 다른 단계들을 사용하여 형성될 수 있다. 추가적으로, 산화물(207)이 제거되어 도 10에 도시된 구조가 제공된다. 산화물(207)은 적절한 실리사이드 사전세정 습식 에칭(예를 들어, 완충된 HF, 또는 희석된 HF) 공정에 의해 제거될 수 있다.
비록 다른 제조 단계들 또는 서브 공정들이 이 시점에서 수행될 수 있지만, 본 예는 패싯-형상의 반도체 영역들(206) 상에 실리사이드 콘택 영역들(210)을 형성함으로써 계속된다(도 11). 추가적으로, 실리사이드 콘택 영역들(212)이 다결정 실리콘 게이트 전극들 상에 형성될 수 있다. 이와 관련하여, 도 11은 다수의 공지된 공정 단계들이 수행된 이후의 반도체 디바이스(200)를 도시한다. 간결한 설명을 위해, 이러한 중단 단계들은 상세하게 설명되지 않는다.
최종 스페이서들(209)의 형성 이후에, 적당한 실리사이드화 공정이 수행되어 금속 실리사이드 콘택 영역들(210/212)이 생성된다. 예를 들어, 실리사이드 형성 금속 층(미도시)이 패싯-형상의 반도체 영역들(206)의 표면들 상에 아울러 게이트 전극들의 표면들 상에 증착된다. 실리사이드 형성 금속은 예를 들어, 약 5-50 nm 두께로, 바람직하게는 약 10 nm 두께로 스퍼터링을 수행함으로써 증착될 수 있다. 그 다음에, 디바이스 구조는 예를 들어 급속 열적 어닐링에 의해 가열되어 금속 실리사이드 콘택 영역들(210/212)이 형성된다. 실리사이드 형성 금속은, 예를 들어, 코발트, 니켈, 레늄(rhenium), 루테늄(ruthenium), 또는 팔라디움(palladium), 또는 이들의 합금들일 수 있다. 노출된 실리콘과 콘택하지 않는 임의의 실리사이드 형성 금속은 가열 동안에 반응하지 않고, 따라서 실리사이드를 형성하지 않는다. 이러한 과다 금속은 습식 에칭 또는 임의의 적절한 절차에 의해 제거될 수 있다.
이후에, 임의 개수의 공지된 공정 단계들이 수행되어 PMOS 트랜지스터 디바이스의 제조가 완료된다. 이러한 추가적인 단계들은, 이온 주입; 반도체 디바이스(200)의 게이트 구조들(128) 및 다른 피처들 위에 절연체 층을 형성하는 것; 절연체 층을 연마하는 것; 절연체 층을 패터닝하고 선택적으로 에칭하여 실리사이드 콘택 영역들(210/212) 위에 바아(via)(홀(hole))들을 정의하는 것; 텅스텐과 같은 금속을 비아 홀들 내에 증착시킴으로써 절연체 층에 도전성 플러그들을 형성하는 것; 그리고 도전성 플러그들을 갖는 전기적 콘택을 확립하기 위해 필요한 바와 같이 도전성 금속 트레이스들/라인들을 형성하는 것(이러한 도전성 금속 트레이스들/라인들은 전형적으로 반도체 디바이스(200)의 금속-1(M1) 층에 형성됨)을 포함할 수 있지만, 이러한 것에만 한정되는 것은 아니다.
비록 반도체 디바이스(200)의 앞서의 설명이 PMOS 구현에 관한 것이지만, 유사한 디바이스 구조가 NMOS 구현을 위해 사용될 수 있다. 반도체 디바이스(200)의 제조에 관한 앞서의 설명 대부분은 또한 NMOS 디바이스 구조에도 적용된다. 그러나 NMOS 구현에 있어서, (리세스 표면들(204)에 의해 정의되는 평면과 유사한) 수평면은 반도체 물질(102)의 {100} 평면에 대응한다. 또 다른 차이점은, NMOS 구현에 있어서의 충전재 반도체 물질이 전형적으로 (실리콘 게르마늄이 아닌) 실리콘 카본이라는 것이다. 특정된 피제어 에피택셜 성장 조건 하에서, 위쪽을 가리키는 패싯-형상의 반도체 영역들이 형성될 수 있다. 이러한 실시예들에서, 패싯-형상의 반도체 영역들의 경사진 표면들은 충전재 반도체 물질의 {111} 평면들에 대응한다.
도 12 내지 도 14는 제 2 실시예에 따른 반도체 디바이스(300)의 제조를 나타내는 단면도들이다. 이러한 실시예는 PMOS 트랜지스터 디바이스의 제조에 관한 것이다. 다음의 설명은 도 6에 도시된 바와 같은 디바이스 구조가 이미 형성되어 제공되는 것으로 가정한다. 이와 관련하여, 비록 다른 제조 단계들 또는 서브 공정들이 도 6에서 도시된 디바이스 구조의 형성 이후에 수행될 수 있지만, 본 예는 리세스들(202)을 적어도 부분적으로 충전재 반도체 물질(302)로 충전하여 리세스들(202) 내에 패싯-형상의 반도체 영역들(304)을 형성함으로써 계속된다(도 12 및 도 13). 이 단계 동안, 충전재 반도체 물질(302)은 반도체 디바이스(200)에 대해 앞서 설명된 바와 같이, 비도핑된 반도체 물질 또는 인시츄 도핑되는 반도체 물질일 수 있다. 이러한 실시예에서, 충전재 반도체 물질(302)은, 리스세들(202) 내에 물질을 선택적으로 에피택셜 성장시킴으로써 형성되는 스트레스 유발 반도체 물질인바, 예를 들어, 실리콘 게르마늄 또는 실리콘 카본(NMOS 구현에 있어서)이다.
도 12은 패싯-형상의 반도체 영역들(304)의 형성 동안의 충전재 반도체 물질(302)을 도시하며, 도 13은 패싯-형상의 반도체 영역들(304)의 형성을 완료한 이후의 충전재 반도체 물질(205)을 도시한다. 주목할 것으로서, 충전재 반도체 물질(302)을 에피택셜 성장시키는 단계는, (종래 기술의 제조 공정들을 사용하여 전통적으로 형성되는 것과 같은 평평한 영역들이 아닌) 아래쪽을 가리키는 패싯-형상의 반도체 영역들(304)의 형성을 촉진시키는 일정 성장 조건들 하에서 수행된다. 도 13을 참조하면, 이러한 실시예에 있어서, 각각의 패싯-형상의 반도체 영역(304)은 기판에 대해, 아래쪽을 가리키는 패싯 영역(208)을 포함한다. 바꾸어 말하면, 각각의 패싯 영역(306)은 각각의 리세스 표면(204) 쪽을 가리킨다. 이러한 아래쪽을 가리키는 패싯 영역들(306)은, {110} 평면에 대해서는 충전재 반도체 물질(302)의 상대적으로 높은 성장 속도를 촉진시키고 아울러 {111} 평면들에 대해서는 충전재 반도체 물질(302)의 상대적으로 낮은 성장 속도를 촉진시키는 성장 조건으로부터 만들어진다. 충전재 반도체 물질(302)의 {111} 평면들은 {110} 평면에 대해 대략 45도 각도로 형성된다. 대략 45도 프로파일은 도 13의 단면도에서 명백한바, 여기 각각의 패싯 영역(306)의 뾰족한 끝은 두 개의 {111} 평면들의 교차지점을 나타낸다.
패싯-형상의 반도체 영역들(304)이 형성되는 성장 조건들은, 원하는 성장 특성들이 생성되도록 적절한 방식으로 제어된다. 이러한 경우에, 아래쪽을 가리키는 패싯 영역들(306)은 (종래의 에피택셜 성장 기술과 비교하여) 상대적으로 낮은 성장 온도에서 충전재 반도체 물질(302)을 에피택셜 성장시킴으로써 획득될 수 있다. 특정 실시예에 따르면, 충전재 반도체 물질(302)은 섭씨 약 500-580도 범위 내의 피제어 성장 온도에서 형성된다. 주목할 것으로서, 이러한 아래쪽을 가리키는 패싯 영역들(306)의 형성은, 두 개의 {111} 평면들이 V자 형상이 형성되도록 만날 때 충전재 반도체 물질(302)이 성장을 멈춘다(또는 성장 속도가 크게 감소된다)는 점에서, 자기-제한적이다.
비록 다른 제조 단계들 또는 서브 공정들이 이 시점에서 수행될 수 있지만, 본 예는 패싯-형상의 반도체 영역들(304) 상에 실리사이드 콘택 영역들(308)을 형성함으로써 계속된다(도 14). 추가로, 실리사이드 콘택 영역들(310)은 다결정 실리콘 게이트 전극들 상에 형성될 수 있다. 이와 관련하여, 도 14는 (반도체 디바이스(200)에 있어서 앞서 설명된 바와 같이) 실리사이드화와 관련된 공정 단계들의 완료 이후의 반도체 디바이스(300)를 도시한다. 이후, 임의 개수의 공지된 공정 단계들이 수행되어 PMOS 트랜지스터 디바이스의 제조가 완료될 수 있다. 다수의 이러한 공정 단계들은 반도체 디바이스(200)의 설명에서 앞서 언급되었다.
실제로, 위쪽을 가리키는 실리사이드 콘택들(도 11)은 아래쪽을 가리키는 실리사이드 콘택들(도 14)보다 더 선호될 수 있다. 그 이유는 위쪽을 가리키는 실리사이드 콘택들이, 채널 영역에 인가되는 스트레스에 있어 더 높은 스트레스를 제공하고 아울러 더 낮은 콘택 저항을 제공하기 때문이다.
도 15 및 도 16은 제 3 실시예에 따른 반도체 디바이스(400)의 제조를 나타내는 단면도들이다. 이러한 실시예는 PMOS 및 NMOS 트랜지스터 디바이스들에 적용할 수 있으며, 여기서 반도체 물질(102)은 {100} 평면 또는 {110} 평면 상에 배향된다. 다음의 설명은 도 5에 도시된 바와 같은 디바이스 구조가 이미 형성되어 제공되는 것으로 가정한다. 이와 관련하여, 비록 다른 제조 단계들 또는 서브 공정들이 도 5에서 도시된 디바이스 구조의 형성 이후에 수행될 수 있지만, 본 예는, 바람직하게는, 서로 다른 에칭율로 서로 다른 결정 평면들을 부식시키는 적절한 습식 에칭 화학을 사용하는, 에칭 단계로 계속된다. 이러한 실시예에 따르면, 게이트 구조들(128)은, 반도체 물질(102)에 게이트 구조들(128)에 인접하게 패싯-형상의 리세스들(402)을 형성하기 위한 하드 에칭 마스크로 사용된다(도 15).
패싯-형상의 리세스들(402)은, 상대적으로 낮은 에칭율로 반도체 물질(102)의 {111} 평면들을 에칭하고 상대적으로 높은 에칭율로 반도체 물질(102)의 {100} 및 {110} 평면들을 에칭하는, 임의의 적절한 에천트 또는 화학을 사용하여 에칭될 수 있다. 특정의 예시적 실시예들에서, 패싯-형상의 리세스들(402)은 수산화 칼륨(potassium hydroxide)(KOH) 기반의 에천트로 반도체 물질(102)을 에칭함으로써 형성된다. 대안적으로 (또는 추가적으로), 테트라메틸암모늄 하이드록사이드(tetramethylammonium hydroxide, TMAH) 기반의 에천트가 이러한 단계에 대해 사용될 수 있다. 이러한 에천트들은 {100} 및 {110} 평면들을 포함하는 다른 표면 평면들보다 훨씬 더 낮은 에칭율로 실리콘의 {111} 표면을 부식시킨다. 이와 관련하여, KOH 기반의 에천트들은, 실리콘 표면 평면들 {111}의 에칭율의 최대 약 100배의 에칭율로 대부분의 실리콘 표면 평면들을 에칭할 수 있다. 마찬가지로, TMAH 기반의 에천트들은, 실리콘 표면 평면들 {111}의 에칭율의 최대 약 37배의 에칭율로 대부분의 실리콘 표면 평면들을 에칭할 수 있다.
도 15를 다시 참조하면, 패싯-형상의 리세스들(402)의 노출된 표면들(404)은 {111} 평면들에 대응한다. 결과적으로, 서로 다른 평면 에칭율로 인해, 아래쪽을 가리키는 패싯-형상의 리세스들(402)이 에칭 단계 동안 형성된다. 결과적인 노출 표면들(404)은 도 15를 투시적으로 보는 경우 수평면에 대해 약 45도로 기울어져 있다. 주목할 것으로서, KOH 및 TMAH 기반의 에칭 용액은 실리콘 질화물과 실리콘 산화물에 대해 선택적이다. 따라서, 패싯-형상의 리세스들(402)은, 소스/드레인 영역들을 형성하기 위해 사용되는 기존의 NMOS 및 PMOS 공정 단계들과 호환가능한 방식으로 쉽게 형성될 수 있다.
비록 다른 제조 단계들 또는 서브 공정들이 이 시점에서 수행될 수 있지만, 본 예는 패싯-형상의 리세스들(402)의 노출된 표면들(404) 상에 실리사이드 콘택 영역들(406)을 형성함으로써 계속된다(도 16). 추가적으로, 실리사이드 콘택 영역들(408)은 다결정 실리콘 게이트 전극들 상에 형성될 수 있다. 이와 관련하여, 도 16은 (반도체 디바이스(200)에 대해 앞서 설명된 바와 같이) 실리사이드화와 관련된 공정 단계들의 완료 이후의 반도체 디바이스(400)를 도시한다. 이후, 임의 개수의 공지된 공정 단계들이 수행되어 반도체 디바이스(400)의 제조가 완료될 수 있다. 다수의 이러한 공정 단계들은 반도체 디바이스(200)와 연계하여 앞서 언급되었다.
다시 도 11을 참조하면, 완성된 반도체 디바이스(200)는 일반적으로, 반도체 물질(102) 층, 반도체 물질(102) 층 위에 놓이는 게이트 구조들(128), 반도체 물질 층 내의 소스 및 드레인 영역들(216), 그리고 반도체 물질(102) 층 내의 채널 영역들(218)을 포함하지만, 이러한 것에만 한정되는 것은 아니다. MOS 트랜지스터의 제조, 설계, 및 동작에서 익숙하게 이해되는 바와 같이, 각각의 채널 영역(218)은 각각의 게이트 구조(128) 아래에 존재하며, 각각의 채널 영역(218)은 각각의 소스 및 드레인 영역들(216) 사이에 위치한다. 충전재 반도체 물질(205)은 소스 및 드레인 영역들(216)에 대응할 수 있으며, 소스 및 드레인 영역들(216) 위에 놓이는 패싯-형상의 실리사이드 콘택 영역들(210)은 적절한 전압이 디바이스의 동작 동안 소스 및 드레인 영역들(216)에 인가될 수 있게 한다. 앞서 설명된 바와 같이, 패싯-형상의 반도체 영역들(206)은 반도체 물질(102)의 {111} 평면들에 의해 부분적으로 정의된다.
도 14 및 도 16을 참조하면, 완성된 반도체 디바이스들(300/400)은 또한, 이전 단락에서 설명된 바와 같이, 소스, 드레인, 및 채널 영역들을 포함한다. 따라서, 본 명세서에서 설명되는 다양한 실시예들은, 위쪽 혹은 아래쪽을 가리킬 수 있는 패싯-형상의 실리사이드 콘택들을 사용할 수 있다. 더욱이, 패싯-형상의 실리사이드 콘택들은, 반도체 물질(102) 상에 형성될 수 있거나 또는 반도체 물질(102)에 형성된 리세스들 내에 위치한 충전재 반도체 물질 상에 형성될 수 있다.
콘택 윈도우 내에 평평하게 설계되는 종래의 실리사이드 콘택들과 비교하여, 대략 45도 경사진 실리사이드 콘택들은 유효 콘택 크기(실리사이드 대 실리콘 콘택 영역)를 약 40%만큼 증가시킨다. 이러한 일반적인 특성은 본 명세서에서 설명되는 서로 다른 실시예들에 의해 공유된다. 그러나, 반도체 디바이스(400)에 있어서, 패싯 각도는 특정 에칭 단계 및 에천트 화학에 따라 달라질 수 있다. 따라서, 유효 콘택 크기에서의 증가는 40%보다 더 크거나 더 작을 수 있다. 그러나, 본 명세서에서 설명되는 임의의 실시예들 중 어느 것에 있어서, 경사진 실리사이드 콘택들은 스케일이 작은 노드 기술(예를 들어, 32 nm 기술)에 있어 바람직하다.
적어도 하나의 예시적 실시예가 앞서의 상세한 설명에서 제시되고 있지만, 다양한 변형이 존재할 수 있음을 이해해야 한다. 또한, 이러한 예시적 실시예 혹은 실시예들은, 어느 경우든 본 발명이 청구하고자 하는 주된 내용의 범위, 응용가능성, 혹은 구성을 한정할 의도로 제시된 것이 아님을 이해해야 한다. 오히려, 앞서의 상세한 설명은 본 발명의 기술분야에서 숙련된 자들에게 이러한 예시적 실시예 혹은 실시예들을 구현함에 있어 편리한 로드맵을 제공하는 것이다. 구성요소의 기능 및 배치에 있어 다양한 변형이, 특허청구범위에서 정의되는 범위(여기에는 본 특허 출원의 출원 시점에서의 공지된 등가물 및 예측가능한 등가물이 포함됨)를 벗어남이 없이 행해질 수 있음을 이해해야 한다.

Claims (22)

  1. 반도체 디바이스(200, 300)를 제조하는 방법으로서,
    반도체 물질(102) 층을 갖는 기판(100)을 제공하는 단계와;
    상기 반도체 물질(102) 층 위에 게이트 구조(112, 128)를 생성하는 단계와;
    상기 반도체 물질(102) 층에 상기 게이트 구조(112, 128)에 인접하게 리세스(recess)들(202)을 형성하는 단계와; 그리고
    충전재 반도체 물질(filler semiconductor material)(205, 302)로 상기 리세스들(202)을 적어도 부분적으로 충전하여 상기 리세스들(202) 내에 패싯-형상(facet-shaped)의 반도체 영역들(206, 304)이 형성되도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서,
    상기 리세스들(202)을 적어도 부분적으로 충전하는 것은, 상기 리세스들(202) 내에 상기 충전재 반도체 물질(205, 302)을 에피택셜 성장시키는 것을 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  3. 제2항에 있어서,
    상기 충전재 반도체 물질을 에피택셜 성장시키는 것은, 상기 패싯-형상의 반도체 영역들(206, 304)의 형성을 촉진하는 성장 조건 하에서 수행되는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  4. 제3항에 있어서,
    상기 반도체 디바이스(300)는 PMOS 트랜지스터 디바이스이고,
    상기 반도체 물질(102) 층에 리세스들(202)을 형성하는 것은, 상기 반도체 물질(102)의 {110} 평면에 대응하는 리세스 표면들(204)을 노출시키며,
    상기 충전재 반도체 물질(302)을 에피택셜 성장시키는 것은, {111} 평면들에 대해서는 상기 충전재 반도체 물질(302)의 상대적으로 높은 성장 속도를 촉진시키고 아울러 {110} 평면에 대해서는 상기 충전재 반도체 물질(302)의 상대적으로 낮은 성장 속도를 촉진시키는, 성장 조건 하에서 수행되고, 그리고
    상기 패싯-형상의 반도체 영역들(304)은, 상기 기판(100)에 대해, 아래쪽을 가리키는 패싯 영역들(306)을 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  5. 제4항에 있어서,
    상기 충전재 반도체 물질(302)을 에피택셜 성장시키는 것은, 상대적으로 낮은 성장 온도에서 수행되는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  6. 제5항에 있어서,
    상기 충전재 반도체 물질(302)을 에피택셜 성장시키는 것은, 섭씨 약 500-580도 범위 내의 성장 온도에서 수행되는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  7. 제3항에 있어서,
    상기 반도체 디바이스(200)는 PMOS 트랜지스터 디바이스이고;
    상기 반도체 물질(102) 층에 리세스들(202)을 형성하는 것은, 상기 반도체 물질(102)의 {110} 평면에 대응하는 리세스 표면들(204)을 노출시키며,
    상기 충전재 반도체 물질(205)을 에피택셜 성장시키는 것은, {110} 평면에 대해서는 상기 충전재 반도체 물질(205)의 상대적으로 높은 성장 속도를 촉진시키고 아울러 {111} 평면들에 대해서는 상기 충전재 반도체 물질(205)의 상대적으로 낮은 성장 속도를 촉진시키는, 성장 조건 하에서 수행되고, 그리고
    상기 패싯-형상의 반도체 영역들(206)은, 상기 기판(100)에 대해, 위쪽을 가리키는 패싯 영역들(208)을 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  8. 제7항에 있어서,
    상기 충전재 반도체 물질(205)을 에피택셜 성장시키는 것은, 상대적으로 높은 성장 온도에서 수행되는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  9. 제8항에 있어서,
    상기 충전재 반도체 물질(205)을 에피택셜 성장시키는 것은, 섭씨 약 600-650도 범위 내의 성장 온도에서 수행되는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  10. 제1항에 있어서,
    상기 리세스들(202)을 적어도 부분적으로 충전하는 것은, 인시츄 도핑(in situ doping)되는 반도체 물질(205, 302)을 상기 리세스들 내에 에피택셜 성장시키는 것을 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  11. 제1항에 있어서,
    상기 리세스들(202)을 적어도 부분적으로 충전한 이후에, 상기 패싯-형상의 반도체 영역들(206, 302) 상에 실리사이드 콘택 영역들(210, 308)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  12. 제1항에 있어서,
    상기 리세스들(202)을 적어도 부분적으로 충전하는 것은, 스트레스 유발 반도체 물질(205, 302)로 상기 리세스들(202)을 적어도 부분적으로 충전하는 것을 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  13. 반도체 디바이스(400)를 제조하는 방법으로서,
    반도체 물질(102) 층을 갖는 기판(100)을 제공하는 단계와;
    상기 반도체 물질(102) 층 위에 게이트 구조(112, 128)를 생성하는 단계와;
    상기 반도체 물질(102) 층에 상기 게이트 구조(112, 128)에 인접하게 패싯-형상의 리세스들(402)을 형성하는 단계와; 그리고
    상기 패싯-형상의 리세스들(402)의 노출된 표면들(404) 상에 실리사이드 콘택 영역들(406)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  14. 제13항에 있어서,
    상기 패싯-형상의 리세스들(402)을 형성하는 단계는, 상기 반도체 물질(102)의 {111} 평면들을 상대적으로 낮은 에칭율로 에칭하고 아울러 상기 반도체 물질(102)의 {100} 평면을 상대적으로 높은 에칭율로 에칭하는 것을 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  15. 제13항에 있어서,
    상기 패싯-형상의 리세스들(402)을 형성하는 단계는, 상기 반도체 물질(102)의 {111} 평면들을 상대적으로 낮은 에칭율로 에칭하고 아울러 상기 반도체 물질(102)의 {110} 평면을 상대적으로 높은 에칭율로 에칭하는 것을 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  16. 제13항에 있어서,
    상기 패싯-형상의 리세스들(402)을 형성하는 단계는, 수산화 칼륨(potassium hydroxide)(KOH) 기반의 에천트로 상기 반도체 물질(102)을 에칭하는 것을 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  17. 제13항에 있어서,
    상기 패싯-형상의 리세스들(402)을 형성하는 단계는, 테트라메틸암모늄 하이드록사이드(tetramethylammonium hydroxide)(TMAH) 기반의 에천트로 상기 반도체 물질(102)을 에칭하는 것을 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  18. 반도체 디바이스(200, 300, 400)로서,
    반도체 물질(102) 층과;
    상기 반도체 물질(102) 층 위에 놓이는 게이트 구조(112, 128)와;
    상기 반도체 물질(102) 층 내의 채널 영역(218)과, 여기서 상기 채널 영역(218)은 상기 게이트 구조(112, 128) 아래에 놓이며;
    상기 반도체 물질(102) 층 내의 소스 및 드레인 영역들(216)과, 여기서 상기 채널 영역(218)은 상기 소스 및 드레인 영역들(216) 사이에 위치하며; 그리고
    상기 소스 및 드레인 영역들(216) 위에 놓이는 패싯-형상의 실리사이드 콘택 영역들(210, 308, 406)을 포함하는 것을 특징으로 하는 반도체 디바이스(200, 300, 400).
  19. 제18항에 있어서,
    상기 반도체 물질(102) 층에 상기 게이트 구조(112, 128)에 인접하게 형성되는 패싯-형상의 리세스들(402)을 더 포함하며, 상기 패싯-형상의 리세스들(402)은 상기 소스 및 드레인 영역들(216)에 대응하고, 상기 패싯-형상의 실리사이드 콘택 영역들(406)은 상기 패싯-형상의 리세스들(402)의 표면들 상에 형성되는 것을 특징으로 하는 반도체 디바이스(200, 300, 400).
  20. 제18항에 있어서,
    상기 반도체 물질(102) 층에 상기 게이트 구조(112, 128)에 인접하게 형성되는 리세스들(202)과; 그리고
    상기 리세스들(202) 내에 위치하는 패싯-형상의 반도체 물질(206, 304) 영역들을 더 포함하며, 상기 패싯-형상의 실리사이드 콘택 영역들(210, 308)은 상기 패싯-형상의 반도체 물질(206, 304) 영역들의 표면들 상에 형성되는 것을 특징으로 하는 반도체 디바이스(200, 300).
  21. 제20항에 있어서,
    상기 반도체 디바이스(200)는 PMOS 트랜지스터 디바이스이고,
    상기 반도체 물질(206)은 실리콘 게르마늄이고, 그리고
    상기 패싯-형상의 반도체 물질 영역들은 상기 실리콘 게르마늄의 {111} 평면들에 의해 부분적으로 정의되는 것을 특징으로 하는 반도체 디바이스(200).
  22. 제20항에 있어서,
    상기 반도체 디바이스(300)는 NMOS 트랜지스터 디바이스이고,
    상기 반도체 물질(304)은 실리콘 카본이고, 그리고
    상기 패싯-형상의 반도체 물질 영역들은 상기 실리콘 카본의 {111} 평면들에 의해 부분적으로 정의되는 것을 특징으로 하는 반도체 디바이스(300).
KR1020117010636A 2008-10-10 2009-10-05 패싯 형상의 실리사이드 콘택들을 갖는 반도체 디바이스, 및 관련 제조 방법 KR101639771B1 (ko)

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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7445978B2 (en) * 2005-05-04 2008-11-04 Chartered Semiconductor Manufacturing, Ltd Method to remove spacer after salicidation to enhance contact etch stop liner stress on MOS
DE102009031114B4 (de) * 2009-06-30 2011-07-07 Globalfoundries Dresden Module One LLC & CO. KG, 01109 Halbleiterelement, das in einem kristallinen Substratmaterial hergestellt ist und ein eingebettetes in-situ n-dotiertes Halbleitermaterial aufweist, und Verfahren zur Herstellung desselben
US8361867B2 (en) * 2010-03-19 2013-01-29 Acorn Technologies, Inc. Biaxial strained field effect transistor devices
US8492234B2 (en) * 2010-06-29 2013-07-23 International Business Machines Corporation Field effect transistor device
DE102010030768B4 (de) * 2010-06-30 2012-05-31 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Herstellverfahren für ein Halbleiterbauelement als Transistor mit eingebettetem Si/Ge-Material mit geringerem Abstand und besserer Gleichmäßigkeit und Transistor
DE102011076695B4 (de) * 2011-05-30 2013-05-08 Globalfoundries Inc. Transistoren mit eingebettetem verformungsinduzierenden Material, das in durch einen Oxidationsätzprozess erzeugten Aussparungen ausgebildet ist
US9190471B2 (en) * 2012-04-13 2015-11-17 Globalfoundries U.S.2 Llc Semiconductor structure having a source and a drain with reverse facets
US9012999B2 (en) * 2012-08-21 2015-04-21 Stmicroelectronics, Inc. Semiconductor device with an inclined source/drain and associated methods
US20140057399A1 (en) * 2012-08-24 2014-02-27 International Business Machines Corporation Using Fast Anneal to Form Uniform Ni(Pt)Si(Ge) Contacts on SiGe Layer
US20140170826A1 (en) * 2012-12-19 2014-06-19 Acorn Technologies, Inc. Biaxial strained field effect transistor devices
US9627480B2 (en) 2014-06-26 2017-04-18 Globalfoundries Inc. Junction butting structure using nonuniform trench shape
US9647073B2 (en) * 2014-10-29 2017-05-09 Globalfoundries Inc. Transistor structures and fabrication methods thereof
CN105762106B (zh) * 2014-12-18 2021-02-19 联华电子股份有限公司 半导体装置及其制作工艺
KR102377768B1 (ko) * 2015-06-27 2022-03-23 인텔 코포레이션 양자화된 금속들을 사용하여 반도체들에 대한 오믹 접촉들을 형성하는 방법
CN107275210B (zh) * 2016-04-06 2023-05-02 联华电子股份有限公司 半导体元件及其制作方法
US10643893B2 (en) 2016-06-29 2020-05-05 International Business Machines Corporation Surface area and Schottky barrier height engineering for contact trench epitaxy
US10396208B2 (en) 2017-01-13 2019-08-27 International Business Machines Corporation Vertical transistors with improved top source/drain junctions
KR102257419B1 (ko) 2017-06-07 2021-05-31 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10217660B2 (en) * 2017-07-18 2019-02-26 Globalfoundries Inc. Technique for patterning active regions of transistor elements in a late manufacturing stage
US10580977B2 (en) 2018-07-24 2020-03-03 International Business Machines Corporation Tightly integrated 1T1R ReRAM for planar technology
US10825897B2 (en) 2019-01-30 2020-11-03 Globalfoundries Inc. Formation of enhanced faceted raised source/drain EPI material for transistor devices
US10777642B2 (en) * 2019-01-30 2020-09-15 Globalfoundries Inc. Formation of enhanced faceted raised source/drain epi material for transistor devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006024809A (ja) * 2004-07-09 2006-01-26 Renesas Technology Corp 半導体装置及びその製造方法
US20060289856A1 (en) * 2005-06-22 2006-12-28 Fujitsu Limited Semiconductor device and production method thereof
JP2008010871A (ja) * 2006-06-29 2008-01-17 Internatl Business Mach Corp <Ibm> 傾斜側壁表面を備えたソース／ドレイン陥凹部を有するｍｏｓｆｅｔおよびこれを形成するための方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05283685A (ja) * 1992-04-03 1993-10-29 Ricoh Co Ltd 半導体装置とその製造方法
US5323053A (en) * 1992-05-28 1994-06-21 At&T Bell Laboratories Semiconductor devices using epitaxial silicides on (111) surfaces etched in (100) silicon substrates
JPH07183486A (ja) * 1993-12-24 1995-07-21 Toshiba Corp 半導体装置及びその製造方法
JP2964925B2 (ja) * 1994-10-12 1999-10-18 日本電気株式会社 相補型ｍｉｓ型ｆｅｔの製造方法
JPH08340106A (ja) * 1995-06-12 1996-12-24 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP4837902B2 (ja) * 2004-06-24 2011-12-14 富士通セミコンダクター株式会社 半導体装置
US7253086B2 (en) * 2004-10-18 2007-08-07 Texas Instruments Incorporated Recessed drain extensions in transistor device
US20060115949A1 (en) * 2004-12-01 2006-06-01 Freescale Semiconductor, Inc. Semiconductor fabrication process including source/drain recessing and filling
JP4369359B2 (ja) * 2004-12-28 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
US7569443B2 (en) * 2005-06-21 2009-08-04 Intel Corporation Complementary metal oxide semiconductor integrated circuit using raised source drain and replacement metal gate
JP2007165817A (ja) * 2005-11-18 2007-06-28 Sony Corp 半導体装置およびその製造方法
US8853746B2 (en) * 2006-06-29 2014-10-07 International Business Machines Corporation CMOS devices with stressed channel regions, and methods for fabricating the same
US20080237634A1 (en) * 2007-03-30 2008-10-02 International Business Machines Corporation Crystallographic recess etch for embedded semiconductor region

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006024809A (ja) * 2004-07-09 2006-01-26 Renesas Technology Corp 半導体装置及びその製造方法
US20060289856A1 (en) * 2005-06-22 2006-12-28 Fujitsu Limited Semiconductor device and production method thereof
JP2008010871A (ja) * 2006-06-29 2008-01-17 Internatl Business Mach Corp <Ibm> 傾斜側壁表面を備えたソース／ドレイン陥凹部を有するｍｏｓｆｅｔおよびこれを形成するための方法

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JP5785496B2 (ja) 2015-09-30
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