TW202117862A - 半導體裝置及其形成方法 - Google Patents

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    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
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Abstract

一種半導體裝置，包括：第一鰭片及第二鰭片，從基板延伸，第一鰭片包括第一凹口，第二鰭片包括第二凹口；隔離區，圍繞第一鰭片以及第二鰭片；閘極堆疊，位於第一鰭片及第二鰭片上；以及源極/汲極區，位於第一凹口以及第二凹口中，源極/汲極區鄰近閘極堆疊，其中源極/汲極區包括底表面，底表面從第一鰭片延伸至第二鰭片，其中在隔離區上方第一高度之下的底表面的第一部分具有第一斜率，且其中在第一高度上方的底表面的第二部分具有第二斜率，第二斜率大於第一斜率。

Description

半導體裝置及其形成方法
本發明實施例係有關於一種半導體裝置及其形成方法，且特別關於一種鰭式場效電晶體裝置及其形成方法。
半導體裝置被用於各種電子應用中，例如個人電腦、手機、數位相機以及其他電子設備。一般通過在半導體基板上依序沉積絕緣或介電層、導電層以及半導體層材料以製造半導體裝置，並使用微影對各種材料層進行圖案化，以在其上形成電路組件及元件。
半導體產業通過持續減小最小部件尺寸以持續提高各種電子組件（例如電晶體、二極體、電阻、電容等）的整合密度，其允許將更多組件整合至給定區域中。然而，隨著最小部件尺寸的減小，出現了應解決的額外問題。
本發明一些實施例提供一種半導體裝置，包括：第一鰭片及第二鰭片，從基板延伸，第一鰭片包括第一凹口，第二鰭片包括第二凹口；隔離區，圍繞第一鰭片以及第二鰭片；閘極堆疊，位於第一鰭片及第二鰭片上；以及源極/汲極區，位於第一凹口以及第二凹口中，源極/汲極區鄰近閘極堆疊，其中源極/汲極區包括底表面，底表面從第一鰭片延伸至第二鰭片，其中在隔離區上方第一高度之下的底表面的第一部分具有第一斜率，且其中在第一高度上方的底表面的第二部分具有第二斜率，第二斜率大於第一斜率。
本發明一些實施例提供一種半導體結構，包括：第一鰭片，位於半導體基板上；第二鰭片，位於半導體基板上，第二鰭片鄰近第一鰭片；隔離區，圍繞第一鰭片以及第二鰭片；閘極結構，沿著第一鰭片以及第二鰭片的側壁並且在第一鰭片以及第二鰭片的上表面上方；以及源極/汲極區，位於第一鰭片以及第二鰭片上，鄰近閘極結構，源極/汲極區包括在第一鰭片以及第二鰭片之間的底表面，其中底表面包括下表面以及上表面，其中下表面為第一晶面的刻面，第一晶面的刻面從底表面的底部延伸至第二晶面的刻面，第二晶面的刻面為隔離區上方的第一高度，其中上表面從第一高度延伸至底表面的最上部，其中上表面包括第一晶面以及第二晶面的刻面。
本發明一些實施例提供一種半導體裝置的方法，包括：形成鰭片，從半導體基板突出；形成隔離區，圍繞鰭片；形成閘極結構於鰭片上；以及形成磊晶源極/汲極區，鄰近閘極結構，並且在鰭片上延伸，形成磊晶源極/汲極區的步驟包括：執行第一沉積製程以在鰭片上沉積第一磊晶材料，其中在鄰近的鰭片上的第一磊晶材料的底表面在隔離區上方的第一高度處合併；對第一磊晶材料執行蝕刻製程，其中蝕刻製程蝕刻第一磊晶材料的底表面；以及在執行蝕刻製程之後，執行第二沉積製程以沉積第二磊晶材料於第一磊晶材料上，磊晶源極/汲極區包括第一磊晶材料以及第二磊晶材料，其中在執行第二沉積製程之後，在鄰近的鰭片之間的磊晶源極/汲極區的底表面在隔離區上方延伸第二高度，第二高度大於第一高度。
以下內容提供了許多不同實施例或範例，以實現本揭露實施例的不同部件。以下描述組件和配置方式的具體範例，以簡化本揭露實施例。當然，這些僅僅是範例，而非意圖限制本揭露實施例。舉例而言，在以下描述中提及於第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本揭露實施例可在各個範例中重複參考標號及/或字母。此重複是為了簡化和清楚之目的，其本身並非用於指定所討論的各個實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
本揭露各種實施例提供用於形成具有減小的體積以及減小的截面積的源極/汲極區的製程。可以通過在半導體鰭片形成的凹口中磊晶成長第一磊晶層以形成源極/汲極區，執行回蝕刻製程，然後在第一磊晶層上磊晶成長第二磊晶層。使用本揭露所述的技術，可以形成鄰近的源極/汲極區，其在基板上方以更高的距離合併，其減小合併的源極/汲極區的截面積。根據本揭露實施例製造並且包括源極/汲極區的半導體裝置可以具有減小的閘極至汲極電容（gate-to-drain capacitance, Cgd）、減小的RC延遲、更快的開/關切換以及提高的裝置速度。
第1圖根據一些實施例，以三維視圖繪示FinFET的示例。FinFET包括在基板50（例如，半導體基板）上的鰭片52。隔離區56設置在基板50中，並且鰭片52在鄰近的隔離區56上方及之間突出。儘管將隔離區56描述/繪示為與基板50分離，但是如本揭露中所使用，術語「基板」可以是指單獨的半導體基板或與隔離區結合的半導體基板。此外，儘管鰭片52和基板50被示為單一的連續材料，但是鰭片52及/或基板50可以包括單一材料或多種材料。在本揭露中，鰭片52是指在鄰近的隔離區56之間延伸的部分。
閘極介電層92沿著鰭片的側壁設置，且設置在鰭片52的頂表面上方，並且閘極94設置在閘極介電層92上方。相對於閘極介電層92以及閘極94，源極/汲極區82設置在鰭片52的兩側。第1圖進一步繪示在後續圖中所使用的參考截面。截面A-A沿著閘極94的縱軸，並且，例如，垂直於FinFET的源極/汲極區82之間電流流動的方向。截面B-B垂直於截面A-A，並且沿著鰭片52的縱軸，並且，例如，沿著FinFET的源極/汲極區82之間電流流動的方向。截面C-C平行於截面A-A，並延伸穿過FinFET的源極/汲極區。為了清楚起見，後續附圖參考這些參考截面。
本揭露描述的一些實施例是在使用閘極後製製程形成的FinFET所討論。在其他實施例中，可以使用閘極先製製程。並且，一些實施例參考平面裝置，例如平面FET的面向。
第2至13B圖以及第16至22B圖係根據一些實施例，為在製造FinFETs的中間階段的截面圖。第2、3、4、5、6、7、8A、9A、10A、17A、18A、19A、20A、21A及22A圖係沿著第1圖所示的參考截面A-A所繪示，第8B、9B、10B、17B、18B、19B、20B、21B及22B圖係沿著第1圖所示的參考截面B-B所繪示。第10C、11、12、13A、13B及16圖係沿著第1圖所示的參考截面C-C所繪示。
在第2圖中，提供基板50。基板50可以是半導體基板，例如，塊體半導體、絕緣體上半導體（semiconductor-on-insulator, SOI）基板等，其可以摻雜（例如，用p型摻質或n型摻質）或不摻雜。基板50可以是晶圓，例如矽晶圓。一般來說，SOI基板是在絕緣層上形成的半導體材料層。絕緣層可以是，例如埋入式氧化物（buried oxide, BOX）層、氧化矽層等。絕緣層通常設置在基板上，例如矽基板或玻璃基板上。也可以使用其他基板，例如多層基板或梯度基板。在一些實施例中，基板50的半導體材料可以包括矽、鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽鍺、磷化砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷化砷化鎵銦；或其組合。
基板50具有區域50N及區域50P。區域50N可以用於形成n型裝置，例如NMOS電晶體（例如，n型FinFET）。區域50P可以用於形成p型裝置，例如PMOS電晶體（例如，p型FinFET）。區域50N可以與區域50P實體分離（如分隔符號51所示），並且可以在區域50N與區域50P之間設置任意數量的裝置部件（例如，其他主動裝置、摻雜區、隔離結構等）。
在第3圖中，鰭片52形成在基板50中。鰭片52為半導體條。在一些實施例中，可以通過在基板50中蝕刻溝槽以在基板50中形成鰭片52。蝕刻可以是任何可以接受的蝕刻製程，例如反應離子蝕刻（reactive ion etch, RIE）、中性束蝕刻（neutral beam etch, NBE）等或其組合。蝕刻可以是為非等向性蝕刻。在一些實施例中，鰭片52可以形成為具有在大約5nm與大約30nm之間的寬度WF。在一些實施例中，鰭片52可以形成為具有在大約10nm與大約40nm之間的節距PF。
鰭片52可以通過任何合適的方法圖案化。例如，可以使用一種或多種微影製程以圖案化鰭片52，包括雙重圖案化或多重圖案化製程。一般來說，雙重圖案或多重圖案製程將微影製程結合自對準製程，允許創建圖案，例如，其間距比使用單一直接微影製程可獲得的間距小。例如，在一個實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後去除犧牲層，然後可以使用剩餘的間隔物以圖案化鰭片。在一些實施例中，遮罩（或其他層）可以保留在鰭片52上。
在第4圖中，絕緣材料54形成在基板50上方以及鄰近的鰭片52之間。絕緣材料54可以是氧化物，例如氧化矽、氮化物等或其組合，可以通過高密度電漿化學氣相沉積（high density plasma chemical vapor deposition, HDP-CVD）、流動式CVD（flowable CVD, FCVD）（例如，在遠程電漿系統中沉積基於CVD的材料，並後固化將沉積的材料轉換為另一種材料，例如氧化物）等或其組合形成。可以使用通過任何可接受的製程形成的其他絕緣材料。在所示的實施例中，絕緣材料54是通過FCVD製程形成的氧化矽。一旦形成絕緣材料，就可以執行退火製程。在一個實施例中，絕緣材料54被形成為過量的絕緣材料54以覆蓋鰭片52。儘管絕緣材料54被繪示為單層，但是一些實施例可以利用多層的絕緣材料。例如，在一些實施例中，可以首先沿著基板50和鰭片52的表面形成襯層（未單獨示出）。之後，可以在襯層上方形成填充材料，例如，上述所討論的材料。
在第5圖中，去除製程被應用於絕緣材料54以去除鰭片52上方多餘的絕緣材料54。在一些實施例中，可以利用平坦化製程，例如化學機械研磨（chemical mechanical polish, CMP）、回蝕製程、其組合等。平坦化製程露出鰭片52，使得在平坦化製程完成之後，鰭片52和絕緣材料54的頂表面是水平的。在遮罩保留在鰭片52上的實施例中，在平坦化製程完成之後，平坦化製程可以露出遮罩或去除遮罩，以使得遮罩或鰭片52各自的頂表面與絕緣材料54齊平。
在第6圖中，絕緣材料54被凹蝕以形成淺溝槽隔離（shallow trench isolation, STI）區56。絕緣材料54被凹蝕，使得在區域50N和區域50P中的鰭片52的上部從鄰近的STI區56之間突出。此外，STI區56的頂表面可以具有如圖所示的平坦表面、凸表面、凹表面（例如，碟形表面）或其組合。STI區56的頂表面可以通過適當的蝕刻形成為平坦的、凸的及/或凹的頂表面。STI區56可以使用可接受的蝕刻製程來凹蝕，例如對絕緣材料54的材料具有選擇性的蝕刻製程（例如，以比蝕刻鰭片52的材料更快的速率蝕刻絕緣材料54的材料的蝕刻製程）。例如，可以使用例如稀氫氟酸（dilute hydrofluoric, dHF）的氧化物去除。
關於第2至6圖描述的製程僅僅是可以形成鰭片52的一個示例。在一些實施例中，鰭片可以通過磊晶成長製程形成。例如，可以在基板50的頂表面上方形成介電層，並且可以蝕刻溝槽穿過介電層的以露出下方的基板50。可以在溝槽中磊晶成長同質磊晶結構，並且可以凹蝕介電層，使得同質磊晶結構從介電層突出以形成鰭片。此外，在一些實施例中，異質磊晶結構可以用於鰭片52。例如，第5圖中的鰭片52可以被凹蝕，並且可以在凹陷的鰭片52上磊晶成長與鰭片52不同的材料。在這樣的實施例中，鰭片52包括凹陷的材料以及設置在凹陷的材料上方的磊晶成長的材料。在另一個實施例中，可以在基板50的頂表面上方形成介電層，並且可以蝕刻溝槽穿過介電層。之後可以使用與基板50不同的材料在溝槽中磊晶成長異質磊晶結構，並且可以凹蝕介電層，使得異質磊晶結構從介電層突出以形成鰭片52。在磊晶成長同質磊晶結構或異質磊晶結構的一些實施例中，磊晶成長的材料可以在成長製程中被原位摻雜，其可省去之前和之後的佈植，儘管如此，原位和佈植摻雜亦可以一起使用。
更進一步，在區域50N（例如，NMOS區域）中磊晶成長與區域50P（例如，PMOS區域）中的材料不同的材料可以是有益處的。在各個實施例中，鰭片52的上部可以由矽鍺（Six Ge1-x ，其中x可以在0至1的範圍內）、碳化矽、純或大抵上純的鍺、III-V族化合物半導體、II-VI化合物半導體等形成。例如，用於形成III-V化合物半導體的可用材料包括但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、銦鋁砷化物、銻化鎵、銻化鋁、 磷化鋁、磷化鎵等。
此外，在第6圖中，可以在鰭片52及/或基板50中形成適當的阱（未單獨示出）。在一些實施例中，可以在區域50N中形成P阱，並且可以在區域50P中形成N阱。在一些實施例中，在區域50N和區域50P兩者中形成P阱或N阱。
在具有不同阱類型的實施例中，可以使用光阻或其他遮罩（未單獨示出）以實現用於區域50N和區域50P的不同佈植步驟。例如，可以在區域50N中的鰭片52和STI區56上方形成光阻。圖案化光阻以露出基板50的區域50P（例如，PMOS區域）。可以通過使用旋塗技術形成光阻，並且可以使用可接受的微影技術對光阻進行圖案化。一旦圖案化光阻，就可以在區域50P中執行n型摻質佈植，並且光阻可以用作遮罩以大抵上防止n型摻質被佈植到區域50N（例如，NMOS區域）中。n型摻質可以是佈植到其區域中的磷、砷、銻等，其濃度等於或小於1018 原子/cm3 ，例如在約1016 原子/cm3 和約1018 原子/cm3 之間。在佈植之後，例如通過可接受的灰化製程去除光阻。
在佈植區域50P之後，在區域50P中的鰭片52和STI區56上方形成光阻。圖案化光阻以露出基板50的區域50N（例如，NMOS區域）。可以通過使用旋塗技術形成光阻，並且可以使用可接受的微影技術對光阻進行圖案化。一旦圖案化光阻，就可以在區域50N中進行p型摻質佈植，並且光阻可以用作遮罩以大抵上防止p型摻質被佈植到區域50P（例如，PMOS區域）中。p型摻質可以是佈植到其區域中的硼、氟化硼、銦等。其濃度等於或小於1018 原子/cm3 ，例如在約1016 原子/cm3 和約1018 原子/cm3 之間。在佈植之後，例如通過可接受的灰化製程去除光阻。
在區域50N和區域50P的佈植之後，可以執行退火以修復佈植損傷並活化佈植的p型及/或n型摻質。在一些實施例中，磊晶鰭片的成長材料可以在成長期間被原位摻雜，其可以避免佈植，儘管原位摻雜及佈植摻雜可以一起使用。
在第7圖中，在鰭片52上形成虛設介電層60。虛設介電層60可以是例如氧化矽、氮化矽、其組合等，並且可以通過可接受的技術沉積或熱成長。在虛設介電層60上方形成虛設閘極層62，並且在虛設閘極層62上方形成遮罩層64。虛設閘極層62可以沉積在虛設介電層60上方，之後例如通過CMP平坦化。遮罩層64可以沉積在虛設閘極層62上方。虛設閘極層62可以是導電材料或非導電材料，並且可以選自包括非晶矽、多晶矽（polysilicon）、多晶矽鍺（poly-SiGe）、金屬氮化物、金屬矽化物、金屬氧化物及金屬。可以通過物理氣相沉積（physical vapor deposition, PVD）、CVD、濺射沉積或本領域中已知用於沉積所選材料的其他技術以沉積虛設閘極層62。虛設閘極層62可以由對隔離區的蝕刻具有高蝕刻選擇性的其他材料形成。遮罩層64可以包括例如氮化矽、氮氧化矽等。在其示例中，形成單個虛設閘極層62及單個遮罩層64跨越區域50N及區域50P。應注意的是，僅出於說明目的，示出的虛設介電層60僅覆蓋鰭片52。在一些實施例中，可以沉積虛設介電層60，使得虛設介電層60覆蓋STI區域56，並在虛設閘極層62和STI區域56之間延伸。
第8A至13B圖以及第16至22B圖繪示製造實施例裝置中的各種額外步驟。這些圖式繪示區域50N和區域50P任一個中的部件。例如，這些圖式所示的結構可以適用於區域50N和區域50P。在區域50N和區域50P結構上的差異（若有任何差異）於每個附圖及所附文字描述。
在第8A和8B圖中，可以使用可接受的微影和蝕刻技術對遮罩層64（參考第7圖）進行圖案化，以形成遮罩74。之後可以將遮罩74的圖案轉移到虛設閘極層62。在一些實施例中（未單獨示出），也可以通過可接受的蝕刻技術將遮罩74的圖案轉移至虛設介電層60以形成虛設閘極72。虛設閘極72覆蓋鰭片52的各別通道區58。遮罩74的圖案可以用於將每個虛設閘極72與鄰近的虛設閘極實體分離。虛設閘極72具有長度方向（lengthwise direction）大抵垂直於各別磊晶鰭片52的長度方向。
進一步在第8A和8B圖中，閘極密封間隔物80可以形成在虛設閘極72、遮罩74及/或鰭片52的露出表面上。可以通過熱氧化或沉積以及隨後的非等向性蝕刻形成閘極密封間隔物80。閘極密封間隔物80可以由氧化矽、氮化矽、氮氧化矽等形成。
在形成閘極密封間隔物80之後，可以執行用於輕摻雜的源極/汲極（lightly doped regions, LDD）區域（未單獨示出）的佈植。在具有不同裝置類型的實施例中，相似於上述在第6圖中討論的佈植，可以在區域50N上方形成遮罩，例如光阻，同時露出區域50P，並且可以將合適類型（例如，p型）的雜質佈植到區域50P露出的鰭片52中。之後可以去除遮罩。隨後，可以在區域50P上方形成遮罩，例如光阻，同時露出區域50N，並且可以將合適類型（例如，n型）的雜質佈植到區域50N露出的鰭片52中。之後可以去除遮罩。n型雜質可以是先前討論的任何n型雜質，並且p型雜質可以是先前討論的任何p型雜質。輕摻雜的源極/汲極區可以具有約1015 原子/cm3 至約1019 原子/cm3 的雜質濃度。退火可用於修復佈植損壞並活化佈植的雜質。
在第9A和9B圖中，沿著虛設閘極72和遮罩74的側壁在閘極密封間隔物80上形成閘極間隔物86。可以通過順應性地沉積絕緣材料，並且隨後非等向性蝕刻絕緣材料以形成閘極間隔物86。閘極間隔物86的絕緣材料可以是氧化矽、氮化矽、氮氧化矽、氮碳化矽、其組合等。此處閘極間隔物86、閘極密封間隔物80、虛設閘極72以及遮罩74可以整體稱為“虛設閘極結構”。
應注意的是，上述揭露描述形成間隔物和LDD區域的製程。可以使用其他製程和順序。例如，可以使用更少或額外的間隔物，可以使用不同的步驟順序（例如，可以在形成閘極間隔物86之前不蝕刻閘極密封間隔物80，從而產生「 L形」閘極密封間隔物80，另外 可以形成和去除間隔物、可以形成及移除額外的間隔物及/或等相似步驟）。此外，可以使用不同的結構和步驟來形成n型和p型裝置。例如，可以在形成閘極密封間隔物80之前形成用於n型裝置的LDD區域，而可以在形成閘極密封間隔物80之後形成用於p型裝置的LDD區域。
第10A至13B圖係根據一些實施例。繪示在鰭片52中形成磊晶源極/汲極區82的各個步驟。第10C、11、12及13A-B圖係沿著第1圖所示的參考截面C-C所繪示。為了清楚起見，第10C至13B圖所示部件的一些尺寸或比例可以與其他圖式中所示的不同。區域50N（例如，NMOS區域）中的磊晶源極/汲極區82可以通過遮罩區域50P（例如，PMOS區域），並蝕刻區域50N中鰭片52的源極/汲極區以在鰭片52中形成凹口77。之後，在凹口77中磊晶成長區域50N中的磊晶源極/汲極區82。區域50P（例如，PMOS區域）中的磊晶源極/汲極區82可以通過遮罩區域50N（例如，NMOS區域），並蝕刻區域50P中鰭片52的源極/汲極區以在鰭片52中形成凹口77。之後，在凹口77中磊晶成長區域50P中的磊晶源極/汲極區82。磊晶源極/汲極區82可以使用多個沉積及蝕刻製程形成，以下將更詳細地描述。
第10A、10B及10C圖繪示蝕刻鰭片52的源極/汲極區以形成凹口77。可以通過使用任何可接受的蝕刻製程（例如乾式蝕刻製程（例如，RIE、NBE等）或濕式蝕刻製程（例如，四甲基氫氧化銨（tetramethyalammonium hydroxide, TMAH）、氫氧化銨（ammonium hydroxide, NH4 OH）等）或其組合以形成凹口77。蝕刻製程可以為非等向性蝕刻。在一些實施例中，閘極間隔物86及/或閘極密封間隔物80的材料保留在鄰近鰭片52之間的STI區56上（圖中未示出）。在一些實施例中，凹口77延伸到STI區56的頂表面下方的鰭片52中。在其他實施例中，在形成凹口77之後，鰭片52的一部分從STI區56突出。鄰近鰭片52之間的STI區56可以如圖式所示為水平，或者可以具有凸面或凹面。在第10C至13B圖中，示出虛設閘極結構下方的鰭片52的通道區58的位置（例如，未被蝕刻以形成凹口77的通道區58）以供參考。
參考第11圖，根據一些實施例，執行第一沉積製程以形成磊晶區81。可以使用合適的製程例如CVD、有機金屬CVD（metal-organic CVD, MOCVD）、分子束磊晶（molecular beam epitaxy, MBE）、液相磊晶（liquid phase epitaxy, LPE）、氣相磊晶（vapor phase epitaxy, VPE）、選擇性磊晶成長（selective epitaxial growth, SEG）或其組合以磊晶成長磊晶區81。例如，第一沉積製程可以包括在約5Torr至約300Torr之間的壓力或在約500℃至約800℃之間的溫度進行的製程。在一些實施例中，第一沉積製程可以包括氣體及/或前驅物，例如SiH4 、DCS、Si2 H6 、GeH4 、PH3 、AsH3 、B2 H6 、HCl等或其組合。氣體及/或前驅物可以以大約10sccm至大約2000sccm之間的速率流入製程腔室。可以執行第一沉積製程大約50秒至大約3000秒。本揭露可以使用其他沉積製程或製程參數。
磊晶區81可以包括任何可接受的材料，例如適合於n型FinFETs或p型FinFETs。例如，如果鰭片52是矽，則區域50N中的磊晶區81可以包括在通道區58中施加拉伸應變的材料，例如矽、碳化矽、磷摻雜的碳化矽、磷化矽等。如果鰭片52是矽，則區域50P中的磊晶區81可以包括在通道區58中施加壓縮應變的材料，例如矽鍺、硼摻雜的矽鍺、鍺、鍺錫等。磊晶區81可以具有從鰭片52的相應表面升高的表面，並且可以具有刻面（facets）。
如第11圖，在鄰近鰭片52中形成的磊晶材料可以合併以形成連續的磊晶區81。可以在鄰近鰭片52上形成的磊晶材料之間及下方形成氣隙79。在磊晶區81被合併的一些實施例中，氣隙79可以在STI區56上方具有在大約5nm與大約50nm之間的“合併高度HM1”。 在第一沉積製程中，磊晶材料的表面可以具有各種結晶定向（orientation）的刻面。例如，通道區58的頂部附近的表面以及通道區58的底部附近的表面可以具有{111}刻面。其他表面可以具有其他刻面，例如{110}刻面，或者可以具有多個刻面的組合，例如{111}刻面、{110}刻面或者其他刻面的組合。在一些實施例中，在沉積製程期間，較大的HCl流速可以導致具有{100}刻面的表面、具有{110}刻面的表面及/或具有{111}刻面的表面具有更相似的成長速率。因此，在沉積製程中增加HCl的流速可以促進具有{100}刻面、{110}刻面及/或{111}刻面組合的表面的成長。
在一些情況下，在第一沉積製程期間，磊晶區81從各別鰭片52橫向成長，其中成長的邊界大抵由{111}刻面的形成決定。換句話說，磊晶區81的形狀大抵由{111}刻面決定，而磊晶區81的最大尺寸（例如，體積或截面積）大抵由{111}刻面決定。作為說明性示例，在第11圖標記為“ {111}”的虛線輪廓顯示了大抵決定磊晶區81成長邊界的{111}刻面。由於刻面的成長，磊晶區81的形狀和尺寸大抵被限制在其虛線輪廓內。因此，磊晶區81的成長可以是“刻面受限的（facet-limited）”。
在第一沉積製程期間，磊晶材料可以最初在通道區58的底部附近形成下{111}刻面，並在通道區58的頂部附近形成上{111}刻面。隨著第一沉積製程，磊晶材料沿著這些上、下{111}刻面成長，橫向成長速率在上、下{111}刻面相交位置上方大幅減低。以此種方式，磊晶材料的最大橫向成長可以大抵由上、下{111}刻面定義。在第11圖中，{111}刻面大致定義磊晶區81的橫向成長邊界的點被顯示為點“LP”。 LP點可以具有在STI區56上方的大約20nm至大約50nm之間的高度HL，其可取決於凹口77的深度或鰭片52露出部分的高度。在一些情況下，在磊晶區81的成長已經達到由{111}刻面定義的LP點之後，磊晶區81的成長速率可能會大幅降低。在一些情況下，高度HL可以是凹口77的高度的大約一半，或者可以是磊晶區82的高度HF的大約一半（參考第13B圖）。磊晶材料的最大橫向寬度可以大抵由相對的LP點之間的距離決定，在一些實施例中，其距離可以在大約40nm至大約100nm之間。在鄰近鰭片52足夠接近（例如，具有足夠小的節距PF）的情況下，使得在鄰近鰭片52上成長的磊晶材料具有{111}刻面重疊，磊晶材料可以合併在一起成為連續的磊晶區81。{111}刻面的磊晶材料底表面在STI區上方的高度HM0處合併，其高度大約由{111}刻面的交接處定義，並且可能取決於節距PF。在一些實施例中，高度HM0可以在大約10nm與大約60nm之間。
在一些實施例中，在磊晶區81的橫向成長到達點LP之前，停止第一沉積製程。以此種方式，磊晶區81可以形成具有不同結晶定向的表面的區域。例如，如第11圖所示，通道區58的底部附近的下方區域83A以及通道區58的頂部附近的上方區域83B可以具有包括{111}刻面的表面。其也在第11圖中藉由下方區域83A以及上方區域83B示出，其下方區域83A以及上方區域83B具有沿著虛線輪廓“{111}”的表面，其虛線表示成長限制的{111}刻面。下方區域83A以及上方區域83B之間的表面，例如第11圖所示的中間區域83C的表面，可以具有其他刻面，例如{110}刻面，或者可以具有刻面的組合，例如{111}刻面以及{110}刻面的組合，或者其他刻面。如第11圖所示，各別鰭片52上的磊晶材料可以是分開的，或者可以合併成連續的磊晶區81。另外，通過以此種方式停止第一沉積製程，可以形成具有較小截面積的磊晶區81。其可以減小FinFET裝置的寄生電容（例如Cgd），以下將對此進行詳細說明。在一些實施例中，在沿著磊晶材料的底表面成長的刻面合併（例如，在高度HM0處）之前，停止第一沉積製程。在這些實施例中，磊晶材料可以在大於高度HM0的高度HM1處合併。
在第12圖中，根據一些實施例，在磊晶區81上執行回蝕刻製程。回蝕刻製程可以包括例如非等向性乾式蝕刻製程。回蝕刻製程可以包括多種氣體及/或前驅物，例如HCl、GeH4 、SiH4 或其組合。製程氣體可以以大約20sccm至大約3000sccm之間的速率流入製程腔室。回蝕刻製程可以包括在大約600℃至大約800℃之間的製程溫度，並且可以包括在大約3Torr至大約300Torr之間的製程壓力。可以執行回蝕刻製程持續大約1秒至大約300秒之間的一段時間，例如大約50秒。
在一些實施例中，回蝕刻製程的特徵被控制為相較於具有{111}刻面的表面，以更大的速率蝕刻具有{110}刻面的表面。例如，回蝕刻製程可以包括氣體及/或前驅物，例如HCl、Cl2 、H2 、N2 或其組合。回蝕刻製程可以包括介於大約5Torr至大約300Torr之間的製程壓力，或介於大約600℃至大約800℃之間的製程溫度。在一些實施例中，{111}刻面的蝕刻速率與{110}刻面的蝕刻速率的比例可藉由控制回蝕刻製程的製程溫度來控制。在一些情況下，{111}刻面以及{110}刻面對於回蝕刻製程的蝕刻反應可能具有不同的活化能（activation energy），由於活化能的差異，控制製程溫度可以提高或降低蝕刻速率比例。在一些實施例中，回蝕刻製程以比{111}刻面大至少約4倍的速率蝕刻{110}刻面。如此，相較於對下方區域83A或上方區域83B進行蝕刻的回蝕刻製程，回蝕刻製程可以蝕刻中間區域83C更多，因此，大部分可在橫向方向上進行蝕刻。以此種方式，在回蝕刻製程之後，中間區域83C可以具有更平坦（例如，更不圓滑或更垂直）的輪廓。在一些情況下，在回蝕刻製程之後，下方區域83A以及上方區域83B具有大抵{111}刻面的表面，並且中間區域83C具有包括{111}以及{110}刻面的表面。在一些情況下，下方區域83A的蝕刻少於上方區域83B的蝕刻，如第12圖所示。
在一些實施例中，鰭片52上的磊晶材料藉由回蝕刻製程變得未合併。在其他實施例中，在回蝕刻製程之後，磊晶材料保持合併為磊晶區81，如第12圖所示。在一些實施例中，由於回蝕刻製程，氣隙79的合併高度HM1可以增加。例如，在回蝕刻製程之後，氣隙79可以具有在STI區56上方的合併高度HM2，其在大約10nm與大約60nm之間，其可以比回蝕刻製程之前的氣隙79的高度HM1高。以此種方式，回蝕刻製程可以減小磊晶區81的總截面積，其可以包括增加磊晶區81的合併磊晶材料的合併高度。在一些情況下，具有小或不完整的合併區域的磊晶材料可以允許氣相蝕刻劑更容易地到達磊晶區81的底側（例如，鄰近氣隙79），並允許增加對磊晶區81底側的蝕刻。另外，由於無偏差的氣相蝕刻劑能夠更容易地到達磊晶區81的底側，因此如上所述使用非等向性回蝕刻製程可以允許增加對磊晶區81底側的蝕刻。
在第13A及13B圖中，根據一些實施例，執行第二沉積製程以在磊晶區81上沉積磊晶材料以形成磊晶區82。第13A及13B圖繪示相同的截面圖，為清楚起見在每個圖上分別標記部件。磊晶區82的磊晶材料可以使用合適的製程，例如CVD、MOCVD、MBE、LPE、VPE、SEG或其組合以磊晶成長磊晶材料。沉積在磊晶區81上的磊晶材料可以包括與上述在第一沉積製程期間沉積的材料相似的材料。例如，第二沉積製程可以包括在大約5Torr至大約300Torr之間的壓力下，或在大約500℃至大約800℃之間的製程溫度下執行的製程。在一些實施例中，第二沉積製程可以包括氣體及/或前驅物，例如SiH4 、DCS、Si2 H6 、GeH4 、PH3 、AsH3 、B2 H6 、HCl或其組合。氣體及/或前驅物可以以大約10sccm至大約2000sccm之間的速率流入製程腔室。可以執行第二沉積製程大約50秒至大約3000秒之間的一段時間。本揭露可以使用其他沉積製程或製程參數。藉由第二沉積製程沉積的磊晶材料可以與藉由第一沉積製程沉積的磊晶材料相似或不同，例如具有不同的半導體組成或具有不同的摻雜。磊晶區82可以具有從鰭片52的相應表面凸起的表面並且可以具有刻面。
如第13A以及13B圖所示，磊晶材料沉積在磊晶區81上方以及鰭片52之間，使得磊晶區82為連續區域。在一些情況下，鰭片52之間的磊晶材料的成長速率可以大於其他表面上的磊晶材料的成長速率，特別是如果磊晶材料被合併。磊晶區82可以具有大抵平坦的頂表面，或者頂表面可以為凹、凸或“波浪形（wavy）”。在一些實施例中，藉由第二沉積製程沉積的磊晶材料可以具有各種結晶定向的刻面。例如，磊晶區82的下方區域85A可以具有大抵具有{111}刻面的表面。在一些實施例中，下方區域85A可以延伸大約5nm與大約60nm之間的高度HSA。在一些實施例中，磊晶區82的上方區域85B可以具有大抵具有{111}刻面的表面。 在一些實施例中，上方區域85B可以延伸在大約0nm與大約30nm之間的高度HSB。在一些情況下，具有小或不完整的合併區域的磊晶區81可以使前驅物更容易地到達磊晶區81的底側（例如，鄰近氣隙79），並因此可以允許一些磊晶材料沉積在磊晶區81的底側上。在一些情況下，一些磊晶材料可以沉積在下方區域85A的底部附近。
在一些實施例中，在下方區域85A與上方區域85B之間的磊晶區82的中間區域85C具有包括{110}刻面的表面。中間區域85C也可以包括{110}刻面以及{111}刻面或其他刻面的組合。下部區域85A的表面在下方區域85A與中間區域85C之間的邊界處偏離{111}刻面，其邊界例如可以在高度HSA處或附近。下方區域85A與中間區域85C之間的示例邊界點在第13A圖中被示為“斜率轉折點（slope turning point）STP”。 在一些實施例中，中間區域85C的側壁斜率可以大於下方區域85A的側壁斜率及/或上方區域85B的側壁斜率。可以藉由控制第一沉積製程，回蝕刻製程及/或第二沉積製程的參數以控制STP在磊晶區82上的位置（例如，高度HSA）。在一些實施例中，下方區域85A中的{111}刻面的長度可以取決於通過第一沉積製程沉積的{111}刻面材料的數量及/或通過第二沉積製程沉積的{111}刻面材料的數量。例如，執行第一沉積製程及/或第二沉積製程更長的時間可以在下方區域85A中成長更多的{111}刻面材料，從而增加STP的高度HSA。作為另一示例，執行回蝕刻製程更長的時間可以蝕刻下方區域83A更多的材料（參考第12圖），因此可以減小STP的高度HSA。
在一些情況下，一旦磊晶區82已經顯著合併，則可以大幅降低在磊晶區82底側上的磊晶材料的成長速率。以此種方式，可以通過磊晶區82的合併以大致決定STP的位置。在一些情況下，如果{111}刻面的成長速率慢於{110}刻面的成長速率，則磊晶材料81隨著其成長的邊界主要由具有{111}刻面的表面決定。在這種情況下，{111}刻面相對較慢的成長速率可能導致STP的位置更靠近合併點MP（以下更詳細地描述），因此HSA相對較高。在一些情況下，{111}刻面的成長速率接近{110}刻面的成長速率可能導致STP的位置距離合併點MP更遠，因此HSA相對較低。以這種方式，可以通過控制{111}刻面和{110}刻面的相對成長速率（例如，成長速率的比例）以控制STP的位置和HSA的高度。這些僅為示例，並且可以通過控制不同的參數或參數的不同組合以控制STP的位置或高度HSA。
本揭露描述的技術可以減小磊晶區82的總截面積。通過減小磊晶區82的總截面積，可以減小FinFET裝置的閘極至汲極電容（Cgd），此可以改善FinFET裝置的性能。例如，可以減小FinFET裝置的RC延遲，並且可以提高FinFET裝置的響應速度。在一些實施例中，磊晶區82的截面積可以減小到最大刻面受限的截面積的大約5％至大約60％之間，如標記為“{111}”的虛線輪廓所示。在一些實施例中，最大刻面受限的截面積可以在大約1000nm2 至大約6000nm2 之間，並且磊晶區82的截面積可以在大約500nm2 至大約5000nm2 之間。磊晶區82可以具有其他的截面積。
在一些實施例中，通過控制第一沉積製程、回蝕刻製程以及第二沉積製程，通過減小磊晶區82的橫向寬度，可以減小磊晶區82的截面積。例如，磊晶區82的橫向寬度可以減小到最大刻面受限的橫向寬度的大約5％至大約70％之間（例如，在相對的LP點之間）。在一些實施例中，磊晶區82的橫向寬度可以在大約40nm與大約80之間，儘管可以達到其他橫向寬度。另外，可以通過增加氣隙79的高度來減小磊晶區82的截面積。例如，在第二沉積製程之後，氣隙79可以具有在STI區56上方的合併高度HMP，其在大約15nm與大約60nm之間。通過增加高度HMP，磊晶區82的截面積減小，並且電容Cgd可以相應地減小。在一些情況下，相較於STI區56，氣隙79的高度可以垂直地更靠近磊晶區82的頂表面。在一些實施例中，第二沉積製程在磊晶區81的底側的部分上沉積磊晶材料，使得高度HMP小於高度HM2（參考第12圖）。在其他實施例中，第二沉積製程在磊晶區81的底側的部分上不沉積磊晶材料，使得高度HMP與高度HM2大約相同（參考第12圖）。在一些實施例中，高度HMP可以大於高度HM1（參考第11圖）。在一些實施例中，合併高度HMP可以大於刻面受限的合併高度HM0。例如，高度HMP可以比高度HM0大大約3nm至大約15nm。在一些實施例中，高度HMP可以大於高度HL，但在其他實施例中，高度HMP可以大約等於或小於高度HL。本揭露的裝置可以具有其他尺寸、高度或相對高度。
參考第13B圖，氣隙79的側壁上的點被標記以供參考。點P0顯示磊晶區82的底點、點STP顯示如前所述的“斜率轉折點”、點MP顯示在氣隙79的頂部的“合併點”。 另外，點M0顯示刻面受限的截面區域的“合併點”（由標記為“ {111}”的虛線輪廓示出）。如第13B圖所示，M0及MP橫向位於鄰近鰭片52之間的大約中間位置。在一些實施例中，從磊晶區82的頂表面到MP的第一垂直距離小於從磊晶區82的頂表面到STI區56的第二垂直距離的一半。
由於下方區域85A和中間區域85C之間的刻面不同，磊晶區82的側壁斜率在“斜率轉折點” STP處或附近改變。作為說明性示例，第14A圖示出了第13B圖中所示的點P0、STP、MP及M0的傾斜角對側壁位置的曲線圖。下方區域85A中從P0到STP的磊晶區82的側壁具有大約54.7°的傾斜角A0，對應於{111}刻面的晶面。從STP到中間區域85C中的MP，側壁具有傾斜角A1，其傾斜角A1可以是大約54.7°與大約90°之間的角度，例如大約78°。從STP到MP的側壁可以具有一個以上的傾斜角或者可以具有變化的傾斜角，並且靠近STP的傾斜角之間的過渡可以是突變的或漸變的。第14B圖示出磊晶區82輪廓的曲線圖，其對應於從P0到以1/2PF合併的如第13B圖所示截面的一部分。從P0到STP的磊晶區82的輪廓對應於{111}刻面的晶面。如果P0和1/2PF之間的輪廓也沿著{111}刻面，則其輪廓將遵循從STP到M0的直線，並具有大約54.7°的相應傾斜角。然而，由於STP附近的斜率變化，輪廓在STP和合併點MP之間具有較大的斜率。第14B圖示出STP處突變的輪廓斜率變化，但輪廓變化可以是漸變的或曲線的。作為說明性示例，在第14B圖中示出四個可能的合併點MP1、MP2、MP3及MP4，每個合併點具有與STP相比越來越大的輪廓斜率。本揭露所述的技術允許STP與合併點（例如，MP1、MP2、MP3或MP4）之間的輪廓斜率大於對應於{111}刻面的斜率，因此可以形成更高的合併點。例如，從STP到MP3的輪廓斜率大於從STP到MP1的輪廓斜率，因此，合併點MP3高於合併點MP1，並且都高於合併點M0。以這種方式，可以控制磊晶區的形狀和斜率以增加磊晶區的合併高度。如第13B、14A及14B圖所示，中間區域85C具有比下方區域85A更大的傾斜角，因此MP高於M0。
通過控制第一沉積製程、第二沉積製程以及回蝕刻製程的參數，以控制傾斜角A1以及斜率轉折點STP的側壁位置，可以控制合併點MP的高度HMP。例如，如前所述，可以控制第一沉積製程及/或第二沉積製程以減少在上方及下方區域中刻面的形成，或者可以通過以比{111}刻面更大的速率刻蝕{110}刻面以控制回蝕刻製程以增加傾斜角A1。本揭露可以具有其他示例。此外，如前所述，在磊晶材料沉積期間控制溫度可以控制{111}刻面以及{110}刻面的相對成長速率，其可以控制STP的位置、MP的位置或決定傾斜角A1的刻面比例。MP的位置也可以通過控制STP的位置、控制傾斜角A1或選擇特定的鰭片節距PF來決定。作為說明性示例，第15圖示出對於固定的鰭片節距PF，磊晶區82可能的合併高度HMP的範圍。對於刻面受限的成長，合併高度HMP被限制為區域151內的高度，其中合併高度HMP等於高度HM0，最大合併高度HMP為高度HL。使用本揭露所述的技術，可以控制磊晶區82的形成以具有區域153內的任何合併高度HMP，其包括區域151內的高度。本揭露所述的技術允許磊晶區82的設計具有更大的靈活性，包括減小截面積。
在一些實施例中，磊晶區82可以由在兩個以上的鰭片52中成長合併的磊晶材料形成。在第16圖中示出示例性多鰭片實施例，儘管可以在比所示更多或更少的鰭片52上形成磊晶區82。在此以及其他多鰭片實施例中，本揭露描述的技術可以用於減小磊晶區82的截面積。應注意的是，可以使用控制斜率轉折點STP及/或增加合併高度HMP以減小磊晶區82截面積的其他技術，包括但不限於執行其他沉積製程或回蝕刻製程。
在一些實施例中，如第13A及13B圖所示，可以調整用於形成閘極間隔物86的間隔物蝕刻以去除間隔物材料，以允許磊晶成長的材料延伸到STI區56的表面。在其他實施例中，閘極間隔物86形成為覆蓋鰭片52側壁的一部分，其側壁在STI區56上方延伸，從而阻止在上述部分上的磊晶成長。磊晶源極/汲極區82及/或鰭片52可以佈植摻質以形成源極/汲極區，與先前討論的用於形成輕摻雜源極/汲極區並隨後進行退火的製程相似。源極/汲極區的雜質濃度可以在大約1019 原子/cm3 至大約1021 原子/cm3 之間。用於源極/汲極區的n型及/或p型雜質可以是先前討論的任何雜質。在一些實施例中，磊晶源極/汲極區82可以在成長期間被原位摻雜。
第17A和17B圖中，第一層間介電質（interlayer dielectric, ILD）88沉積在半導體結構上。第一ILD 88可以由介電材料形成，並且可以通過例如CVD、電漿輔助CVD（plasma-enhanced CVD, PECVD）或FCVD（flowable CVD）的任何合適的方法沉積。介電材料可包括磷矽酸鹽玻璃（phosphosilicate glass, PSG）、硼矽酸鹽玻璃（borosilicate glass, BSG）、摻硼磷矽酸鹽玻璃（boron-doped phosphosilicate glass, BPSG）、未摻雜矽酸鹽玻璃（undoped silicate glass, USG）等。可以使用通過任何可接受的製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻停止層（contact etch stop layer, CESL）87設置在第一ILD 88與磊晶源極/汲極區82、遮罩74以及閘極間隔物86之間。CESL 87可以包括介電材料，例如氮化矽、氧化矽、氮氧化矽等，其蝕刻速率與上覆的第一ILD 88的材料的蝕刻速率不同。在一些實施例中，氣隙79為空的（例如，沒有第一ILD 88或CESL 87）。在其他實施例中，第一ILD 88或CESL 87可以沉積在氣隙79內。
在第18A和18B圖中，可以執行例如CMP的平坦化製程以使第一ILD 88的頂表面與虛設閘極72或遮罩74的頂表面齊平。平坦化製程也可以去除虛設閘極72上的遮罩74，以及沿著遮罩74側壁的閘極密封間隔物80以及閘極間隔物86的一部分。在平坦化製程之後，虛設閘極72、閘極密封間隔物80、閘極間隔物86以及第一ILD 88的頂表面齊平。因此，虛設閘極72的頂表面通過第一ILD 88露出。在一些實施例中，可以保留遮罩74，在這種情況下，平坦化製程使第一ILD 88的頂表面與遮罩74的頂表面齊平。
在第19A和19B圖中，在蝕刻步驟中去除虛設閘極72和遮罩74（若存在），從而形成凹口90。在凹口90中的部分虛設介電層60也可以被去除。在一些實施例中，僅虛設閘極72被去除並且保留虛設介電層60並且由凹口90露出。在一些實施例中，虛設介電層60從晶粒的第一區域（例如，核心邏輯區域）中的凹口90中移除，並且保留在晶粒的第二區域（例如，輸入/輸出區域）中的凹口90中。在一些實施例中，通過非等向性乾式蝕刻製程去除虛設閘極72。例如，蝕刻製程可以包括使用反應氣體的乾式蝕刻製程，其反應氣體選擇性地蝕刻虛設閘極72而不蝕刻第一ILD 88或閘極間隔物86。每個凹口90可以露出及/或覆蓋相應鰭片52的通道區58。每個通道區58設置在磊晶源極/汲極區82的相鄰對之間。在去除期間，當蝕刻虛設閘極72時，虛設介電層60可以用作蝕刻停止層。然後可以在去除虛設閘極72之後可選地（optionally）去除虛設介電層60。
在第20A和20B圖中，形成閘極介電層92和閘極94以替換閘極。第20C圖繪示第20B圖的區域89的詳細視圖。閘極介電層92順應性地沉積在凹口90中，例如在鰭片52的頂面與側壁上以及閘極密封間隔物80/閘極間隔物86的側壁上。閘極介電層92也可以形成在第一ILD 88的頂表面上。根據一些實施例，閘極介電層92包括氧化矽、氮化矽或其多層。在一些實施例中，閘極介電層92包括高介電常數介電材料，並且在這些實施例中，閘極介電層92可以具有大於約7.0的介電常數值，並且可以包括鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的金屬氧化物或矽酸鹽。閘極介電層92的形成方法可以包括分子束沉積（molecular-beam deposition, MBD）、ALD、PECVD等。在虛設介電層60的一部分保留在凹口90中的實施例中，閘極介電層92包括虛設介電層60的材料（例如，SiO2 ）。
閘極94分別沉積在閘極介電層92上方，並填充凹口90的其餘部分。閘極94可以包括含金屬的材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合或其多層膜。例如，儘管在第20B圖中繪示單層閘極94，但如第20C圖所示，閘極94可以包括任意數量的襯層94A、任意數量的功函數調整層94B以及填充材料94C。在填充凹口90之後，可以執行例如CMP的平坦化製程以去除多餘部分的閘極介電層92和閘極94材料，其多餘部分在第一ILD 88的頂表面上方。閘極94和閘極介電層92材料的其餘部分因此形成所得FinFET的替換閘極。閘極94和閘極介電層92可以被合稱為“閘極堆疊”。閘極和閘極堆疊可以沿著鰭片52通道區58的側壁延伸。
可以同時在區域50N和區域50P中形成閘極介電層92，使得每個區域中的閘極介電層92由相同的材料形成，且可以同時形成閘極94，使得每個區域中的閘極94由相同的材料形成。在一些實施例中，每個區域中的閘極介電層92可以通過不同的製程形成，使得閘極介電層92可以是不同的材料，及/或每個區域中的閘極94可以通過不同的製程形成，使得閘極94可以是不同的材料。在使用不同的製程時，可以使用各種遮罩步驟以遮蔽和露出適當的區域。
在第21A和21B圖中，第二ILD 108沉積在第一ILD 88上方。在一些實施例中，第二ILD 108為通過流動式CVD方法形成的可流動膜。在一些實施例中，第二ILD 108由例如PSG、BSG、BPSG、USG等的介電材料形成，並且可以通過例如CVD、PECVD等的任何適當方法沉積。根據一些實施例，在形成第二ILD 108之前，凹蝕閘極堆疊（包括閘極介電層92和相應的上覆閘極94），從而如第21A和21B圖所示，在閘極堆疊的正上方和閘極間隔物86的兩側部分之間形成一個凹口。包括一層或多層介電材料（例如氮化矽、氮氧化矽等）的閘極遮罩96被填充在凹口中，隨後進行平坦化製程以去除在第一ILD 88上方延伸的介電材料的多餘部分。隨後形成的閘極接觸件110（第22A和22B圖）穿過閘極遮罩96以接觸凹陷的閘極94頂面。
在第22A和22B圖中，根據一些實施例，通過第二ILD 108和第一ILD 88形成閘極接觸件110和源極/汲極接觸件112。通過第一ILD 88和第二ILD 108形成用於源極/汲極接觸件112的開口，並且通過第二ILD 108和閘極遮罩96形成用於閘極接觸件110的開口。可以使用可接受的微影和蝕刻技術以形成開口。在開口中形成襯層，例如擴散阻障層、黏著層等，以及導電材料。襯層可包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可以執行例如CMP的平坦化製程以從第二ILD 108的表面去除多餘的材料。剩餘的襯層和導電材料在開口中形成源極/汲極接觸件112和閘極接觸件110。可以執行退火製程以在磊晶源極/汲極區82與源極/汲極接觸件112之間的界面處形成矽化物。源極/汲極接觸件112物理及電性耦合到磊晶源極/汲極區82，並且閘極接觸件110物理及電性耦合到閘極106。源極/汲極接觸件112和閘極接觸件110可以以不同的製程形成，或者可以以相同的製程形成。儘管源極/汲極接觸件和閘極接觸件示出為形成為相同的截面，但是應當理解，源極/汲極接觸件112和閘極接觸件110可以各別形成為不同的截面，其可以避免接觸件的短路。
本揭露所描述的實施例可以提供益處。例如，本揭露描述的技術可以允許FinFET裝置的鄰近源極/汲極磊晶區合併得離基板更遠，其可以減小合併的源極/汲極磊晶區的總截面積。另外，可以形成合併磊晶源極/汲極區，其具有較少的刻面表面，相對於具有較大刻面或刻面受限的合併磊晶源極/汲極區，其減少截面積。以這種方式減小合併磊晶源極/汲極區的面積可以減少閘極堆疊與磊晶源極/汲極區之間的寄生電容（例如，Cgd），其可以提高裝置速度（例如，環形振盪器裝置中更快的開/關切換速度）、減少RC延遲效應或減少由於寄生電容而引起的其他性能問題。在一些實施例中，首先通過成長第一磊晶層以形成磊晶源極/汲極區，然後執行回蝕刻製程以增加合併高度，之後成長第二磊晶層。
根據本揭露的一些實施例，一種半導體裝置，包括：第一鰭片及第二鰭片，從基板延伸，第一鰭片包括第一凹口，第二鰭片包括第二凹口；隔離區，圍繞第一鰭片以及第二鰭片；閘極堆疊，位於第一鰭片及第二鰭片上；以及源極/汲極區，位於第一凹口以及第二凹口中，源極/汲極區鄰近閘極堆疊，其中源極/汲極區包括底表面，底表面從第一鰭片延伸至第二鰭片，其中在隔離區上方第一高度之下的底表面的第一部分具有第一斜率，且其中在第一高度上方的底表面的第二部分具有第二斜率，第二斜率大於第一斜率。
在一些實施例中，底表面的第一部分具有{111}晶面。
在一些實施例中，第二斜率介於54.7°與90°之間。
在一些實施例中，從源極/汲極區的頂表面到底表面的第一垂直距離小於從源極/汲極區的頂表面到第一凹口的底部的第二垂直距離的一半。
在一些實施例中，源極/汲極區的頂表面在第一鰭片上延伸，且第二鰭片為平坦的。
在一些實施例中，底表面的第二部份包括至少兩個不同晶面的刻面。
在一些實施例中，源極/汲極區更包括相對的側壁，其中在第一高度之下，側壁為{111}晶面的刻面。
在一些實施例中，從隔離區上方的第二高度延伸至源極/汲極區的頂表面的源極/汲極區的上側壁為{111}晶面的刻面，其中第二高度在第一高度之上。
在一些實施例中，在第一高度與第二高度之間，側壁包括具有第三斜率的表面，第三斜率大於第一斜率。
根據本揭露的一些實施例，一種半導體結構，包括：第一鰭片，位於半導體基板上；第二鰭片，位於半導體基板上，第二鰭片鄰近第一鰭片；隔離區，圍繞第一鰭片以及第二鰭片；閘極結構，沿著第一鰭片以及第二鰭片的側壁並且在第一鰭片以及第二鰭片的上表面上方；以及源極/汲極區，位於第一鰭片以及第二鰭片上，鄰近閘極結構，源極/汲極區包括在第一鰭片以及第二鰭片之間的底表面，其中底表面包括下表面以及上表面，其中下表面為第一晶面的刻面，第一晶面的刻面從底表面的底部延伸至第二晶面的刻面，第二晶面的刻面為隔離區上方的第一高度，其中上表面從第一高度延伸至底表面的最上部，其中上表面包括第一晶面以及第二晶面的刻面。
在一些實施例中，更包括氣隙，位於第一鰭片以及第二鰭片之間，氣隙係以底表面為界限。
在一些實施例中，底表面的最上部相較於隔離區，垂直地較接近源極/汲極區的頂表面。
在一些實施例中，上表面具有側壁斜率，其側壁斜率大於下表面的側壁斜率。
在一些實施例中，源極/汲極區包括與第二鰭片相對的第一鰭片的側壁表面，其中從源極/汲極區的底表面延伸的側壁表面的第一部分為第一晶面的刻面。
在一些實施例中，從源極/汲極區的頂表面延伸的側壁表面的第二部分為第一晶面的刻面。
在一些實施例中，在第一部分以及第二部分之間的側壁表面的第三部分包括第一晶面的刻面以及第二晶面的刻面。
根據本揭露的一些實施例，一種半導體裝置的方法，包括：形成鰭片，從半導體基板突出；形成隔離區，圍繞鰭片；形成閘極結構於鰭片上；以及形成磊晶源極/汲極區，鄰近閘極結構，並且在鰭片上延伸，形成磊晶源極/汲極區的步驟包括：執行第一沉積製程以在鰭片上沉積第一磊晶材料，其中在鄰近的鰭片上的第一磊晶材料的底表面在隔離區上方的第一高度處合併；對第一磊晶材料執行蝕刻製程，其中蝕刻製程蝕刻第一磊晶材料的底表面；以及在執行蝕刻製程之後，執行第二沉積製程以沉積第二磊晶材料於第一磊晶材料上，磊晶源極/汲極區包括第一磊晶材料以及第二磊晶材料，其中在執行第二沉積製程之後，在鄰近的鰭片之間的磊晶源極/汲極區的底表面在隔離區上方延伸第二高度，第二高度大於第一高度。
在一些實施例中，蝕刻製程以比蝕刻{111}表面更大的速率蝕刻{110}表面。
在一些實施例中，在執行第二沉積製程之後，從隔離區延伸至第三高度的磊晶源極/汲極區的表面為{111}刻面，其中第三高度小於第一高度。
在一些實施例中，蝕刻製程減小第一磊晶材料的橫向寬度。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
50:基板 52:鰭片 54:絕緣材料 56:隔離區(STI區) 58:通道區 60:虛設介電層 62:虛設閘極層 64:遮罩層 72:虛設閘極 74:遮罩 77:凹口 79:氣隙 80:閘極密封間隔物 81:磊晶區 82:源極/汲極區(磊晶區) 86:閘極間隔物 87:接觸蝕刻停止層 88:層間介電質 89:區域 90:凹口 92:閘極介電層 94:閘極 96:閘極遮罩 106:閘極 108:層間介電質 110:閘極接觸件 112:源極/汲極接觸件 151:區域 153:區域 50N:區域 50P:區域 83A:下方區域 83B:上方區域 83C:中間區域 85A:下方區域 85B:上方區域 85C:中間區域 94A:襯層 94B:功函數調整層 94C:填充材料 A0:傾斜角 A1:傾斜角 A-A:截面 B-B:截面 C-C:截面 HF:高度 HL:高度 HM0:高度 HM1:高度 HMP:高度 HSA:高度 HSB:高度 LP:點 M0:點 MP:點 MP1:點 MP2:點 MP3:點 MP4:點 P0:點 PF:節距 STP:斜率轉折點 WF:寬度
以下將配合所附圖示詳述本揭露之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小單元的尺寸，以清楚地表現出本揭露的特徵。 第1圖根據一些實施例，繪示示例的鰭式場效電晶體（FinFET）的三維視圖。 第2、3、4、5、6、7、8A、8B、9A、9B、10A、10B及10C圖係根據一些實施例，為FinFET裝置在製造中間階段的截面圖。 第11、12、13A及13B圖係根據一些實施例，為FinFET裝置的磊晶源極/汲極區在製造中間階段的截面圖。 第14A及14B圖係根據一些實施例，繪示FinFET裝置的磊晶源極/汲極區的傾斜角與側壁位置的關係圖，以及FinFET裝置的磊晶源極/汲極區的輪廓圖。 第15圖係根據一些實施例，繪示FinFET裝置的磊晶源極/汲極區的合併高度與鰭片節距的關係圖。 第16圖係根據一些實施例，為FinFET裝置的磊晶源極/汲極區在製造中間階段的截面圖。 第17A、17B、18A、18B、19A、19B、20A、20B、20C、21A、21B、22A及22B圖係根據一些實施例，為FinFET裝置在製造中間階段的截面圖。
50:基板
52:鰭片
56:隔離區(STI區)
82:源極/汲極區(磊晶區)
86:閘極間隔物
92:閘極介電層
94:閘極
A-A:截面
B-B:截面
C-C:截面

Claims (20)

  1. 一種半導體裝置，包括： 一第一鰭片及一第二鰭片，從一基板延伸，該第一鰭片包括一第一凹口，該第二鰭片包括一第二凹口； 一隔離區，圍繞該第一鰭片以及該第二鰭片； 一閘極堆疊，位於該第一鰭片及該第二鰭片上；以及 一源極/汲極區，位於該第一凹口以及該第二凹口中，該源極/汲極區鄰近該閘極堆疊，其中該源極/汲極區包括一底表面，該底表面從該第一鰭片延伸至該第二鰭片，其中在該隔離區上方一第一高度之下的該底表面的一第一部分具有一第一斜率，且其中在該第一高度上方的該底表面的一第二部分具有一第二斜率，該第二斜率大於該第一斜率。
  2. 如請求項1所述之半導體裝置，其中該底表面的該第一部分具有一{111}晶面。
  3. 如請求項1所述之半導體裝置，其中該第二斜率介於54.7°與90°之間。
  4. 如請求項1所述之半導體裝置，其中從該源極/汲極區的一頂表面到一底表面的一第一垂直距離小於從該源極/汲極區的該頂表面到該第一凹口的該底部的一第二垂直距離的一半。
  5. 如請求項1所述之半導體裝置，其中該源極/汲極區的一頂表面在該第一鰭片上延伸，且該第二鰭片為平坦的。
  6. 如請求項1所述之半導體裝置，其中該底表面的該第二部份包括至少兩個不同晶面的複數個刻面（facets）。
  7. 如請求項1所述之半導體裝置，其中該源極/汲極區更包括相對的多個側壁，其中在該第一高度之下，該些側壁為{111}晶面的多個刻面。
  8. 如請求項7所述之半導體裝置，其中從該隔離區上方的一第二高度延伸至該源極/汲極區的一頂表面的該源極/汲極區的多個上側壁為{111}晶面的多個刻面，其中該第二高度在該第一高度之上。
  9. 如請求項8所述之半導體裝置，其中在該第一高度與該第二高度之間，該些側壁包括具有一第三斜率的多個表面，該第三斜率大於該第一斜率。
  10. 一種半導體結構，包括： 一第一鰭片，位於一半導體基板上； 一第二鰭片，位於該半導體基板上，該第二鰭片鄰近該第一鰭片； 一隔離區，圍繞該第一鰭片以及該第二鰭片； 一閘極結構，沿著該第一鰭片以及該第二鰭片的側壁並且在該第一鰭片以及該第二鰭片的上表面上方；以及 一源極/汲極區，位於該第一鰭片以及該第二鰭片上，鄰近該閘極結構，該源極/汲極區包括在該第一鰭片以及該第二鰭片之間的一底表面，其中該底表面包括一下表面以及一上表面，其中該下表面為一第一晶面的一刻面，該第一晶面的該刻面從該底表面的底部延伸至一第二晶面的一刻面，該第二晶面的該刻面為該隔離區上方的一第一高度，其中該上表面從該第一高度延伸至該底表面的最上部，其中該上表面包括該第一晶面以及該第二晶面的多個刻面。
  11. 如請求項10所述之半導體結構，更包括一氣隙，位於該第一鰭片以及該第二鰭片之間，該氣隙係以該底表面為界限。
  12. 如請求項10所述之半導體結構，其中該底表面的最上部相較於該隔離區，垂直地較接近該源極/汲極區的一頂表面。
  13. 如請求項10所述之半導體結構，其中該上表面具有一側壁斜率，該側壁斜率大於該下表面的一側壁斜率。
  14. 如請求項10所述之半導體結構，其中該源極/汲極區包括與該第二鰭片相對的該第一鰭片的一側壁表面，其中從該源極/汲極區的一底表面延伸的該側壁表面的一第一部分為該第一晶面的一刻面。
  15. 如請求項14所述之半導體結構，其中從該源極/汲極區的一頂表面延伸的該側壁表面的一第二部分為該第一晶面的一刻面。
  16. 如請求項15所述之半導體結構，其中在該第一部分以及該第二部分之間的該側壁表面的一第三部分包括該第一晶面的多個刻面以及該第二晶面的多個刻面。
  17. 一種形成半導體裝置的方法，包括： 形成複數個鰭片，從一半導體基板突出； 形成一隔離區，圍繞該些鰭片； 形成一閘極結構於該些鰭片上；以及 形成一磊晶源極/汲極區，鄰近該閘極結構，並且在該些鰭片上延伸，形成該磊晶源極/汲極區的步驟包括： 執行一第一沉積製程以在該些鰭片上沉積一第一磊晶材料，其中在鄰近的該些鰭片上的該第一磊晶材料的多個底表面在該隔離區上方的一第一高度處合併； 對該第一磊晶材料執行一蝕刻製程，其中該蝕刻製程蝕刻該第一磊晶材料的多個底表面；以及 在執行該蝕刻製程之後，執行一第二沉積製程以沉積一第二磊晶材料於該第一磊晶材料上，該磊晶源極/汲極區包括該第一磊晶材料以及該第二磊晶材料，其中在執行該第二沉積製程之後，在鄰近的該些鰭片之間的該磊晶源極/汲極區的多個底表面在該隔離區上方延伸一第二高度，該第二高度大於該第一高度。
  18. 如請求項17所述之形成半導體裝置的方法，其中該蝕刻製程以比蝕刻{111}表面更大的速率蝕刻{110}表面。
  19. 如請求項17所述之形成半導體裝置的方法，其中在執行該第二沉積製程之後，從該隔離區延伸至一第三高度的該磊晶源極/汲極區的多個表面為多個{111}刻面，其中該第三高度小於該第一高度。
  20. 如請求項17所述之形成半導體裝置的方法，其中該蝕刻製程減小該第一磊晶材料的一橫向寬度。
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