CN112750826A - 半导体器件和方法 - Google Patents

半导体器件和方法 Download PDF

Info

Publication number
CN112750826A
CN112750826A CN202011177126.8A CN202011177126A CN112750826A CN 112750826 A CN112750826 A CN 112750826A CN 202011177126 A CN202011177126 A CN 202011177126A CN 112750826 A CN112750826 A CN 112750826A
Authority
CN
China
Prior art keywords
fin
region
source
epitaxial
height
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011177126.8A
Other languages
English (en)
Inventor
刘威民
舒丽丽
杨育佳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/991,149 external-priority patent/US11527650B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN112750826A publication Critical patent/CN112750826A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H01L21/0265—Pendeoepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本公开涉及半导体器件和方法。一种器件，包括：从衬底延伸的第一鳍和第二鳍，第一鳍包括第一凹槽，并且第二鳍包括第二凹槽；隔离区域，围绕第一鳍并围绕第二鳍；栅极堆叠，位于第一鳍和第二鳍之上；以及源极/漏极区域，位于第一凹槽和第二凹槽中，源极/漏极区域邻近栅极堆叠，其中，源极/漏极区域包括从第一鳍延伸到第二鳍的底表面，其中，底表面的位于隔离区域上方的第一高度以下的第一部分具有第一斜率，并且其中，底表面的位于第一高度以上的第二部分具有第二斜率，第二斜率大于第一斜率。

Description

半导体器件和方法
技术领域
本公开涉及半导体器件和方法。
背景技术
半导体器件被用于各种电子应用中，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。通常通过以下方式制造半导体器件：在半导体衬底之上依次沉积绝缘层或电介质层、导电层和半导体材料层，并使用光刻来图案化各种材料层以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来持续提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成到给定面积中。然而，随着最小特征尺寸的减小，出现了应当解决的其他问题。
发明内容
根据本公开的一个实施例，提供了一种半导体器件，包括：从衬底延伸的第一鳍和第二鳍，所述第一鳍包括第一凹槽，并且所述第二鳍包括第二凹槽；隔离区域，围绕所述第一鳍并围绕所述第二鳍；栅极堆叠，位于所述第一鳍和所述第二鳍之上；以及源极/漏极区域，位于所述第一凹槽和所述第二凹槽中，所述源极/漏极区域邻近所述栅极堆叠，其中，所述源极/漏极区域包括从所述第一鳍延伸到所述第二鳍的底表面，其中，所述底表面的位于所述隔离区域上方的第一高度以下的第一部分具有第一斜率，并且其中，所述底表面的位于所述第一高度以上的第二部分具有第二斜率，所述第二斜率大于所述第一斜率。
根据本公开的另一实施例，提供了一种半导体结构，包括：第一鳍，位于半导体衬底之上；第二鳍，位于所述半导体衬底之上，所述第二鳍与所述第一鳍相邻；隔离区域，围绕所述第一鳍和所述第二鳍；栅极结构，沿着所述第一鳍和所述第二鳍的侧壁并且位于所述第一鳍和所述第二鳍的上表面之上；以及源极/漏极区域，位于所述第一鳍和所述第二鳍上，邻近所述栅极结构，所述源极/漏极区域包括位于所述第一鳍和所述第二鳍之间的底表面，其中，所述底表面包括下表面和上表面，其中，所述下表面是第一晶面的小平面，所述第一晶面的小平面从所述底表面的底部延伸到处于所述隔离区域上方的第一高度的第二晶面的小平面，其中，所述上表面从所述第一高度延伸到所述底表面的最上部，其中，所述上表面包括所述第一晶面的小平面和所述第二晶面的小平面。
根据本公开的又一实施例，提供了一种用于形成半导体器件的方法，包括：形成从半导体衬底突出的多个鳍；形成围绕所述多个鳍的隔离区域；在所述多个鳍之上形成栅极结构；以及形成与所述栅极结构相邻并在所述多个鳍之上延伸的外延源极/漏极区域，包括：执行第一沉积工艺以在所述多个鳍上沉积第一外延材料，其中，所述第一外延材料的在相邻鳍上的底表面在所述隔离区域上方的第一高度处融合；对所述第一外延材料执行蚀刻工艺，其中，所述蚀刻工艺蚀刻所述第一外延材料的底表面；以及在执行所述蚀刻工艺之后，执行第二沉积工艺以在所述第一外延材料上沉积第二外延材料，所述外延源极/漏极区域包括所述第一外延材料和所述第二外延材料，其中，在执行所述第二沉积工艺之后，所述外延源极/漏极区域的在相邻鳍之间的底表面在所述隔离区域上方延伸第二高度，所述第二高度大于所述第一高度。
附图说明
当与附图一起阅读时，根据以下详细描述将最好地理解本公开的各个方面。要注意的是，根据行业标准惯例，不按比例绘制各种特征。事实上，为了论述的清楚，可以任意增大或减小各种特征的尺寸。
图1示出了根据一些实施例的三维视图中的FinFET器件的示例。
图2、图3、图4、图5、图6、图7、图8A、图8B、图9A、图9B、图10A、图10B和图10C是根据一些实施例的制造FinFET器件的中间阶段的截面视图。
图11、图12、图13A和图13B是根据一些实施例的制造FinFET器件的外延源极/漏极区域的中间阶段的截面视图。
图14A和图14B示出了根据一些实施例的FinFET器件的外延源极/漏极区域的倾斜角相比于侧壁位置的示图以及FinFET器件的外延源极/漏极区域的轮廓的示图。
图15示出了根据一些实施例的FinFET器件的外延源极/漏极区域的融合高度相比于鳍间距的示图。
图16是根据一些实施例的制造FinFET器件的外延源极/漏极区域的中间阶段的截面视图。
图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图20C、图21A、图21B、图22A和图22B是根据一些实施例的制造FinFET器件的中间阶段的截面视图。
具体实施方式
以下公开内容提供了用于实现本发明的不同特征的许多不同实施例或示例。下面描述了组件和布置的特定示例以简化本公开。当然，这些仅仅是示例，而并不是要进行限制。例如，在下面的描述中，在第二特征之上或在第二特征上形成第一特征可以包括第一特征和第二特征直接接触形成的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复附图标记和/或字母。这种重复是为了简单清晰的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用空间相对术语，例如“在...之下”、“在...下方”、“下”、“在...上方”、“上”等，以描述如图所示的一个元件或特征与另一元件(多个元件)或特征(多个特征)的关系。除了在图中描述的定向之外，空间相对术语还旨在涵盖器件在使用或操作中的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，并且本文使用的空间相对描述语可以同样地被相应地解释。
各种实施例提供了用于形成具有减小的体积和减小的横截面积的源极/漏极区域的过程。源极/漏极区域可以通过以下方式形成：在半导体鳍中形成的凹槽中外延生长第一外延层，执行回蚀刻工艺(etch back process)，并且然后在第一外延层之上外延生长第二外延层。使用本文所述的技术，可以形成相邻的源极/漏极区域，其在衬底上方的更高距离处融合，这减小了融合的源极/漏极区域的横截面积。根据本申请的实施例制造且包括源极/漏极区域的半导体器件可以经历减小的栅极至漏极电容(Cgd)、减小的RC延迟、更快的开/关切换以及提高的器件速度。
图1示出了根据一些实施例的三维视图中的FinFET的示例。FinFET包括衬底50(例如，半导体衬底)上的鳍52。隔离区域56设置在衬底50中，并且鳍52从相邻的隔离区域56上方并在相邻的隔离区域56之间突出。尽管隔离区域56被描述/图示为与衬底50分离，但如本文所使用的，术语“衬底”可以仅用于指代半导体衬底或包含隔离区域的半导体衬底。另外，尽管鳍52与衬底50一起被图示为单个、连续的材料，但是鳍52和/或衬底50可以包括单个材料或多个材料。在这种情况下，鳍52是指在相邻隔离区域56之间延伸的部分。
栅极电介质层92沿着侧壁并且位于鳍52的顶表面之上，并且栅极电极94位于栅极电介质层92之上。源极/漏极区域82相对于栅极电介质层92和栅极电极94设置在鳍52的相对侧。图1进一步示出了在后面的图中使用的参考截面。截面A-A沿着栅极电极94的纵轴并且在例如垂直于FinFET的源极/漏极区域82之间的电流流动方向的方向上。截面B-B垂直于截面A-A并且沿着鳍52的纵轴并且例如在FinFET的源极/漏极区域82之间的电流流动的方向上。截面C-C与截面A-A平行，并且延伸穿过FinFET的源极/漏极区域。为了清楚起见，后面的图参考了这些参考截面。
本文讨论的一些实施例在使用后栅极工艺形成的FinFET的背景下讨论。在其他实施例中，可以使用先栅极工艺。此外，一些实施例考虑了在诸如平面FET之类的平面器件中使用的方面。
图2至图13B和图16至图22B是根据一些实施例的制造FinFET的中间阶段的截面视图。图2、图3、图4、图5、图6、图7、图8A、图9A、图10A、图17A、图18A、图19A、图20A、图21A和图22A沿着图1所示的参考截面A-A进行图示，并且图8B、图9B、图10B、图17B、图18B、图19B、图20B、图20C、图21B和图22B沿着图1所示的类似截面B-B进行图示。图10C、图11、图12、图13A、图13B和图16沿着图1所示的参考截面C-C进行图示。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如块状半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，使用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是形成在绝缘体层上的半导体材料层。绝缘体层可以是，例如，埋置氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，通常为硅或玻璃衬底。还可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包含硅锗、磷化镓砷、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟的合金半导体；或它们的组合。
衬底50具有区域50N和区域50P。区域50N可以用于形成n型器件，例如NMOS晶体管，例如n型FinFET。区域50P可以用于形成p型器件，例如PMOS晶体管，例如p型FinFET。区域50N可以与区域50P物理分离(如分隔物(divider)51所示)，并且可以在区域50N和区域50P之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。
在图3中，在衬底50中形成鳍52。鳍52是半导体条。在一些实施例中，可以通过蚀刻衬底50中的沟槽而在衬底50中形成鳍52。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。在一些实施例中，可以形成具有约5nm和约30nm之间的宽度WF的鳍52。在一些实施例中，可以形成具有约10nm和约40nm之间的间距PF的鳍52。
可以通过任何合适的方法来图案化鳍52。例如，可以使用一种或多种光刻工艺(包括双图案化或多图案化工艺)来对鳍52进行图案化。一般而言，双图案化或多图案化工艺结合光刻和自对准工艺，允许图案被创建为具有例如比使用单一直接光刻工艺可获得的间距更小的间距。例如，在一个实施例中，牺牲层在衬底之上形成并且使用光刻工艺来图案化。使用自对准工艺沿着图案化牺牲层来形成间隔体。然后去除牺牲层，并且然后可以使用剩余的间隔体来对鳍进行图案化。在一些实施例中，掩模(或其他层)可以保持在鳍52上。
在图4中，绝缘材料54形成在衬底50之上以及相邻鳍52之间。绝缘材料54可以为氧化物(例如，氧化硅)、氮化物等或其组合，并且可以通过以下方式形成：高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中基于CVD的材料沉积以及使其转化为另一种材料(例如，氧化物)的后固化)等或其组合。可以使用由任何可接受工艺形成的其他绝缘材料。在所示实施例中，绝缘材料54是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在实施例中，绝缘材料54被形成为使得多余的绝缘材料54覆盖鳍52。尽管绝缘材料54被示出为单层，但一些实施例可以利用多层。例如，在一些实施例中，内衬(liner)(未示出)可以首先沿着衬底50和鳍52的表面形成。此后，可以在内衬之上形成如上文所述的填充材料。
在图5中，将去除工艺应用于绝缘材料54以去除鳍52之上的多余绝缘材料54。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀刻工艺、其组合等之类的平坦化工艺。平坦化工艺暴露鳍52，使得在平坦化工艺完成之后鳍52和绝缘材料54的顶表面是齐平的。在掩模保持在鳍52上的实施例中，平坦化工艺可以暴露掩模或去除掩模，使得在平坦化工艺完成之后掩模或鳍52和绝缘材料54的顶表面分别齐平。
在图6中，绝缘材料54被凹陷以形成浅沟槽隔离(STI)区域56。绝缘材料54被凹陷，使得区域50N和区域50P中的鳍52的上部从相邻的STI区域56之间突出。此外，STI区域56的顶表面可以具有如图所示的平坦表面、凸面、凹面(例如碟形)或其组合。STI区域56的顶表面可以通过适当的蚀刻形成为平坦的、凸的和/或凹的。STI区域56可以使用可接受的蚀刻工艺(例如，对绝缘材料54的材料具有选择性的蚀刻工艺(例如，以比鳍52的材料更快的速率蚀刻绝缘材料54的材料))来凹陷。例如，可以使用氧化物去除，该氧化物去除使用例如稀氢氟(dHF)酸。
关于图2至图6所描述的工艺只是可以如何形成鳍52的一个示例。在一些实施例中，可以通过外延生长工艺来形成鳍。例如，可以在衬底50的顶表面之上形成电介质层，并且可以将沟槽蚀刻穿过电介质层以暴露底层衬底50。同质外延结构可以在沟槽中外延生长，并且电介质层可以被凹陷使得同质外延结构从电介质层突出以形成鳍。另外，在一些实施例中，异质外延结构可以用于鳍52。例如，图5中的鳍52可以被凹陷，并且与鳍52不同的材料可以在凹陷的鳍52之上外延生长。在这样的实施例中，鳍52包括凹陷材料以及设置在凹陷材料之上的外延生长材料。在更进一步的实施例中，可以在衬底50的顶表面之上形成电介质层，并且可以将沟槽蚀刻穿过电介质层。然后，可以使用不同于衬底50的材料而在沟槽中外延生长异质外延结构，并且电介质层可以被凹陷使得异质外延结构从电介质层突出以形成鳍52。在其中同质外延或异质外延结构被外延生长的一些实施例中，外延生长的材料可以在生长期间被原位掺杂，这可以避免先前和随后的注入，尽管原位掺杂和注入掺杂可以一起使用。
更进一步地，在区域50N(例如，NMOS区域)中外延生长不同于区域50P(例如，PMOS区域)中的材料的材料可能是有利的。在各种实施例中，鳍52的上部可以由硅锗(SixGe1-x，其中x可以在0至1的范围内)、碳化硅、纯锗或基本纯锗、III-V化合物半导体、II-VI化合物半导体等形成。例如，用于形成III-V化合物半导体的可用材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓等。
此外，在图6中，适当的阱(未示出)可以形成在鳍52和/或衬底50中。在一些实施例中，可以在区域50N中形成P阱，并且可以在区域50P中形成N阱。在一些实施例中，在区域50N和区域50P两者中形成P阱或N阱。
在具有不同阱类型的实施例中，区域50N和区域50P的不同注入步骤可以使用光致抗蚀剂或其他掩模(未示出)来实现。例如，光致抗蚀剂可以形成在区域50N中的鳍52和STI区域56之上。光致抗蚀剂被图案化以暴露衬底50的区域50P，例如PMOS区域。光致抗蚀剂可以通过使用旋涂技术形成，并且可以使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，在区域50P中执行n型杂质注入，并且光致抗蚀剂可以充当掩模来基本上防止n型杂质被注入到区域50N，例如NMOS区域。n型杂质可以是注入到区域中的浓度等于或小于1018cm-3(例如，在约1016cm-3和约1018cm-3之间)的磷、砷、锑等。在注入之后，例如通过可接受的灰化工艺来去除光致抗蚀剂。
在区域50P的注入之后，在区域50P中的鳍52和STI区域56之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露衬底50的区域50N，例如NMOS区域。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，可以在区域50N中执行p型杂质注入，并且光致抗蚀剂可以充当掩模来基本上防止p型杂质被注入到区域50P，例如PMOS区域。p型杂质可以是注入到区域中的浓度等于或小于1018cm-3(例如，在约1016cm-3和约1018cm-3之间)的硼、氟化硼、铟等。在注入之后，可以例如通过可接受的灰化工艺来去除光致抗蚀剂。
在区域50N和区域50P的注入之后，可以执行退火以修复注入损伤并激活注入的p型和/或n型杂质。在一些实施例中，可以在生长期间对所生长的外延鳍材料进行原位掺杂，这可以避免注入，尽管原位掺杂和注入掺杂可以一起使用。
在图7中，在鳍52上形成虚设电介质层60。虚设电介质层60可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术来沉积或热生长。在虚设电介质层60之上形成虚设栅极层62，并且在虚设栅极层62之上形成掩模层64。虚设栅极层62可以沉积在虚设电介质层60之上，并且然后例如通过CMP被平坦化。掩模层64可以沉积在虚设栅极层62之上。虚设栅极层62可以是导电或非导电材料，并且可以选自包括以下各项的组：非晶硅、多晶硅(多晶硅)、多晶硅锗(多晶SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。虚设栅极层62可以通过物理气相沉积(PVD)、CVD、溅射沉积或本领域已知并用于沉积所选材料的其他技术来沉积。虚设栅极层62可以由具有从隔离区域的蚀刻具有高蚀刻选择性的其他材料制成。掩模层64可以包括例如氮化硅、氮氧化硅等。在该示例中，在区域50N和区域50P上形成单个虚设栅极层62和单个掩模层64。要注意的是，仅出于说明目的，示出了虚设电介质层60仅覆盖鳍52。在一些实施例中，可以沉积虚设电介质层60，使得虚设电介质层60覆盖STI区域56，在虚设栅极层62和STI区域56之间延伸。
图8A至图13B和图16至图22B示出了制造实施例器件的各种附加步骤。这些图示出了区域50N和区域50P中的任一个中的特征。例如，这些图中所示的结构可以适用于区域50N和区域50P两者。区域50N和区域50P的结构的差异(如果存在的话)在附随每个图的文本中描述。
在图8A和图8B中，掩模层64(参见图7)可以使用可接受的光刻和蚀刻技术来图案化以形成掩模74。然后，掩模74的图案可以被转移到虚设栅极层62。在一些实施例(未示出)中，掩模74的图案还可以通过可接受的蚀刻技术转移到虚设电介质层60以形成虚设栅极72。虚设栅极72覆盖鳍52的相应沟道区域58。掩模74的图案可以用于将每个虚设栅极72与相邻的虚设栅极物理分离。虚设栅极72还可以具有基本上垂直于相应外延鳍52的纵向方向的纵向方向。
此外，在图8A和图8B中，栅极密封间隔体80可以形成在虚设栅极72、掩模74和/或鳍52的暴露表面上。热氧化或沉积然后进行各向异性蚀刻可以形成栅极密封间隔体80。栅极密封间隔体80可以由氧化硅、氮化硅、氮氧化硅等形成。
在形成栅极密封间隔体80之后，可以执行用于轻掺杂源极/漏极(LDD)区域(未明确示出)的注入。在具有不同器件类型的实施例中，类似于上面在图6中讨论的注入物，可以在暴露区域50P的同时，在区域50N之上形成诸如光致抗蚀剂之类的掩模，并且可以将适当类型(例如，p型)杂质注入到区域50P中的暴露鳍52中。然后可以去除掩模。随后，可以在暴露区域50N的同时，在区域50P之上形成诸如光致抗蚀剂之类的掩模，并且可以将适当类型(例如，n型)杂质注入到区域50N中的暴露鳍52中。然后可以去除掩模。n型杂质可以是先前讨论的n型杂质中的任何一种，并且p型杂质可以是先前讨论的p型杂质中的任何一种。轻掺杂源极/漏极区域可以具有从约1015cm-3至约1019cm-3的杂质浓度。退火可以用于修复注入损伤并激活注入的杂质。
在图9A和图9B中，栅极间隔体86沿着虚设栅极72和掩模74的侧壁形成在栅极密封间隔体80上。栅极间隔体86可以通过共形沉积绝缘材料并随后对绝缘材料进行各向异性蚀刻而形成。栅极间隔体86的绝缘材料可以是氧化硅、氮化硅、氮氧化硅、氮碳化硅、它们的组合等。栅极间隔体86、栅极密封间隔体80、虚设栅极72和掩模74在本文中可以统称为“虚设栅极结构”。
要注意的是，上述公开一般地描述了形成间隔体和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以使用较少或额外的间隔体，可以使用不同的步骤顺序(例如，在形成栅极间隔体86之前，可能不会对栅极密封间隔体80进行蚀刻，从而产生“L形”的栅极密封间隔体)，可以形成并去除间隔体等等。此外，可以使用不同的结构和步骤来形成n型和p型器件。例如，n型器件的LDD区域可以在形成栅极密封间隔体80之前形成，而p型器件的LDD区域可以在形成栅极密封间隔体80之后形成。
图10A至图13B示出了根据一些实施例的在鳍52中形成外延源极/漏极区域82的各种步骤。图10C、图11、图12和图13A-B沿着图1所示的参考截面C-C进行图示。为清楚起见，图10C至图13B中所示特征的某些尺寸或比例可以与其他图中所示的不同。区域50N(例如，NMOS区域)中的外延源极/漏极区域82可以通过对区域50P(例如，PMOS区域)进行掩蔽和在区域50N中进行蚀刻以在鳍52中形成凹槽77来形成。然后，在凹槽77中外延生长区域50N中的外延源极/漏极区域82。区域50P(例如，PMOS区域)中的外延源极/漏极区域82可以通过对区域50N(例如，NMOS区域)进行掩蔽和在区域50P中进行蚀刻以在鳍52中形成凹槽77来形成。然后，在凹槽77中外延生长区域50P中的外延源极/漏极区域82。外延源极/漏极区域82可以使用多个沉积和蚀刻工艺形成，下文将更详细地描述。
图10A、图10B和图10C示出了对鳍52的源极/漏极区域进行蚀刻以形成凹槽77。凹槽77可以通过使用任何可接受的蚀刻工艺(例如，干法蚀刻工艺(例如，RIE、NBE等))或湿法蚀刻工艺(例如，四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等)或其组合)进行蚀刻而形成。蚀刻工艺可以是各向异性的。在一些实施例中，栅极间隔体86和/或栅极密封间隔体80的材料保持在相邻鳍52之间的STI区域56上(图中未示出)。在一些实施例中，凹槽77延伸到STI区域56的顶表面下方的鳍52中。在其他实施例中，在形成凹槽77之后，鳍52的一部分从STI区域56突出。相邻鳍52之间的STI区域56可以是如图所示齐平的，或者可以具有凸面或凹面。在图10C至图13B中，示出了虚设栅极结构之下的鳍52的沟道区域58的位置(例如，未蚀刻以形成凹槽77的沟道区域58)以供参考。
转到图11，根据一些实施例，执行第一沉积工艺以在凹槽77中形成外延区域81。外延区域81可以使用诸如CVD、金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择性外延生长(SEG)等或其组合之类的适当工艺进行外延生长。例如，第一沉积工艺可以包括在约5Torr至约300Torr的压力下或在约500℃至约800℃的温度下执行的工艺。在一些实施例中，第一沉积工艺可以包括气体和/或前体，例如SiH4、DCS、Si2H6、GeH4、PH3、AsH3、B2H6、HCl等或其组合。气体和/或前体可以以在约10sccm和约2000sccm之间的速率流入处理室。第一沉积工艺可以在约50秒和约3000秒之间的时间段内执行。可以使用其他沉积工艺或工艺参数。
外延区域81可以包括任何可接受的材料，例如适合于n型FinFET或p型FinFET。例如，如果鳍52是硅，则区域50N中的外延区域81可以包括在沟道区域58中施加拉伸应变的材料，例如硅、碳化硅、磷掺杂的碳化硅、磷化硅等。如果鳍52是硅，则区域50P中的外延区域81可以包括在沟道区域58中施加压缩应变的材料，例如硅锗、硼掺杂的硅锗、锗、锗锡等。外延区域81可以具有从鳍52的相应表面凸起的表面并且可以具有小平面(facet)。
如图11所示，形成在相邻鳍52中的外延材料可以融合以形成连续外延区域81。气隙79可以形成在(在相邻鳍52上形成的)外延材料之间和之下。在外延区域81被融合的一些实施例中，气隙79可以在STI区域56上方具有“融合高度”HM1，其在约5nm和约50nm之间。在第一沉积工艺期间，外延材料的表面可以具有各种晶体取向的小平面。例如，靠近沟道区域58顶部的表面和靠近沟道区域58底部的表面可以具有{111}小平面。其他表面可以具有其他小平面，例如{110}小平面，或者可以具有小平面的组合，例如{111}小平面和{110}小平面的组合，或者其他小平面。在一些实施例中，沉积工艺期间较大的HCl流速可以导致具有{100}小平面的表面、具有{100}小平面的表面和/或具有{111}小平面的表面具有更相似的生长速率。因此，在沉积工艺期间增加HCl的流速可以促进具有{100}小平面、{110}小平面和/或{111}小平面的组合的表面的生长。
在一些情况下，在第一沉积工艺期间，外延区域81从每个鳍52横向生长，其中生长边界基本上由{111}小平面的形成确定。换句话说，外延区域81的形状基本上由{111}小平面确定，并且外延区域81的最大尺寸(例如，体积或横截面积)基本上由{111}小平面确定。作为说明性示例，图11中用标记为“{111}”的虚线轮廓表示基本上确定外延区域81的生长边界的{111}小平面。由于小平面的生长，外延区域81的形状和大小基本上限制在该虚线轮廓内。因此，外延区域81的生长可以是“小平面限制的”。
在第一沉积工艺期间，外延材料最初可以形成靠近沟道区域58的底部的下{111}小平面和靠近沟道区域58的顶部的上{111}小平面。随着第一沉积工艺的继续，外延材料沿着这些上和下{111}小平面生长，其中横向生长速度大大降低超过上和下{111}小平面相交的地方。以这种方式，外延材料的最大横向生长可以由上和下{111}小平面近似限定。在图11中，{111}小平面近似限定外延区域81的横向生长边界的点被表示为点“LP”。LP点可以在STI区域56上方具有在约20nm和约50nm之间的高度HL，这可以取决于凹槽77的深度或鳍52的暴露部分的高度。在一些情况下，在外延区域81的生长达到由{111}小平面限定的LP点之后，外延区域81的生长速率可能会大大降低。在一些情况下，高度HL可以约为凹槽77高度的一半，或可以约为外延区域82的高度HF的一半(参见图13B)。外延材料的最大横向宽度可以由相对的LP点之间的距离近似地确定，在一些实施例中，相对的LP点之间的距离可以在约40nm和约100nm之间。在相邻鳍52足够接近(例如，具有足够小的间距PF)，使得在相邻鳍52上生长的外延材料具有重叠的{111}小平面的情况下，外延材料可以一起融合为连续外延区域81。作为{111}小平面的外延材料的底表面(undersurface)在STI区域上方的高度HM0处融合，该区域由{111}小平面的相交近似限定，并且可能取决于间距PF。在一些实施例中，高度HM0可以在约10nm和约60nm之间。
在一些实施例中，第一沉积工艺在外延区域81的横向生长到达点LP之前停止。以这种方式，外延区域81可以形成有具有带不同晶体取向的表面的区域。例如，如图11所示，靠近沟道区域58底部的下部区域83A和靠近沟道区域58顶部的上部区域83B可以具有包含{111}小平面的表面。在图11中，这还通过下部区域83A和上部区域83B示出，下部区域83A和上部区域83B具有沿着指示生长限制{111}小平面的虚线轮廓“{111}”的表面。下部区域83A和上部区域83B之间的表面，例如图11中所示的中间区域83C的表面，可以具有诸如{110}小平面之类的其他小平面，或者可以具有诸如{111}小平面和{110}小平面的组合之类的小平面的组合，或者其他小平面。如图11所示，每个鳍52上的外延材料可以是分开的或者可以融合为连续的外延区域81。另外，通过以这种方式停止第一沉积工艺，可以形成具有较小横截面积的外延区域81，其可以减少FinFET器件的寄生电容(例如，Cgd)，下文将更详细地描述。在一些实施例中，第一沉积工艺在沿着外延材料的底表面生长的小平面融合之前停止(例如，在高度HM0处)。在这些实施例中，外延材料可以在大于高度HM0的高度HM1处融合。
在图12中，根据一些实施例，在外延区域81上执行回蚀刻工艺。回蚀刻工艺可以包括例如各向异性干法蚀刻工艺。回蚀刻工艺可以包括多种气体和/或前体，例如HCl、GeH4、SiH4等或其组合。工艺气体可以以约20sccm至约3000sccm的速率流入处理室。回蚀刻工艺可以包括在从约600℃至约800℃的范围内的工艺温度，并且可以包括在从约3Torr至约300Torr的范围内的工艺压力。可以在约1秒至约300秒(例如，约50秒)之间的时间段内执行回蚀刻工艺。
在一些实施例中，控制回蚀刻工艺的特性，使得具有{110}小平面的表面以比具有{111}小平面的表面更高的速率被蚀刻。例如，回蚀刻工艺可以包括气体和/或前体，例如HCl、Cl2、H2、N2等或其组合。回蚀刻工艺可以包括在5Torr与约300Torr之间的工艺压力，或在约600℃与约800℃之间的工艺温度。在一些实施例中，{111}小平面的蚀刻速率与{110}小平面的蚀刻速率之比可以通过控制回蚀刻工艺的工艺温度来控制。在一些情况下，{111}小平面和{110}小平面对回蚀刻工艺的蚀刻反应可能具有不同的活化能量，并且控制工艺温度可以由于活化能量的差异而提高或降低蚀刻速率比。在一些实施例中，回蚀刻工艺以至少比{111}小平面大约4倍的速率来蚀刻{110}小平面。因此，相比于回蚀刻工艺蚀刻下部区域83A或上部区域83B，回蚀刻工艺可以更多地蚀刻中间区域83C，并且从而可以更多地在横向方向上蚀刻。以这种方式，中间区域83C在回蚀刻工艺之后可以具有更平坦(例如，不太圆或更垂直)的轮廓。在一些情况下，在回蚀刻工艺之后，下部区域83A和上部区域83B具有基本上{111}小平面的表面，并且中间区域83C具有包含{111}和{110}小平面的表面。在一些情况下，相比于上部区域83B，下部区域83A被蚀刻得更少，如图12所示。
在一些实施例中，鳍52上的外延材料通过回蚀刻工艺变得不被融合。在其他实施例中，如图12所示，在回蚀刻工艺之后，外延材料保持融合为外延区域81。在一些实施例中，由于回蚀刻工艺，气隙79的融合高度HM1可以增加。例如，在回蚀刻工艺之后，气隙79在STI区域56上方的融合高度HM2可以在约10nm至约60nm之间，该融合高度HM2可以高于回蚀刻工艺之前的气隙79的高度HM1。以这种方式，回蚀刻工艺可以减小外延区域81的总横截面积，其可以包括增加外延区域81的融合外延材料的融合高度。在一些情况下，具有小的或不完整的融合区域的外延材料可以允许气相蚀刻剂更容易地到达外延区域81的底侧(例如，邻近气隙79)，并且允许对外延区域81的底侧的蚀刻增加。另外，由于无偏(unbiased)气相蚀刻剂能够更容易地到达外延区域81的底侧，因此如前面所述的各向异性回蚀刻工艺的使用可以允许对外延区域81的底侧的蚀刻增加。
在图13A和图13B中，根据一些实施例，执行第二沉积工艺以在外延区域81上沉积外延材料以形成外延区域82。图13A和图13B示出了相同的截面视图，为了清晰起见，其中每个图上都单独地标记了特征。外延区域82的外延材料可以使用诸如CVD、MOCVD、MBE、LPE、VPE、SEG等或其组合之类的适当工艺进行外延生长。沉积在外延区域81上的外延材料可以包括与上述在第一沉积工艺期间沉积的材料类似的材料。例如，第二沉积工艺可以包括在约5Torr至约300Torr的压力下或在约500℃至约800℃的工艺温度下执行的工艺。在一些实施例中，第二沉积工艺可以包括气体和/或前体，例如SiH4、DCS、Si2H6、GeH4、PH3、AsH3、B2H6、HCl等或其组合。气体和/或前体可以以在约10sccm至约2000sccm之间的速率流入处理室。第二沉积工艺可以在约50秒至约3000秒之间的时间段内执行。可以使用其他沉积工艺或工艺参数。通过第二沉积工艺沉积的外延材料可以类似于通过第一沉积工艺沉积的外延材料，或者可以不同，例如具有不同的半导体成分或具有不同的掺杂。外延区域82可以具有从鳍52的相应表面凸起的表面并且可以具有小平面。
如图13A-B所示，外延材料沉积在外延区域81之上以及鳍52之间，使得外延区域82是连续区域。在一些情况下，鳍52之间的外延材料的生长速率可以大于其他表面上的外延材料的生长速率，尤其是在外延材料被融合的情况下。外延区域82可以具有基本上平坦的顶表面，或者顶表面可以是凹的、凸的或“波浪形的”。在一些实施例中，通过第二沉积工艺沉积的外延材料可以具有各种晶体取向的小平面。例如，外延区域82的下部区域85A可以具有基本上具有{111}小平面的表面。在一些实施例中，下部区域85A可以延伸在约5nm至约60nm之间的高度HSA。在一些实施例中，外延区域82的上部区域85B可以具有基本上具有{111}小平面的表面。在一些实施例中，上部区域85B可以延伸在约0nm至约30nm之间的高度HSB。在一些情况下，具有小的或不完整的融合区域的外延区域81可以允许前体更容易地到达外延区域81的底侧(例如，邻近气隙79)，并且因此可以允许一些外延材料沉积在外延区域81的底侧上。在一些情况下，一些外延材料可以沉积在下部区域85A的底部附近。
在一些实施例中，位于下部区域85A和上部区域85B之间的外延区域82的中间区域85C具有包含{110}小平面的表面。中间区域85C还可以包括{110}小平面和{111}小平面的组合，或者其他小平面。下部区域85A的表面在下部区域85A和中间区域85C之间的边界处偏离{111}小平面，其例如可以处于或接近高度HSA。图13A示出了下部区域85A和中间区域85C之间的示例边界点，即“斜率转折点”STP。在一些实施例中，中间区域85C可以具有比下部区域85A的侧壁斜率和/或上部区域85B的侧壁斜率更大的侧壁斜率。可以通过控制第一沉积工艺、回蚀刻工艺和/或第二沉积工艺的参数来控制STP在外延区域82上的位置(例如，高度HSA)。在一些实施例中，下部区域85A中的{111}小平面的长度可以取决于通过第一沉积工艺沉积的{111}小平面材料的量和/或通过第二沉积工艺沉积的{111}小平面材料的量。例如，在较长持续时间内执行第一沉积工艺和/或第二沉积工艺可以在下部区域85A中生长更多{111}小平面材料，从而增加STP的高度HSA。作为另一示例，在较长持续时间内执行回蚀刻工艺可以蚀刻下部区域83A的更多材料(参见图12)，并且因此可以降低STP的高度HSA。
在一些情况下，一旦外延区域82显著地融合，则在外延区域82的底侧上的外延材料的生长速率可以大大降低。以这种方式，STP的位置可以通过外延区域82的融合来近似地确定。在一些情况下，如果{111}小平面的生长速率低于{110}小平面的生长速率，则外延材料81生长时的边界主要由具有{111}小平面的表面确定。在这种情况下，{111}小平面的相对较慢的增长速率可以导致STP的位置更靠近融合点MP(下面将更详细地描述)，并且HSA因此相对较高。在一些情况下，具有更接近{110}小平面的生长速率的{111}小平面的生长速率可能导致STP的位置远离融合点MP，并且HSA因此相对较低。以这种方式，STP的位置和HSA的高度可以通过控制{111}小平面和{110}小平面的相对生长速率(例如，生长速率之比)来控制。这些是示例，可以通过控制不同的参数或不同的参数组合来控制STP的位置或高度HSA。
本文所述的技术可以减小外延区域82的总横截面积。通过减小外延区域82的总横截面积，可以减小FinFET器件的栅极到漏极电容(Cgd)，这可以改善FinFET器件的性能。例如，可以减小FinFET器件的RC延迟，并且可以提高FinFET器件的响应速度。在一些实施例中，外延区域82的横截面积可以减小到由标记为“{111}”的虚线轮廓所示的最大小平面限制的横截面积的约5％到约60％之间。在一些实施例中，最大小平面限制的横截面积可以在约1000nm2和约6000nm2之间，并且外延区域82的横截面积可以在约500nm2和约5000nm2之间。外延区域82的其他横截面积是可能的。
在一些实施例中，通过控制第一沉积工艺、回蚀刻工艺和第二沉积工艺，可以通过减小外延区域82的横向宽度来减小外延区域82的横截面积。例如，外延区域82的横向宽度可以减小至最大小平面限制的横向宽度(例如，在相对的LP点之间)的约5％至约70％之间。在一些实施例中，外延区域82的横向宽度可以在约40nm和约80nm之间，但是可以实现其他横向宽度。另外，可以通过增加气隙79的高度来减小外延区域82的横截面积。例如，在第二沉积工艺之后，气隙79可以在STI区域56上方具有在约15nm和约60nm之间的融合高度HMP。通过增加高度HMP，外延区域82的横截面积减小，并且电容Cgd可以相应地减小。在一些情况下，气隙79的高度可以在竖直方向上更靠近外延区域82的顶表面而不是STI区域56。在一些实施例中，第二沉积工艺将外延材料沉积在外延区域81的底侧的部分上，使得高度HMP小于高度HM2(参见图12)。在其他实施例中，第二沉积工艺不在外延区域81的底侧的部分上沉积外延材料，使得高度HMP与高度HM2大致相同(参见图12)。在一些实施例中，高度HMP可以大于高度HM1(参见图11)。在一些实施例中，融合高度HMP可以大于小平面限制的融合高度HM0。例如，高度HMP可以大于高度HM0约3nm至约15nm。在一些实施例中，高度HMP可以大于高度HL，但是在其他实施例中，高度HMP可以大约等于或小于高度HL。其他尺寸、高度或相对高度也是可能的。
转到图13B，气隙79的侧壁上的点被标记以供参考。点P0指示外延区域82的底部点，点STP指示如前所述的“斜率转折点”，并且点MP指示气隙79的顶部处的“融合点”。另外，点M0指示小平面限制的横截面积的“融合点”(由标记为“{111}”的虚线轮廓所示)。如图13B所示，M0和MP横向位于相邻鳍52之间的大约中间位置。在一些实施例中，从外延区域82的顶表面到MP的第一竖直距离小于从外延区域82的顶表面到STI区域56的第二竖直距离的一半。
由于下部区域85A和中间区域85C之间的小平面不同，所以外延区域82的侧壁斜率在“斜率转折点”STP处或附近发生变化。作为说明性示例，图14A针对图13B所示的点P0、STP、MP和M0示出了倾斜角与侧壁位置的关系的图示。下部区域85A中从P0到STP的外延区域82的侧壁具有约54.7°的倾斜角A0，对应于{111}小平面的晶面。中间区域85C中从STP到MP，侧壁具有倾斜角A1，其可以是在约54.7°到约90°之间的角，例如约78°。从STP到MP的侧壁可以具有多于一个的倾斜角或可以具有变化的倾斜角，并且STP附近的倾斜角之间的转变可以是突变的或渐变的。图14B示出了外延区域82的轮廓的图示，对应于从图13B所示P0到1/2PF处融合的截面图的一部分。从P0到STP的外延区域82的轮廓对应于{111}小平面的晶面。如果P0和1/2PF之间的轮廓也沿着{111}平面，则该轮廓将遵循从STP到M0的直线，并且具有约54.7°的对应倾斜角。但是，由于STP附近斜率的变化，该轮廓在STP和融合点MP之间的斜率更大。图14B示出了STP处的突变轮廓斜率变化，但轮廓变化可以是渐变的或弯曲的。作为说明性示例，图14B中示出了四个可能的融合点MP1、MP2、MP3和MP4，每一个融合点从STP具有越来越大的轮廓斜率。本文描述的技术允许STP和融合点(例如，MP1、MP2、MP3或MP4)之间的轮廓斜率大于与{111}小平面相对应的斜率，并且因此可以形成更高的融合点。例如，从STP到MP3的轮廓斜率大于从STP到MP1的轮廓斜率，并且因此融合点MP3高于融合点MP1，并且两者都高于融合点M0。以这种方式，可以控制外延区域的形状和斜率以增加该外延区域的融合高度。如图13B和图14A-B所示，中间区域85C比下部区域85A具有更大的倾斜角，并且因此MP高于M0。
通过控制第一沉积工艺、第二沉积工艺和回蚀刻工艺的参数来控制倾斜角A1和斜率转折点STP的侧壁位置，可以控制融合点MP的高度HMP。例如，如前所述，可以控制第一沉积工艺和/或第二沉积工艺以减少上部区域和下部区域中小平面的形成，或者可以通过以大于{111}小平面的速率蚀刻{110}小平面来控制回蚀刻工艺以增加倾斜角A1。其他示例是可能的。另外，如前所述，控制外延材料沉积期间的温度可以控制{111}小平面和{110}小平面的相对生长速率，这可以控制STP的位置、MP的位置或确定倾斜角A1的小平面比例。MP的位置也可以通过控制STP的位置、控制倾斜角A1或选择特定的鳍间距PF来确定。作为说明性示例，图15示出了给定鳍间距PF的外延区域82的可能融合高度HMP的范围。对于小平面限制的生长，融合高度HMP被限制在区域151内的高度，其中融合高度HMP等于高度HM0，并且最大融合高度HMP为高度HL。使用本文所述的技术，可以控制外延区域82的形成以在区域153内具有任何融合高度HMP，其包括区域151内的高度。如图所示，本文所述的技术允许用于外延区域82的更大的设计灵活性，包括减小横截面积。
在一些实施例中，外延区域82可以由生长在多于两个鳍52中的融合外延材料形成。图16中示出了示例多鳍实施例，但是可以在比所示更多或更少的鳍52之上形成外延区域82。本文所述的技术可以用于减小本实施例和其他多鳍实施例中的外延区域82的横截面积。应当注意的是，可以使用控制斜率转折点STP和/或增加融合高度HMP以减小外延区域82的横截面积的其他技术，包括但不限于执行附加的沉积工艺或回蚀刻工艺。
在一些实施例中，如图13A-B所示，可以调整用于形成栅极间隔体86的间隔体蚀刻以去除间隔体材料从而允许外延生长的材料延伸到STI区域56的表面。在其他实施例中，栅极间隔体86被形成为覆盖鳍52的侧壁的在STI区域56上方延伸的一部分，从而阻止这些部分上的外延生长。外延源极/漏极区域82和/或鳍52可以注入有掺杂剂以形成源极/漏极区域，这类似于先前讨论的用于形成轻掺杂源极/漏极区域，然后进行退火的工艺。源极/漏极区域可以具有在约1019cm-3和约1021cm-3之间的杂质浓度。源极/漏极区域的n型和/或p型杂质可以是前面讨论过的任何杂质。在一些实施例中，可以在生长期间原位掺杂外延源极/漏极区域82。
图17A和图17B中，第一层间电介质(ILD)88沉积在结构之上。第一ILD 88可以由电介质材料形成，并且可以通过任何合适的方法来沉积，例如CVD、等离子体增强CVD(PECVD)或FCVD。电介质材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用由任何可接受工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)87设置在第一ILD 88和外延源极/漏极区域82、掩模74和栅极间隔体86之间。CESL 87可以包括具有与上覆第一ILD 88的材料不同蚀刻速率的电介质材料，例如氮化硅、氧化硅、氮氧化硅等。在一些实施例中，气隙79保持空(例如，没有第一ILD 88或CESL 87)。在其他实施例中，第一ILD 88或CESL 87可以沉积在气隙79内。
在图18A和图18B中，可以执行平坦化工艺，例如CMP，以使第一ILD 88的顶表面与虚设栅极72或掩模74的顶表面齐平。平坦化工艺还可以去除虚设栅极72上的掩模74，以及栅极密封间隔体80和栅极间隔体86的沿着掩模74的侧壁的部分。在平坦化工艺之后，虚设栅极72、栅极密封间隔体80、栅极间隔体86和第一ILD 88的顶表面是齐平的。因此，通过第一ILD 88暴露虚设栅极72的顶表面。在一些实施例中，掩模74可以保持，在这种情况下，平坦化工艺使第一ILD 88的顶表面与掩模74的顶表面齐平。
在图19A和图19B中，虚设栅极72和掩模74(如果存在的话)在(一个或多个)蚀刻步骤中被去除，从而形成凹槽90。虚设电介质层60的在凹槽90中的部分也可以被去除。在一些实施例中，仅去除虚设栅极72，并且虚设电介质层60保留并由凹槽90暴露。在一些实施例中，虚设电介质层60从管芯的第一区域(例如，核心逻辑区域)中的凹槽90去除，并保留在管芯的第二区域(例如，输入/输出区域)中的凹槽90中。在一些实施例中，通过各向异性干法蚀刻工艺去除虚设栅极72。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，该反应气体选择性地蚀刻虚设栅极72而不蚀刻第一ILD 88或栅极间隔体86。每个凹槽90暴露和/或覆盖相应鳍52的沟道区域58。每个沟道区域58设置在外延源极/漏极区域82的相邻对之间。在去除期间，当蚀刻虚设栅极72时，虚设电介质层60可以用作蚀刻停止层。然后，可以在去除虚设栅极72之后可选地去除虚设电介质层60。
在图20A和图20B中，栅极电介质层92和栅极电极94被形成用于替换栅极。图20C示出了图20B的区域89的详细视图。栅极电介质层92共形地沉积在凹槽90中，例如在鳍52的顶表面和侧壁上，以及在栅极密封间隔体80/栅极间隔体86的侧壁上。栅极电介质层92也可以形成在第一ILD 88的顶表面上。根据一些实施例，栅极电介质层92包括氧化硅、氮化硅或其多层。在一些实施例中，栅极电介质层92包括高k电介质材料，并且在这些实施例中，栅极电介质层92可以具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅及其组合的金属氧化物或硅酸盐。栅极电介质层92的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。在虚设电介质层60的部分保持在凹槽90中的实施例中，栅极电介质层92包括虚设电介质层60的材料(例如，SiO2)。
栅极电极94分别沉积在栅极电介质层92之上，并且填充凹槽90的剩余部分。栅极电极94可以包括含金属的材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨及其组合或其多层。例如，尽管单层栅极电极94在图20B中示出，但是栅极电极94可以包括任意数量的内衬层94A、任意数量的功函数调整层94B和填充材料94C，如图20C所示。在填充凹槽90之后，可以执行平坦化工艺(例如，CMP)以去除栅极电极94的材料和栅极电介质层92的多余部分，该多余部分位于ILD 88的顶表面之上。因此，栅极电极94的材料和栅极电介质层92的剩余部分形成所产生的FinFET的替换栅极。栅极电极94和栅极电介质层92可以统称为“栅极堆叠”。栅极和栅极堆叠可以沿着鳍52的沟道区域58的侧壁延伸。
区域50N和区域50P中的栅极电介质层92的形成可以同时发生，使得每个区域中的栅极电介质层92由相同的材料形成，并且栅极电极94的形成可以同时发生，使得每个区域中的栅极电极94由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层92可以由不同的工艺形成，使得栅极电介质层92可以是不同的材料，和/或每个区域中的栅极电极94可以由不同的工艺形成，使得栅极电极94可以是不同的材料。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
在图21A和图21B中，第二ILD 108沉积在第一ILD 88之上。在一些实施例中，第二ILD 108是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 108由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成，并且可以通过诸如CVD和PECVD之类的任何合适的方法沉积。根据一些实施例，在形成第二ILD 108之前，栅极堆叠(包括栅极电介质层92和对应的上覆栅极电极94)被凹陷，以便直接在栅极堆叠之上和栅极间隔体86的相对部分之间形成凹槽，如图21A和图21B所示。在凹槽中填充包括一层或多层电介质材料(例如，氮化硅、氮氧化硅等)的栅极掩模96，随后进行平坦化工艺以去除电介质材料的在第一ILD 88之上延伸的多余部分。随后形成的栅极接触部110(参见图22A-B)穿过栅极掩模96以接触凹陷栅极电极94的顶表面。
在图22A和图22B中，根据一些实施例，栅极接触部110和源极/漏极接触部112被形成为穿过第二ILD 108和第一ILD 88。源极/漏极接触部112的开口被形成为穿过第一ILD88和第二ILD 108，并且栅极接触部110的开口被形成为穿过第二ILD 108和栅极掩模96。可以使用可接受的光刻和蚀刻技术形成开口。在开口中形成诸如扩散阻挡层、粘合层等之类的内衬和导电材料。内衬可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺以从第二ILD 108的表面去除多余的材料。剩余的内衬和导电材料在开口中形成源极/漏极接触部112和栅极接触部110。可以执行退火工艺以在外延源极/漏极区域82和源极/漏极接触部112之间的界面处形成硅化物。源极/漏极接触部112物理地和电气地耦合到外延源极/漏极区域82，并且栅极接触部110物理地和电气地耦合到栅极电极106。源极/漏极接触部112和栅极接触部110可以在不同的工艺中形成，或者可以在相同的工艺中形成。尽管被示出为形成在相同的截面中，但是应当理解，源极/漏极接触部112和栅极接触部110中的每一个可以形成在不同的截面中，这可以避免接触部的短路。
所描述的实施例可以提供优点。例如，本文所述的技术可以允许FinFET器件的相邻源极/漏极外延区域从离衬底更远的地方融合，这可以减小融合的源极/漏极外延区域的总横截面积。另外，融合的外延源极/漏极区域可以被形成为具有较少的小平面表面，其相对于具有较大小平面或小平面限制的融合的外延源极/漏极区域减小了横截面积。以这种方式减小融合的外延源极/漏极区域的面积可以减小栅极堆叠和外延源极/漏极区域之间的寄生电容(例如，Cgd)，这可以允许改进器件速度(例如，在环形振荡器设备等中更快的开/关切换速度)、减小RC延迟效应或减小由于寄生电容引起的其他性能问题。在一些实施例中，外延源极/漏极区域是通过首先生长第一外延层，然后执行回蚀刻工艺以增加融合高度，并且然后生长第二外延层来形成的。
根据本公开的一些实施例，一种器件，包括：从衬底延伸的第一鳍和第二鳍，第一鳍包括第一凹槽，并且第二鳍包括第二凹槽；隔离区域，围绕第一鳍并围绕第二鳍；栅极堆叠，位于第一鳍和第二鳍之上；以及源极/漏极区域，位于第一凹槽和第二凹槽中，源极/漏极区域邻近栅极堆叠，其中，源极/漏极区域包括从第一鳍延伸到第二鳍的底表面，其中，底表面的位于隔离区域上方的第一高度以下的第一部分具有第一斜率，并且其中，底表面的位于第一高度以上的第二部分具有第二斜率，该第二斜率大于第一斜率。在实施例中，底表面的第一部分具有{111}晶面。在实施例中，第二斜率在54.7°和90°之间。在实施例中，从源极/漏极区域的顶表面到底表面的第一竖直距离小于从源极/漏极区域的顶表面到第一凹槽的底部的第二竖直距离的一半。在实施例中，源极/漏极区域的在第一鳍和第二鳍之上延伸的顶表面是平坦的。在实施例中，底表面的第二部分包括至少两个不同晶面的小平面。在实施例中，源极/漏极区域还包括相对侧壁，其中，在第一高度以下，侧壁是{111}晶面的小平面。在实施例中，从隔离区域上方的第二高度延伸到源极/漏极区域的顶表面的源极/漏极区域的上侧壁是{111}晶面的小平面，其中，第二高度高于第一高度。在实施例中，在第一高度和第二高度之间，侧壁包括具有第三斜率的表面，该第三斜率大于第一斜率。
根据本公开的一些实施例，一种结构，包括：第一鳍，位于半导体衬底之上；第二鳍，位于半导体衬底之上，第二鳍与第一鳍相邻；隔离区域，围绕第一鳍和第二鳍；栅极结构，沿着第一鳍和第二鳍的侧壁并且位于第一鳍和第二鳍的上表面之上；以及源极/漏极区域，位于第一鳍和第二鳍上，邻近栅极结构，源极/漏极区域包括位于第一鳍和第二鳍之间的底表面，其中，底表面包括下表面和上表面，其中，下表面是第一晶面的小平面，第一晶面的小平面从底表面的底部延伸到处于隔离区域上方的第一高度的第二晶面的小平面，其中，上表面从第一高度延伸到底表面的最上部，其中，上表面包括第一晶面的小平面和第二晶面的小平面。在实施例中，该结构包括气隙，该气隙位于第一鳍和第二鳍之间，由底表面限定。在实施例中，底表面的最上部在竖直方向上更靠近源极/漏极区域的顶表面而不是隔离区域。在实施例中，上表面具有比下表面更大的侧壁斜率。在实施例中，源极/漏极区域包括来自第二鳍的、与第一鳍相反的侧壁表面，其中，侧壁表面的从源极/漏极区域的底表面延伸的第一部分是第一晶面的小平面。在实施例中，侧壁表面的从源极/漏极区域的顶表面延伸的第二部分是第一晶面的小平面。在实施例中，侧壁表面的在第一部分和第二部分之间的第三部分包括第一晶面的小平面和第二晶面的小平面。
根据本公开的一些实施例，一种方法，包括：形成从半导体衬底突出的鳍；形成围绕鳍的隔离区域；在鳍之上形成栅极结构；以及形成与栅极结构相邻并在鳍之上延伸的外延源极/漏极区域，包括：执行第一沉积工艺以在鳍上沉积第一外延材料，其中，第一外延材料的在相邻鳍上的底表面在隔离区域上方的第一高度处融合；对第一外延材料执行蚀刻工艺，其中，蚀刻工艺蚀刻第一外延材料的底表面；以及在执行蚀刻工艺之后，执行第二沉积工艺以在第一外延材料上沉积第二外延材料，外延源极/漏极区域包括第一外延材料和第二外延材料，其中，在执行第二沉积工艺之后，外延源极/漏极区域的在相邻鳍之间的底表面在隔离区域上方延伸第二高度，该第二高度大于第一高度。在实施例中，蚀刻工艺以大于{111}表面的速率蚀刻{110}表面。在实施例中，在执行第二沉积工艺之后，外延源极/漏极区域的从隔离区域延伸到第三高度的表面是{111}小平面，其中，第三高度小于第一高度。在实施例中，蚀刻工艺减小了第一外延材料的横向宽度。
以上概述了若干实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应当认识到，这样的等效结构不背离本公开的精神和范围，并且他们可以在不背离本公开的精神和范围的情况下在本公开中进行各种改变、替换和更改。
示例1是一种半导体器件，包括：从衬底延伸的第一鳍和第二鳍，所述第一鳍包括第一凹槽，并且所述第二鳍包括第二凹槽；隔离区域，围绕所述第一鳍并围绕所述第二鳍；栅极堆叠，位于所述第一鳍和所述第二鳍之上；以及源极/漏极区域，位于所述第一凹槽和所述第二凹槽中，所述源极/漏极区域邻近所述栅极堆叠，其中，所述源极/漏极区域包括从所述第一鳍延伸到所述第二鳍的底表面，其中，所述底表面的位于所述隔离区域上方的第一高度以下的第一部分具有第一斜率，并且其中，所述底表面的位于所述第一高度以上的第二部分具有第二斜率，所述第二斜率大于所述第一斜率。
示例2是示例1所述的器件，其中，所述底表面的第一部分具有{111}晶面。
示例3是示例1所述的器件，其中，所述第二斜率在54.7°和90°之间。
示例4是示例1所述的器件，其中，从所述源极/漏极区域的顶表面到所述底表面的第一竖直距离小于从所述源极/漏极区域的顶表面到所述第一凹槽的底部的第二竖直距离的一半。
示例5是示例1所述的器件，其中，所述源极/漏极区域的在所述第一鳍和所述第二鳍之上延伸的顶表面是平坦的。
示例6是示例1所述的器件，其中，所述底表面的第二部分包括至少两个不同晶面的多个小平面。
示例7是示例1所述的器件，其中，所述源极/漏极区域还包括相对侧壁，其中，在所述第一高度以下，所述侧壁是{111}晶面的小平面。
示例8是示例7所述的器件，其中，从所述隔离区域上方的第二高度延伸到所述源极/漏极区域的顶表面的所述源极/漏极区域的上侧壁是{111}晶面的小平面，其中，所述第二高度高于所述第一高度。
示例9是示例8所述的器件，其中，在所述第一高度和所述第二高度之间，所述侧壁包括具有第三斜率的表面，所述第三斜率大于所述第一斜率。
示例10是一种半导体结构，包括：第一鳍，位于半导体衬底之上；第二鳍，位于所述半导体衬底之上，所述第二鳍与所述第一鳍相邻；隔离区域，围绕所述第一鳍和所述第二鳍；栅极结构，沿着所述第一鳍和所述第二鳍的侧壁并且位于所述第一鳍和所述第二鳍的上表面之上；以及源极/漏极区域，位于所述第一鳍和所述第二鳍上，邻近所述栅极结构，所述源极/漏极区域包括位于所述第一鳍和所述第二鳍之间的底表面，其中，所述底表面包括下表面和上表面，其中，所述下表面是第一晶面的小平面，所述第一晶面的小平面从所述底表面的底部延伸到处于所述隔离区域上方的第一高度的第二晶面的小平面，其中，所述上表面从所述第一高度延伸到所述底表面的最上部，其中，所述上表面包括所述第一晶面的小平面和所述第二晶面的小平面。
示例11是示例10所述的结构，包括气隙，所述气隙位于第一鳍和所述第二鳍之间，由所述底表面限定。
示例12是示例10所述的结构，其中，所述底表面的最上部在竖直方向上更靠近所述源极/漏极区域的顶表面而不是所述隔离区域。
示例13是示例10所述的结构，其中，所述上表面具有比所述下表面更大的侧壁斜率。
示例14是示例10所述的结构，其中，所述源极/漏极区域包括来自所述第二鳍的、与所述第一鳍相反的侧壁表面，其中，所述侧壁表面的从所述源极/漏极区域的底表面延伸的第一部分是所述第一晶面的小平面。
示例15是示例14所述的结构，其中，所述侧壁表面的从所述源极/漏极区域的顶表面延伸的第二部分是所述第一晶面的小平面。
示例16是示例15所述的结构，其中，所述侧壁表面的在所述第一部分和所述第二部分之间的第三部分包括所述第一晶面的小平面和所述第二晶面的小平面。
示例17是一种用于形成半导体结构的方法，包括：形成从半导体衬底突出的多个鳍；形成围绕所述多个鳍的隔离区域；在所述多个鳍之上形成栅极结构；以及形成与所述栅极结构相邻并在所述多个鳍之上延伸的外延源极/漏极区域，包括：执行第一沉积工艺以在所述多个鳍上沉积第一外延材料，其中，所述第一外延材料的在相邻鳍上的底表面在所述隔离区域上方的第一高度处融合；对所述第一外延材料执行蚀刻工艺，其中，所述蚀刻工艺蚀刻所述第一外延材料的底表面；以及在执行所述蚀刻工艺之后，执行第二沉积工艺以在所述第一外延材料上沉积第二外延材料，所述外延源极/漏极区域包括所述第一外延材料和所述第二外延材料，其中，在执行所述第二沉积工艺之后，所述外延源极/漏极区域的在相邻鳍之间的底表面在所述隔离区域上方延伸第二高度，所述第二高度大于所述第一高度。
示例18是示例17所述的方法，其中，所述蚀刻工艺以大于{111}表面的速率蚀刻{110}表面。
示例19是示例17所述的方法，其中，在执行所述第二沉积工艺之后，所述外延源极/漏极区域的从所述隔离区域延伸到第三高度的表面是{111}小平面，其中，所述第三高度小于所述第一高度。
示例20是示例17所述的方法，其中，所述蚀刻工艺减小了所述第一外延材料的横向宽度。

Claims (10)

1.一种半导体器件，包括：
从衬底延伸的第一鳍和第二鳍，所述第一鳍包括第一凹槽，并且所述第二鳍包括第二凹槽；
隔离区域，围绕所述第一鳍并围绕所述第二鳍；
栅极堆叠，位于所述第一鳍和所述第二鳍之上；以及
源极/漏极区域，位于所述第一凹槽和所述第二凹槽中，所述源极/漏极区域邻近所述栅极堆叠，其中，所述源极/漏极区域包括从所述第一鳍延伸到所述第二鳍的底表面，其中，所述底表面的位于所述隔离区域上方的第一高度以下的第一部分具有第一斜率，并且其中，所述底表面的位于所述第一高度以上的第二部分具有第二斜率，所述第二斜率大于所述第一斜率。
2.根据权利要求1所述的器件，其中，所述底表面的第一部分具有{111}晶面。
3.根据权利要求1所述的器件，其中，所述第二斜率在54.7°和90°之间。
4.根据权利要求1所述的器件，其中，从所述源极/漏极区域的顶表面到所述底表面的第一竖直距离小于从所述源极/漏极区域的顶表面到所述第一凹槽的底部的第二竖直距离的一半。
5.根据权利要求1所述的器件，其中，所述源极/漏极区域的在所述第一鳍和所述第二鳍之上延伸的顶表面是平坦的。
6.根据权利要求1所述的器件，其中，所述底表面的第二部分包括至少两个不同晶面的多个小平面。
7.根据权利要求1所述的器件，其中，所述源极/漏极区域还包括相对侧壁，其中，在所述第一高度以下，所述侧壁是{111}晶面的小平面。
8.根据权利要求7所述的器件，其中，从所述隔离区域上方的第二高度延伸到所述源极/漏极区域的顶表面的所述源极/漏极区域的上侧壁是{111}晶面的小平面，其中，所述第二高度高于所述第一高度。
9.一种半导体结构，包括：
第一鳍，位于半导体衬底之上；
第二鳍，位于所述半导体衬底之上，所述第二鳍与所述第一鳍相邻；
隔离区域，围绕所述第一鳍和所述第二鳍；
栅极结构，沿着所述第一鳍和所述第二鳍的侧壁并且位于所述第一鳍和所述第二鳍的上表面之上；以及
源极/漏极区域，位于所述第一鳍和所述第二鳍上，邻近所述栅极结构，所述源极/漏极区域包括位于所述第一鳍和所述第二鳍之间的底表面，其中，所述底表面包括下表面和上表面，其中，所述下表面是第一晶面的小平面，所述第一晶面的小平面从所述底表面的底部延伸到处于所述隔离区域上方的第一高度的第二晶面的小平面，其中，所述上表面从所述第一高度延伸到所述底表面的最上部，其中，所述上表面包括所述第一晶面的小平面和所述第二晶面的小平面。
10.一种用于形成半导体结构的方法，包括：
形成从半导体衬底突出的多个鳍；
形成围绕所述多个鳍的隔离区域；
在所述多个鳍之上形成栅极结构；以及
形成与所述栅极结构相邻并在所述多个鳍之上延伸的外延源极/漏极区域，包括：
执行第一沉积工艺以在所述多个鳍上沉积第一外延材料，其中，所述第一外延材料的在相邻鳍上的底表面在所述隔离区域上方的第一高度处融合；
对所述第一外延材料执行蚀刻工艺，其中，所述蚀刻工艺蚀刻所述第一外延材料的底表面；以及
在执行所述蚀刻工艺之后，执行第二沉积工艺以在所述第一外延材料上沉积第二外延材料，所述外延源极/漏极区域包括所述第一外延材料和所述第二外延材料，其中，在执行所述第二沉积工艺之后，所述外延源极/漏极区域的在相邻鳍之间的底表面在所述隔离区域上方延伸第二高度，所述第二高度大于所述第一高度。
CN202011177126.8A 2019-10-30 2020-10-29 半导体器件和方法 Pending CN112750826A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962928197P 2019-10-30 2019-10-30
US62/928,197 2019-10-30
US16/991,149 2020-08-12
US16/991,149 US11527650B2 (en) 2019-10-30 2020-08-12 FinFET device having a source/drain region with a multi-sloped undersurface

Publications (1)

Publication Number Publication Date
CN112750826A true CN112750826A (zh) 2021-05-04

Family

ID=75485829

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011177126.8A Pending CN112750826A (zh) 2019-10-30 2020-10-29 半导体器件和方法

Country Status (4)

Country Link
US (1) US20220359742A1 (zh)
CN (1) CN112750826A (zh)
DE (1) DE102020121514A1 (zh)
TW (1) TWI751763B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206727A (zh) * 2014-10-17 2016-12-07 台湾积体电路制造股份有限公司 鳍式场效应晶体管（FinFET）器件及其形成方法
CN107424934A (zh) * 2016-04-28 2017-12-01 台湾积体电路制造股份有限公司 鳍式场效应晶体管（finfet）中的源极/漏极区及其形成方法
CN108122775A (zh) * 2016-11-29 2018-06-05 台湾积体电路制造股份有限公司 Fet和形成fet的方法
DE102017126881A1 (de) * 2016-12-15 2018-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET-Strukturen und Verfahren zu ihrer Ausbildung
CN108269850A (zh) * 2016-12-30 2018-07-10 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US10217815B1 (en) * 2017-10-30 2019-02-26 Taiwan Semiconductor Manufacturing Co., Ltd Integrated circuit device with source/drain barrier
US10269648B1 (en) * 2017-11-17 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating a semiconductor device structure

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9991165B1 (en) * 2016-11-29 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Asymmetric source/drain epitaxy
US10515951B2 (en) * 2016-11-29 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10510762B2 (en) * 2016-12-15 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain formation technique for fin-like field effect transistor
US10727131B2 (en) * 2017-06-16 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain epitaxy re-shaping
KR102414182B1 (ko) * 2017-06-29 2022-06-28 삼성전자주식회사 반도체 소자
US10141431B1 (en) * 2017-07-31 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy source/drain regions of FinFETs and method forming same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206727A (zh) * 2014-10-17 2016-12-07 台湾积体电路制造股份有限公司 鳍式场效应晶体管（FinFET）器件及其形成方法
CN107424934A (zh) * 2016-04-28 2017-12-01 台湾积体电路制造股份有限公司 鳍式场效应晶体管（finfet）中的源极/漏极区及其形成方法
CN108122775A (zh) * 2016-11-29 2018-06-05 台湾积体电路制造股份有限公司 Fet和形成fet的方法
DE102017126881A1 (de) * 2016-12-15 2018-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET-Strukturen und Verfahren zu ihrer Ausbildung
CN108269850A (zh) * 2016-12-30 2018-07-10 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US10217815B1 (en) * 2017-10-30 2019-02-26 Taiwan Semiconductor Manufacturing Co., Ltd Integrated circuit device with source/drain barrier
US10269648B1 (en) * 2017-11-17 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating a semiconductor device structure

Also Published As

Publication number Publication date
TWI751763B (zh) 2022-01-01
DE102020121514A1 (de) 2021-05-06
US20220359742A1 (en) 2022-11-10
TW202117862A (zh) 2021-05-01

Similar Documents

Publication Publication Date Title
US11133416B2 (en) Methods of forming semiconductor devices having plural epitaxial layers
KR102341589B1 (ko) 반도체 디바이스 및 방법
US12002854B2 (en) Semiconductor device and method of manufacture
US20200105932A1 (en) Epitaxial Source/Drain Structure and Method of Forming Same
US11164944B2 (en) Method of manufacturing a semiconductor device
US20230352589A1 (en) Source/drain regions of finfet devices and methods of forming same
US20230402326A1 (en) Semiconductor device and methods of manufacturing
CN112397452A (zh) 半导体装置
CN112750827A (zh) 半导体器件和方法
KR102548071B1 (ko) 반도체 디바이스 및 방법
CN113113408A (zh) 半导体装置
CN112017964A (zh) 半导体装置的制造方法
TWI751763B (zh) 半導體裝置及其形成方法
CN219457627U (zh) 半导体装置
US11990511B2 (en) Source/drain device and method of forming thereof
TWI816113B (zh) 半導體裝置及其方法
US11527621B2 (en) Gate electrode deposition and structure formed thereby
CN118693156A (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination