CN112750827A - 半导体器件和方法 - Google Patents

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刘威民
宋学昌
杨育佳
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Abstract

本公开涉及半导体器件和方法。一种方法，包括：在从半导体衬底突出的鳍之上形成栅极结构；形成围绕鳍的隔离区域；在栅极结构之上和鳍之上沉积间隔件层，其中，间隔件层填充在成对的相邻鳍之间延伸的区域；对间隔件层执行第一蚀刻，其中，在执行第一蚀刻之后，间隔件层的在成对的相邻鳍之间延伸的内部区域内的第一剩余部分具有第一厚度，并且间隔件层的不在内部区域内的第二剩余部分具有小于第一厚度的第二厚度；以及形成与栅极结构相邻并且在鳍之上延伸的外延源极/漏极区域，其中，外延源极/漏极区域的在内部区域内的部分与间隔件层的第一剩余部分分开。

Description

半导体器件和方法
技术领域
本公开涉及半导体器件和方法。
背景技术
半导体器件被用于例如各种电子应用中，例如，个人计算机、手机、数码相机和其他电子设备。通常通过以下方式来制造半导体器件：依次在半导体衬底之上沉积材料的绝缘或电介质层、导电层和半导体层，并且使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来持续提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成到给定区域中。然而，随着最小特征尺寸的减小，出现了应当解决的其他问题。
发明内容
根据本公开的第一方面，提供了一种半导体器件，包括：第一鳍和第二鳍，从衬底延伸，所述第一鳍包括第一凹槽，并且所述第二鳍包括第二凹槽；隔离区域，围绕所述第一鳍和所述第二鳍；栅极堆叠，在所述第一鳍和所述第二鳍之上；间隔件材料，在所述隔离区域之上并且围绕所述第一鳍和所述第二鳍，其中，所述间隔件材料的从所述第一鳍的第一侧延伸到所述第二鳍的第一部分具有第一垂直厚度，其中，所述间隔件材料的与所述第一鳍的和所述第一侧相对的第二侧相邻的第二部分具有小于所述第一垂直厚度的第二垂直厚度；以及源极/漏极区域，在所述第一凹槽和所述第二凹槽中，所述源极/漏极区域与所述栅极堆叠相邻，其中，所述源极/漏极区域包括在所述间隔件材料的第一部分之上延伸的第一底表面和在所述间隔件材料的第二部分之上延伸的第二底表面，其中，所述第二底表面的底部比所述第一底表面的底部更靠近所述隔离区域。
根据本公开的第二方面，提供了一种半导体结构，包括：第一鳍，在半导体衬底之上；第二鳍，在所述半导体衬底之上，所述第二鳍与所述第一鳍相邻；隔离区域，围绕所述第一鳍和所述第二鳍；栅极间隔件材料，在所述隔离区域之上，其中，所述第一鳍的第一侧与第二鳍的第一侧之间的所述栅极间隔件材料比所述第一鳍的与所述第一鳍的第一侧相对的第二侧上的所述栅极间隔件材料延伸得更高于所述隔离区域，其中，所述第一鳍的第一侧和所述第二鳍的第一侧彼此面对；栅极结构，沿着所述第一鳍和所述第二鳍的侧壁并且在所述第一鳍和所述第二鳍的上表面之上；以及源极/漏极区域，在所述第一鳍和所述第二鳍上与所述栅极结构相邻，所述源极/漏极区域包括在所述第一鳍的第一侧上的面向下的第一小平面和在所述第二鳍的第二侧上的面向下的第二小平面，其中，所述源极/漏极区域的在所述第一鳍的第一侧上的第一部分在所述栅极间隔件材料的侧壁上延伸，并且所述源极/漏极区域的在所述第一鳍的第二侧上的第二部分在所述栅极间隔件材料的顶表面之上延伸，其中，所述第一部分和所述第二部分在所述隔离区域之上具有相同的高度。
根据本公开的第三方面，提供了一种用于形成半导体器件的方法，包括：形成从半导体衬底突出的多个鳍；在所述多个鳍之上形成栅极结构；形成围绕所述多个鳍的隔离区域；在所述栅极结构之上和所述多个鳍之上沉积间隔件层，其中，所述间隔件层填充在所述多个鳍中的成对的相邻鳍之间延伸的区域；对所述间隔件层执行第一刻蚀工艺，其中，在执行所述第一刻蚀工艺之后，所述间隔件层的在所述多个鳍中的成对的相邻鳍之间延伸的内部区域内的第一剩余部分具有第一厚度，并且所述间隔件层的不在所述内部区域内的第二剩余部分具有小于所述第一厚度的第二厚度；以及形成与所述栅极结构相邻并且在所述多个鳍之上延伸的外延源极/漏极区域，其中，所述外延源极/漏极区域的在所述内部区域内的部分与所述间隔件层的第一剩余部分分开。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1示出了根据一些实施例的三维视图中的FinFET的示例。
图2、图3、图4、图5、图6、图7、图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图12、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图16C、图17A、图17B、图18A和图18B是根据一些实施例的制造FinFET的中间阶段的横截面视图。
具体实施方式
下面的公开内容提供了用于实现本公开的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括能够在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。器件可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
各个实施例提供了用于形成具有减小的体积和减小的横截面面积的源极/漏极区域的工艺。源极/漏极区域可以通过以下方式来形成：在鳍之上沉积间隔件材料，并且用间隔件材料填充相邻鳍之间的区域。执行蚀刻工艺以蚀刻间隔件材料，使得相邻鳍之间的间隔件材料的剩余部分高于相邻鳍之外的间隔件材料的剩余部分。这可以使得外延源极/漏极区域从以下最低点开始在鳍之间横向生长，该最低点高于鳍的外侧壁上的横向生长的最低点。使用本文所描述的技术，相邻源极/漏极区域可以被形成为在衬底之上的较高距离处合并，这减小了合并的源极/漏极区域的横截面面积。根据本申请的实施例制造的并且包括源极/漏极区域的半导体器件可以经历减小的栅极到漏极电容(Cgd，gate-to-draincapacitance)、减小的RC延迟、更快的开/关切换、以及提高的器件速度。
图1示出了根据一些实施例的三维视图中的FinFET的示例。FinFET包括在衬底50(例如，半导体衬底)上的鳍52。隔离区域56设置在衬底50中，并且鳍52从相邻隔离区域56之间突出并且突出高于相邻隔离区域56。虽然隔离区域56被描述/被示出为与衬底50分开，但是如本文所使用的术语“衬底”可以用于指仅半导体衬底或包括隔离区域的半导体衬底。另外，虽然鳍52被示为与衬底50相同的单一连续材料，但是鳍52和/或衬底50可以包括单一材料或多个材料。在本文中，鳍52指在相邻隔离区域56之间延伸的部分。
栅极电介质层92沿着鳍52的侧壁并且在鳍52的顶表面之上，并且栅极电极94在栅极电介质层92之上。相对于栅极电介质层92和栅极电极94，源极/漏极区域82设置在鳍52的相对侧中。图1进一步示出了在后续附图中使用的参考横截面。横截面A-A沿着栅极电极94的纵向轴线，并且在例如与FinFET的源极/漏极区域82之间的电流流动方向垂直的方向上。横截面B-B垂直于横截面A-A，并且沿着鳍52的纵向轴线并且在例如FinFET的源极/漏极区域82之间的电流流动的方向上。横截面C-C平行于横截面A-A，并且延伸穿过FinFET的源极/漏极区域。为了清楚起见，后续附图参考这些参考横截面。
本文讨论的一些实施例是在使用后栅极工艺(gate-last proces)形成的FinFET的背景下讨论的。在其他实施例中，可以使用先栅极工艺(gate-first process)。而且，一些实施例考虑了在诸如平面FET之类的平面器件中使用的方面。
图2至图18B是根据一些实施例的制造FinFET的中间阶段的横截面视图。图2至图7示出了图1中所示的参考横截面A-A，除了多个鳍/FinFET。图8A、图9A、图10A、图11A、图13A、图14A、图15A、图16A、图17A和图18A是沿着图1所示的参考横截面A-A示出的。图8B、图9B、图10B、图11B、图13B、图14B、图15B、图16B、图17B和图18B是沿着图1所示的类似横截面B-B示出的。图8C、图9C、图10C、图11C和图12是沿着图1所示的参考横截面C-C示出的。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如，体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，利用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘层设置在通常为硅衬底或玻璃衬底的衬底上。还可以使用其他衬底，例如，多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷化砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷化砷化镓铟；或其组合。
衬底50具有区域50N和区域50P。区域50N可以用于形成n型器件，例如NMOS晶体管，例如n型FinFET。区域50P可以用于形成p型器件，例如PMOS晶体管，例如p型FinFET。区域50N可以与区域50P实体分开(如分隔51所示)，并且可以在区域50N和区域50P之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。
在图3中，鳍52被形成在衬底50中。鳍52是半导体条带。在一些实施例中，可以通过在衬底50中蚀刻沟槽来在衬底50中形成鳍52。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或其组合。蚀刻可以是各向异性的。在一些实施例中，鳍52可以被形成为使得相邻鳍52间隔开在约10nm与约40nm之间的距离W1。在一些实施例中，鳍52可以被形成为具有在约5nm与约30nm之间的宽度W2。在一些实施例中，鳍52可以被形成为具有在约15nm与约50nm之间的间距W3。
可以通过任何合适的方法来对鳍52进行图案化。例如，可以使用一个或多个光刻工艺来对鳍52进行图案化，包括双图案化工艺或多图案化工艺。通常，双图案化工艺或多图案化工艺将光刻和自对准工艺相结合，从而允许创建具有例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层，并且使用光刻工艺对牺牲层进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来对鳍进行图案化。在一些实施例中，掩模(或其他层)可以保留在鳍52上。
在图4中，绝缘材料54被形成在衬底50之上并且在相邻鳍52之间。绝缘材料54可以是氧化物，例如氧化硅、氮化物等或其组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中进行基于CVD的材料沉积，并且进行后固化以使其转变为另一种材料，例如，氧化物)等或其组合来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示的实施例中，绝缘材料54是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在实施例中，形成绝缘材料54，使得多余的绝缘材料54覆盖鳍52。虽然绝缘材料54被示出为单层，但是一些实施例可以利用多层。例如，在一些实施例中，可以首先沿着衬底50和鳍52的表面形成衬里(liner)(未示出)。此后，可以在衬里之上形成诸如上面讨论的填充材料。
在图5中，对绝缘材料54施加去除工艺以去除鳍52之上的多余的绝缘材料54。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀工艺、其组合等之类的平坦化工艺。平坦化工艺暴露鳍52，使得在平坦化工艺完成之后，鳍52和绝缘材料54的顶表面是齐平的。在掩模保留在鳍52上的实施例中，平坦化工艺可以暴露掩模或去除掩模，使得在平坦化过程完成之后，掩模或鳍52和绝缘材料54的顶表面分别是齐平的。
在图6中，绝缘材料54被凹陷以形成浅沟槽隔离(STI)区域56。使绝缘材料54凹陷，使得区域50N和区域50P中的鳍52的上部从相邻STI区域56之间突出。此外，STI区域56的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如，碟状(dishing))或其组合。STI区域56的顶表面可以通过适当的蚀刻被形成为平坦的、凸的和/或凹的。STI区域56可以使用可接受的蚀刻工艺被凹陷，例如，对绝缘材料54的材料具有选择性的蚀刻工艺(例如，以与蚀刻鳍52的材料相比更快的速率蚀刻绝缘材料54的材料)。例如，可以使用利用例如稀氢氟酸(dHF)酸的氧化物去除。
参考图2至图6所描述的过程仅仅是鳍52如何形成的一个示例。在一些实施例中，鳍可以通过外延生长工艺形成。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长同质外延结构，并且电介质层可以被凹陷，使得同质外延结构从电介质层突出以形成鳍。另外，在一些实施例中，异质外延结构可以用于鳍。例如，图5中的鳍52可以被凹陷，并且可以在经凹陷的鳍52之上外延生长与鳍52不同的材料。在这类实施例中，鳍52包括经凹陷的材料以及设置在经凹陷的材料之上的外延生长材料。在另一实施例中，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽。然后可以使用与衬底50不同的材料在沟槽中外延生长异质外延结构，并且可以使电介质层凹陷，使得异质外延结构从电介质层突出以形成鳍52。在同质外延或异质外延结构是外延生长的一些实施例中，外延生长材料可以在生长期间被原位掺杂，这可以消除之前和之后的注入，尽管原位掺杂和注入掺杂可以一起使用。
此外，在区域50N(例如，NMOS区域)中外延生长与区域50P(例如，PMOS区域)中的材料不同的材料可能是有利的。在各个实施例中，鳍52的上部可以由硅锗(SixGe1-x，其中x可以在0至1的范围内)、碳化硅、纯或基本纯的锗、III-V族化合物半导体、II-VI化合物半导体等来形成。例如，用于形成III-V化合物半导体的可用材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、铟铝砷化物、锑化镓、锑化铝、磷化铝、磷化镓等。
此外在图6中，可以在鳍52和/或衬底50中形成适当的阱(未示出)。在一些实施例中，可以在区域50N中形成P阱，并且可以在区域50P中形成N阱。在一些实施例中，在区域50N和区域50P两者中形成P阱或N阱。
在具有不同阱类型的实施例中，可以使用光致抗蚀剂或其他掩模(未示出)来实现用于区域50N和区域50P的不同注入步骤。例如，可以在区域50N中的鳍52和STI区域56之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露衬底50的区域50P，例如PMOS区域。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术来对光致抗蚀剂进行图案化。一旦光致抗蚀剂被图案化，就在区域50P中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本防止n型杂质被注入到诸如NMOS区域之类的区域50N中。n型杂质可以是注入到区域中的磷、砷、锑等，浓度等于或小于1018cm-3(例如，在约1016cm-3和约1018cm-3之间)。在注入之后，例如通过可接受的灰化工艺来去除光致抗蚀剂。
在注入区域50P之后，在区域50P中的鳍52和STI区域56之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露衬底50的区域50N，例如NMOS区域。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术来对光致抗蚀剂进行图案化。一旦光致抗蚀剂被图案化，就可以在区域50N中执行p型杂质注入，并且光致抗蚀剂可以充当掩模以基本防止p型杂质被注入到诸如PMOS区域之类的区域50P中。p型杂质可以是注入到区域中的硼、氟化硼、铟等，浓度等于或小于1018cm-3(例如，在约1016cm-3和约1018cm-3之间)。在注入之后，可以例如通过可接受的灰化工艺来去除光致抗蚀剂。
在区域50N和区域50P的注入之后，可以执行退火以修复注入损伤并激活注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间被原位掺杂，这可以消除注入，尽管原位掺杂和注入掺杂可以一起使用。
在图7中，在鳍52上形成虚设电介质层60。虚设电介质层60可以是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的技术被沉积或热生长。在虚设电介质层60之上形成虚设栅极层62，并且在虚设栅极层62之上形成掩模层64。虚设栅极层62可以被沉积在虚设电介质层60之上，并且然后例如通过CMP被平坦化。掩模层64可以被沉积在虚设栅极层62之上。虚设栅极层62可以是导电材料或非导电材料，并且可以选自包括非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组。可以通过物理气相沉积(PVD)、CVD、溅射沉积、或本领域已知的并且用于沉积所选材料的其他技术，来沉积虚设栅极层62。虚设栅极层62可以由对隔离区域的蚀刻具有高蚀刻选择性的其他材料制成。掩模层64可以包括例如氮化硅、氮氧化硅等。在该示例中，跨区域50N和区域50P形成单个虚设栅极层62和单个掩模层64。注意，仅出于说明的目的，虚设电介质层60被示出为覆盖仅鳍52。在一些实施例中，虚设电介质层60可以被沉积为使得虚设电介质层60覆盖STI区域56，在虚设栅极层62和STI区域56之间延伸。
图8A至图18B示出了制造实施例器件的各种附加步骤。图8A至图18B示出了区域50N和区域50P中的任一者中的特征。例如，图8A至图18B所示的结构可以适用于区域50N和区域50P两者。在本文中参考每个附图描述了区域50N和区域50P的结构上的差异(如果有的话)。图8A、图9A、图10A、图11A、图13A、图14A、图15A、图16A、图17A和图18A是沿着图1所示的参考横截面A-A示出的。图8B、图9B、图10B、图11B、图13B、图14B、图15B、图16B、图17B和图18B是沿着图1所示的参考横截面B-B示出的。图8C、图9C、图10C、图11C和图12是沿着图1所示的参考横截面C-C示出的。为了清楚起见，图8C至图12所示的特征的一些尺寸和比例可以不同于其他附图中所示的特征的尺寸和比例。
在图8A、图8B和图8C中，可以使用可接受的光刻和蚀刻技术来对掩模层64(参见图7)进行图案化，以形成掩模74。然后可以将掩模74的图案转移到虚设栅极层62。在一些实施例中(未示出)，掩模74的图案还可以通过可接受的蚀刻技术转移到虚设电介质层60，以形成虚设栅极72。虚设栅极72覆盖鳍52的相应沟道区域58。掩模74的图案可以用于将每个虚设栅极72与相邻虚设栅极实体分离。虚设栅极72还可以具有与相应外延鳍52的长度方向基本垂直的长度方向。
此外在图8A-图8C中，在虚设栅极72、掩模74和/或鳍52的暴露表面上形成第一间隔件材料78。第一间隔件材料78用于形成第一间隔件80(参见图10B-图10C)。在一些实施例中，第一间隔件材料78可以是以下材料，例如氧化物、氮化物、氮氧化硅、碳氮氧化硅、碳氧化硅等、或其组合。在一些实施例中，可以使用诸如热氧化、CVD、PE-CVD、ALD、PVD、溅射等之类的工艺来形成第一间隔件材料78。在图8B中，第一间隔件材料78被示出为在虚设栅极72和掩模74之上垂直延伸并且在鳍52之上横向延伸。在一些实施例中，第一间隔件材料78可以包括一个或多个材料的多层。在一些实施例中，第一间隔件材料78可以被形成为具有约2nm至约6nm之间的厚度。
在形成第一间隔件材料78之后，可以执行针对轻掺杂源极/漏极(LDD)区域(未明确示出)的注入。在具有不同器件类型的实施例中，类似于上面图6中所讨论的注入，可以在区域50N之上形成掩模(例如，光致抗蚀剂)，同时暴露区域50P，并且可以将适当类型(例如，p型)杂质注入到区域50P中的暴露的鳍52中。然后可以去除掩模。随后，可以在区域50P之上形成掩模(例如，光致抗蚀剂)，同时暴露区域50N，并且可以将适当类型杂质(例如，n型)注入到区域50N中的暴露的鳍52中。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂源极/漏极区域可以具有约1015cm-3至约1019cm-3的杂质浓度。退火可以用于修复注入损伤并且激活注入的杂质。
在图9A、图9B和图9C中，第二间隔件材料79被形成在第一间隔件材料78上。第二间隔件材料79用于形成第二间隔件86(参见图10A-图10C)。在一些实施例中，第二间隔件材料79可以是以下材料，例如氧化物、氮化物、氮氧化硅、碳氮氧化硅、碳氧化硅等、或其组合。可以使用诸如CVD、PE-CVD、ALD、PVD、溅射等之类的工艺来共形地沉积第二间隔件材料79。在一些实施例中，第二间隔件材料79可以包括一个或多个材料的多层。
在一些实施例中，第二间隔件材料79被形成在鳍52之上，使得相邻鳍52之间的区域(例如，“内部(inner)”区域)至少部分地被第二间隔件材料79填充。如图9C所示，内部区域可以被第二间隔件材料79完全填充。这样，第二间隔件材料79可以被沉积为厚度T1，该厚度T1约等于相邻鳍52上的第一间隔件材料78之间的间隔距离W1’的一半，或者大于间隔距离W1’的一半。在其他实施例中，第二间隔件材料79可以在鳍52上被沉积为厚度T1，该厚度T1小于间隔距离W1’的一半。在一些实施例中，第二间隔件材料79可以被形成为具有在约3nm与约20nm之间的沉积厚度T1。在一些情况下，填充内部区域的第二间隔件材料79可以具有接缝。
鳍52之间的第二间隔件材料79的顶表面可以是平坦的、凸的或凹的，这可以取决于间隔距离W1’和/或沉积的第二间隔件材料79的沉积厚度T1。例如，较大的鳍间隔距离W1’或较小的沉积厚度T1可以减小第二间隔件材料79在鳍52内的高度H1。高度H1可以大于沉积厚度T1。第二间隔件材料79在鳍52之间的高度H1可以大于、约等于、或小于在STI区域56之上突出的鳍52的高度H0。第二间隔件材料79在鳍52之间的高度H1可以在约3nm至约60nm之间。通过控制第二间隔件材料79的沉积厚度T1和/或高度H1，可以控制外延源极/漏极区域82(参见图11C)的最小内部高度IH和高度差DH。
转到图10A、图10B和图10C，根据一些实施例，在鳍52中形成凹槽84。在图10C中，虚设栅极结构下方的鳍52的沟道区域58的位置(例如，未被蚀刻以形成凹槽84的沟道区域58)被示出以供参考。可以使用蚀刻工艺85来形成凹槽84，该蚀刻工艺85还蚀刻第一间隔件材料78以形成第一间隔件80，并且蚀刻第二间隔件材料79以形成第二间隔件86。第一间隔件80和第二间隔件86可以在本文中统称为“栅极间隔件”。第一间隔件80和第二间隔件86、虚设栅极72、和掩模74可以在本文中统称为“虚设栅极结构”。在一些实施例中，蚀刻工艺85包括一个或多个蚀刻步骤，例如一个或多个各向异性干法蚀刻步骤。在其他实施例中，蚀刻工艺85包括蚀刻第一间隔件材料78和第二间隔件材料79的第一蚀刻工艺以及形成凹槽84的第二蚀刻工艺。图10B-图10C所示的对第一间隔件材料78、第二间隔件材料79和凹槽84的示例蚀刻旨在是说明性的，并且在其他实施例中，蚀刻工艺85可以不同地蚀刻第一间隔件材料78、第二间隔件材料79或凹槽84。例如，栅极间隔件的表面在图10C中被示出为平坦的，但是在其他实施例中可以是凸的或凹的。
在一些实施例中，蚀刻工艺85可以以不同的量来蚀刻第一间隔件材料78或第二间隔件材料79的部分，使得栅极间隔件(例如，第一间隔件80和/或第二间隔件86)的不同区域在STI区域56之上延伸得更高(与栅极间隔件的其他区域相比)。例如，在蚀刻工艺85之后，栅极间隔件的在相邻鳍52之间延伸的区域可以在STI区域56之上具有更大的高度(与栅极间隔件的不在相邻鳍52之间的区域相比)。这在图10C中示出，其中，栅极间隔件的“内部区域”(例如，在鳍52之间的区域)具有与鳍52相邻的高度H2，并且栅极间隔件的“外部区域”(例如，不在鳍52之间的区域)具有与鳍52相邻的高度H3，高度H3小于高度H2。在一些情况下，栅极间隔件的远离鳍52的部分可以具有小于高度H3的高度H3’。以这种方式，栅极间隔件在内部区域内具有更大的垂直厚度(例如，栅极间隔件的底表面和顶表面之间的垂直距离)(与在外部区域内相比)。在一些实施例中，栅极间隔件在内部区域中的在STI区域56之上的高度H2可以在约5nm至约40nm之间，并且栅极间隔件在外部区域中的在STI区域56之上的高度H3(或H3')可以在约0nm至约30nm之间。高度H2和H3之间的高度差H4可以在约0nm至约40nm之间。高度H3可以大于、小于、或约等于从STI区域56突出的经蚀刻的鳍52的高度H0’，并且高度H2可以大于或约等于高度H0’。
因为第二间隔件材料79填充(或部分填充)相邻鳍52之间的内部区域，所以栅极间隔件的内部区域的高度H2可以大于栅极间隔件的外部区域的高度H3，如图9C所示。沉积在内部区域内的第二间隔件材料79具有暴露的顶表面，并且鳍52的外侧壁具有暴露的顶表面和暴露的侧表面。因此，蚀刻工艺85以与在内部区域中进行蚀刻相比更大的总体速率来在外部区域中蚀刻第一间隔件材料78和第二间隔件材料79。这可以使得内部区域在蚀刻工艺之后与外部区域相比具有更多的剩余栅极间隔件材料。另外，相邻鳍52的限制存在可以降低内部区域中的蚀刻剂迁移率，从而进一步降低内部区域的蚀刻速率。
以这种方式，可以通过控制结构的几何形状或拓扑结构，例如，通过控制相邻鳍52之间的间隔距离W1’、第一间隔件材料78或第二间隔件材料79的厚度、第二间隔件材料79在内部区域中的高度H1等，来控制栅极间隔件的高度H2、高度H3和/或高度差H4。还可以通过控制蚀刻工艺85的工艺参数来控制高度。工艺参数可以包括例如工艺气体混合物、电压偏置、RF功率、工艺温度、工艺压力、其他参数、或其组合。在一些实施例中，以这种方式，可以通过控制蚀刻工艺85来控制形成在凹槽84中的外延源极/漏极区域82(参见图11B-图11C)的形状、体积、面积、尺寸、合并高度或其他特性。
图11A、图11B和图11C示出了根据一些实施例的在鳍52中形成外延源极/漏极区域82。为了清楚起见，图11A-图11C中所示的特征的一些尺寸或比例可以与其他附图中所示的尺寸或比例不同。区域50N(例如，NMOS区域)中的外延源极/漏极区域82可以通过以下方式来形成：掩蔽区域50P(例如，PMOS区域)，并且蚀刻区域50N中的鳍52的源极/漏极区域以在鳍52中形成凹槽84。然后，在凹槽84中从鳍52的暴露部分外延生长区域50N中的外延源极/漏极区域82。区域50P(例如，PMOS区域)中的外延源极/漏极区域82可以通过以下方式来形成：掩蔽区域50N(例如，NMOS区域)，并且蚀刻区域50P中的鳍52的源极/漏极区域以在鳍52中形成凹槽84。然后，在凹槽84中从鳍52的暴露部分外延生长区域50P中的外延源极/漏极区域82。可以使用适当的工艺(例如，CVD、金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择性外延生长(SEG)等、或其组合)，来外延生长外延源极/漏极区域82。
外延源极/漏极区域82可以包括任何可接受的材料，例如适用于n型FinFET或p型FinFET的材料。例如，如果鳍52是硅，则区域50N中的外延源极/漏极区域82可以包括在沟道区域58中施加拉伸应变的材料，例如硅、碳化硅、掺杂磷的碳化硅、磷化硅等。如果鳍52是硅，则区域50P中的外延源极/漏极区域82可以包括在沟道区域58中施加压缩应变的材料，例如硅锗、掺杂硼的硅锗、锗、锗锡等。
外延源极/漏极区域82可以具有从鳍52的相应表面升起的表面并且可以具有小平面(facet)。例如，外延源极/漏极区域82的表面可以具有拥有(111)晶向(crystallineorientation)的小平面、其他晶向的小平面、或不同取向的小平面的组合。如图11C所示，在相邻鳍52中形成的外延材料可以沿着晶体平面横向向外扩展超过鳍52的侧壁，并且在内部区域中合并，以形成在多个相邻鳍52之上延伸的连续外延源极/漏极区域82。例如，从相邻鳍52生长的外延材料可以在内部区域中在STI区域56之上的合并高度MH处合并。以这种方式，外延源极/漏极区域82可以具有在内部区域中在相邻鳍52之间延伸的底部内表面83A、以及从鳍52延伸到外部区域中的底部外表面83B。在一些情况下，表面83A和83B可以是小平面的，例如具有{111}小平面或其他小平面。
在一些实施例中，外延材料的横向生长被栅极间隔件的材料阻挡。例如，内部区域中的横向生长可以被阻档在内部区域中的栅极间隔件的高度H2之下，而外部区域中的横向生长可以被阻档在外部区域中的栅极间隔件的高度H3之下。以这种方式，延伸到内部区域中的外延源极/漏极区域82的底部内表面83A可以具有在STI区域56之上的最小内部高度IH，该最小内部高度IH约等于内部区域中的栅极间隔件的高度H2。另外，延伸到外部区域中的外延源极/漏极区域82的底部外表面83B可以具有在STI区域56之上的最小外部高度OH，该最小外部高度OH约等于外部区域中的栅极间隔件的高度H3。因为上述栅极间隔件的高度差H4，所以高度IH可以大于高度OH。在一些实施例中，最小内部高度IH可以在约5nm至约40nm之间，并且最小外部高度OH可以在约0nm至约30nm之间。高度IH与OH之间的高度差DH可以在约5nm与约40nm之间。
在一些实施例中，外延源极/漏极区域82的合并高度MH可以通过控制外延源极/漏极区域82的最小内部高度IH来控制，外延源极/漏极区域82的最小内部高度IH可以通过控制内部区域中的栅极间隔件的高度H2来控制。栅极间隔件的高度H2可以如先前描述的那样被控制。在一些实施例中，合并高度MH可以在约5nm至约70nm之间。合并高度MH可以被控制为高于、低于、或约齐平于外延源极/漏极区域82的横向高度LH，外延源极/漏极区域82的横向高度LH指定外延源极/漏极区域82的横向延伸最远到外部区域的部分在STI区域56之上的高度。在一些实施例中，横向高度LH可以在约30nm与约50nm之间。在一些实施例中，合并高度MH可以被控制为高于、低于、或约齐平于外延源极/漏极区域82的中间高度(例如，整个垂直厚度的一半的高度)，该中间高度在一些情况下可以约等于横向高度LH。
通过控制合并高度MH，可以控制外延源极/漏极区域82的横截面面积。例如，较大MH可以对应于外延源极/漏极区域82的较小横截面面积。另外，可以通过控制高度差DH，来控制外延源极/漏极区域82的横截面面积。例如，较大DH可以对应于外延源极/漏极区域82的较小横截面面积。通过减小外延源极/漏极区域82的横截面面积，可以减小FinFET器件的寄生栅极到漏极电容(Cgd)，这可以提高FinFET器件的性能。例如，可以减小FinFET器件的RC延迟，并且可以提高FinFET器件的响应速度。以这种方式，增加高度差DH可以减小寄生电容Cgd。在一些实施例中，具有非零DH的外延源极/漏极区域82的横截面面积可以减小到参考外延源极/漏极区域的横截面面积(其中，DH＝0)的约0％至约28％之间。
在一些实施例中，外延源极/漏极区域82可以由在两个以上鳍52中生长的合并的外延材料形成。图12示出了示例多鳍实施例，尽管外延源极/漏极区域82可以在与所示出的鳍相比更多或更少的鳍52之上形成。如图12所示，每对相邻的鳍52之间的区域是“内部”区域。在该多鳍实施例和其他多鳍实施例中，本文描述的技术可以用于减小外延源极/漏极区域82的横截面面积。
外延源极/漏极区域82和/或鳍52可以被注入有掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域，然后进行退火的工艺。源极/漏极区域的杂质浓度可以在约1019cm-3和约1021cm-3之间。用于源极/漏极区域的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，外延源极/漏极区域82可以在生长期间被原位掺杂。在一些实施例中，外延源极/漏极区域82的轮廓是面对衬底50的棱镜阵列(prismarray)，其可以包括夹在较高棱镜之间的较短棱镜。
在图13A和图13B中，第一层间电介质(ILD)88被沉积在结构之上。第一ILD 88可以由电介质材料形成，并且可以通过诸如CVD、等离子体增强CVD(PECVD)或FCVD之类的任何合适的方法来沉积。电介质材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)87设置在第一ILD 88与外延源极/漏极区域82、掩模74和栅极间隔件之间。CESL 87可以包括电介质材料，例如氮化硅、氧化硅、氧氮化硅等，具有与上覆的第一ILD 88的材料的蚀刻速率不同的蚀刻速率。
在图14A和图14B中，可以执行诸如CMP之类的平坦化工艺，以使第一ILD 88的顶表面与虚设栅极72或掩模74的顶表面齐平。平坦化工艺还可以去除虚设栅极72上的掩模74，以及第一间隔件80和第二间隔件86的沿着掩模74的侧壁的部分。在平坦化工艺之后，虚设栅极72、第一间隔件80、第二间隔件86和第一ILD 88的顶表面是齐平的。因此，虚设栅极72的顶表面通过第一ILD 88被暴露。在一些实施例中，可以保留掩模74，在这种情况下，平坦化工艺使第一ILD 88的顶表面与掩模74的顶表面齐平。
在图15A和图15B中，在(一个或多个)蚀刻步骤中去除虚设栅极72和掩膜74(如果存在的话)，使得形成凹槽90。虚设电介质层60在凹槽90中的部分也可以被去除。在一些实施例中，仅虚设栅极72被去除，并且虚设电介质层60保留并且被凹槽90暴露。在一些实施例中，虚设电介质层60从管芯的第一区域(例如，核心逻辑区域)中的凹槽90被去除，并且保留在管芯的第二区域(例如，输入/输出区域)中的凹槽90中。在一些实施例中，通过各向异性干法蚀刻工艺去除虚设栅极72。例如，蚀刻工艺可以包括使用(一个或多个)反应气体的干法蚀刻工艺，该(一个或多个)反应气体选择性地蚀刻虚设栅极72而不蚀刻第一ILD 88或栅极间隔件。每个凹槽90暴露和/或覆盖相应鳍52的沟道区域58。每个沟道区域58设置在外延源极/漏极区域82的相邻对之间。在去除期间，当蚀刻虚设栅极72时，虚设电介质层60可以用作蚀刻停止层。然后可以在去除虚设栅极72之后可选地去除虚设电介质层60。
在图16A和图16B中，栅极电介质层92和栅极电极94被形成为替换栅极。图16C示出了图16B的区域89的详细视图。栅极电介质层92被共形地沉积在凹槽90中，例如在鳍52的顶表面和侧壁上以及在栅极间隔件的侧壁上。栅极电介质层92还可以被形成在第一ILD 88的顶表面上。根据一些实施例，栅极电介质层92包括氧化硅、氮化硅或其多层。在一些实施例中，栅极电介质层92包括高k电介质材料，并且在这些实施例中，栅极电介质层92可以具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅及其组合的金属氧化物或硅酸盐。栅极电介质层92的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。在虚设电介质层60的部分保留在凹槽90中的实施例中，栅极电介质层92包括虚设电介质层60的材料(例如，氧化硅)。
栅极电极94被分别沉积在栅极电介质层92之上，并且填充凹槽90的剩余部分。栅极电极94可以包括含金属材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合或其多层。例如，虽然在图16B中示出了单层栅极电极94，但是栅极电极94可以包括任何数量的衬里层94A、任何数量的功函数调谐层94B、和填充材料94C，如图16C所示。在填充凹槽90之后，可以执行诸如CMP之类的平坦化工艺来去除栅极电介质层92和栅极电极94的材料的多余部分，这些多余部分在ILD 88的顶表面之上。栅极电极94和栅极电介质层92的材料的剩余部分因此形成所得FinFET的替换栅极。栅极电极94和栅极电介质层92可以被统称为“栅极堆叠”。栅极和栅极堆叠可以沿着鳍52的沟道区域58的侧壁延伸。
区域50N和区域50P中的栅极电介质层92的形成可以同时发生，使得每个区域中的栅极电介质层92由相同的材料形成，并且栅极电极94的形成可以同时发生，使得每个区域中的栅极电极94由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层92可以通过不同的工艺形成，使得栅极电介质层92可以是不同的材料，和/或每个区域中的栅极电极94可以通过不同的工艺形成，使得栅极电极94可以是不同的材料。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
在图17A和图17B中，第二ILD 108被沉积在第一ILD 88之上。在一些实施例中，第二ILD 108是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 108由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成，并且可以通过诸如CVD和PECVD之类的任何合适的方法来沉积。根据一些实施例，在形成第二ILD 108之前，使栅极堆叠(包括栅极电介质层92和相应上覆的栅极电极94)凹陷，使得在栅极堆叠正上方和第二间隔件86的相对部分之间形成凹槽，如图17A和图17B所示。在凹槽中填充包括一层或多层电介质材料(例如，氮化硅、氮氧化硅等)的栅极掩模96，然后进行平坦化工艺以去除在第一ILD 88之上延伸的电介质材料的多余部分。随后形成的栅极接触件110(参见图18A-图18B)穿过栅极掩模96以与经凹陷的栅极电极94的顶表面接触。
在图18A和图18B中，根据一些实施例，穿过第二ILD 108和第一ILD 88形成栅极接触件110和源极/漏极接触件112。穿过第一ILD 88和第二ILD 108形成用于源极/漏极接触件112的开口，并且穿过第二ILD 108和栅极掩模96形成用于栅极接触件110的开口。可以使用可接受的光刻和蚀刻技术来形成开口。在开口中形成诸如扩散阻挡层、粘附层等之类的衬里以及导电材料。衬里可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺来从ILD 108的表面去除多余的材料。剩余的衬里和导电材料在开口中形成源极/漏极接触件112和栅极接触件110。可以执行退火工艺以在外延源极/漏极区域82与源极/漏极接触件112之间的界面处形成硅化物。源极/漏极接触件112实体和电耦合到外延源极/漏极区域82，并且栅极接触件110实体和电耦合到栅极电极106。源极/漏极接触件112和栅极接触件110可以以不同的工艺形成，或者可以以相同的工艺形成。虽然被示出为在相同的横截面中形成，但是应当理解，源极/漏极接触件112和栅极接触件110中的每一者可以在不同的横截面被形成，这可以避免接触件的短路。
所公开的FinFET实施例还可以应用于纳米结构器件，例如，纳米结构(例如，纳米片、纳米线、全栅极环绕等)场效应晶体管(NSFET)。在NSFET实施例中，通过对沟道层和牺牲层的交替层的堆叠进行图案化来形成鳍。虚设栅极堆叠和外延源极/漏极区域以与上述类似的方式形成。在去除虚设栅极堆叠之后，可以在沟道区域中部分或全部去除牺牲层。替换栅极结构以与上述类似的方式形成，并且将部分或完全围绕NSFET器件的沟道区域中的沟道层。ILD以及到栅极结构和源极/漏极的接触件以与上述类似的方式形成。可以如美国专利申请公开2016/0365414中所公开的那样来形成纳米结构器件，该专利通过引用以其整体并入本文。
本文描述的实施例可以实现优点。本文描述的技术描述了具有减小的体积和减小的横截面面积的外延源极/漏极区域的形成。例如，使用本文描述的技术，在相邻鳍上形成的外延材料可以在更高的位置处融合，这减小了合并的外延源极/漏极区域的总横截面面积。可以根据期望的应用，通过控制沉积在相邻鳍之间的栅极间隔件材料的量以及通过控制从栅极间隔件材料形成栅极间隔件的蚀刻工艺的参数，来控制合并高度和横截面面积。通过减小外延源极/漏极区域的横截面面积，可以减小寄生电容(例如，栅极到漏极电容(Cgd))，这可以减少RC延迟，并且允许更快的开/关切换和提高的器件速度，例如环形振荡器(RO)器件的速度。
根据一些实施例，一种器件，包括：第一鳍和第二鳍，从衬底延伸，第一鳍包括第一凹槽，并且第二鳍包括第二凹槽；隔离区域，围绕第一鳍和第二鳍；栅极堆叠，在第一鳍和第二鳍之上；间隔件材料，在隔离区域之上并且围绕第一鳍和第二鳍，其中，间隔件材料的从第一鳍的第一侧延伸到第二鳍的第一部分具有第一垂直厚度，其中，间隔件材料的与第一鳍的和第一侧相对的第二侧相邻的第二部分具有小于第一垂直厚度的第二垂直厚度；以及源极/漏极区域，在第一凹槽和第二凹槽中，源极/漏极区域与栅极堆叠相邻，其中，源极/漏极区域包括在间隔件材料的第一部分之上延伸的第一底表面和在间隔件材料的第二部分之上延伸的第二底表面，其中，第二底表面的底部比第一底表面的底部更靠近隔离区域。在实施例中，第一底表面和第二底表面是小平面的。在实施例中，第一底表面的顶部比第二底表面的顶部更远离隔离区域。在实施例中，第一底表面的顶部距隔离区域在5nm至70nm之间的范围内。在实施例中，第一垂直厚度与第二垂直厚度之间的差在5nm和40nm之间的范围内。在实施例中，源极/漏极区域在间隔件材料的第一部分的侧壁上延伸。在实施例中，间隔件材料的第二部分的与第一鳍的第二侧相邻的侧壁没有源极/漏极区域。在实施例中，间隔件材料包括第一层的第一电介质材料和第二层的第二电介质材料。在实施例中，间隔件材料的第一部分突出高于第一凹槽的底表面和第二凹槽的底表面。
根据一些实施例，一种结构，包括：第一鳍，在半导体衬底之上；第二鳍，在半导体衬底之上，第二鳍与第一鳍相邻；隔离区域，围绕第一鳍和第二鳍；栅极间隔件材料，在隔离区域之上，其中，第一鳍的第一侧与第二鳍的第一侧之间的栅极间隔件材料比第一鳍的与第一鳍的第一侧相对的第二侧上的栅极间隔件材料延伸得更高于隔离区域，其中，第一鳍的第一侧和第二鳍的第一侧彼此面对；栅极结构，沿着第一鳍和第二鳍的侧壁并且在第一鳍和第二鳍的上表面之上；以及源极/漏极区域，在第一鳍和第二鳍上与栅极结构相邻，源极/漏极区域包括在第一鳍的第一侧上的面向下的第一小平面和在第二鳍的第二侧上的面向下的第二小平面，其中，源极/漏极区域的在第一鳍的第一侧上的第一部分在栅极间隔件材料的侧壁上延伸，并且源极/漏极区域的在第一鳍的第二侧上的第二部分在栅极间隔件材料的顶表面之上延伸，其中，第一部分和第二部分在隔离区域之上具有相同的高度。在实施例中，第一小平面的底部比第二小平面的底部更高于隔离区域。在实施例中，第一小平面的顶部比第二小平面的顶部更高于隔离区域。在实施例中，第二距离为零。在实施例中，源极/漏极区域的顶表面是平坦的。在实施例中，第一小平面和第二小平面具有(111)晶向。在实施例中，结构包括面向下的第三小面，在第二鳍的第一侧上，其中，第三小面终止于第一小面处。
根据一些实施例，一种方法，包括：形成从半导体衬底突出的鳍；在鳍之上形成栅极结构；形成围绕多个鳍的隔离区域；在栅极结构之上和鳍之上沉积间隔件层，其中，间隔件层填充在成对的相邻鳍之间延伸的区域；对间隔件层执行第一刻蚀工艺，其中，在执行第一刻蚀工艺后，间隔件层的在成对的相邻鳍之间延伸的内部区域内的第一剩余部分具有第一厚度，并且间隔件层的不在内部区域内的第二剩余部分具有小于第一厚度的第二厚度；形成与栅极结构相邻并且在鳍之上延伸的外延源极/漏极区域，其中，外延源极/漏极区域的在内部区域内的部分与间隔件层的第一剩余部分分开。在实施例中，方法包括：对鳍执行第二蚀刻工艺以在每个相应鳍内形成凹槽。在实施例中，外延源极/漏极区域的底表面比隔离层的第二剩余部分更靠近隔离区域。在实施例中，沉积间隔件层包括：沉积第一电介质层，并且然后在第一电介质层上共形地沉积第二电介质层。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种半导体器件，包括：第一鳍和第二鳍，从衬底延伸，所述第一鳍包括第一凹槽，并且所述第二鳍包括第二凹槽；隔离区域，围绕所述第一鳍和所述第二鳍；栅极堆叠，在所述第一鳍和所述第二鳍之上；间隔件材料，在所述隔离区域之上并且围绕所述第一鳍和所述第二鳍，其中，所述间隔件材料的从所述第一鳍的第一侧延伸到所述第二鳍的第一部分具有第一垂直厚度，其中，所述间隔件材料的与所述第一鳍的和所述第一侧相对的第二侧相邻的第二部分具有小于所述第一垂直厚度的第二垂直厚度；以及源极/漏极区域，在所述第一凹槽和所述第二凹槽中，所述源极/漏极区域与所述栅极堆叠相邻，其中，所述源极/漏极区域包括在所述间隔件材料的第一部分之上延伸的第一底表面和在所述间隔件材料的第二部分之上延伸的第二底表面，其中，所述第二底表面的底部比所述第一底表面的底部更靠近所述隔离区域。
示例2.根据示例1所述的器件，其中，所述第一底表面和所述第二底表面是小平面的。
示例3.根据示例1所述的器件，其中，所述第一底表面的顶部比所述第二底表面的顶部更远离所述隔离区域。
示例4.根据示例1所述的器件，其中，所述第一底表面的顶部距所述隔离区域在5nm至70nm之间的范围内。
示例5.根据示例1所述的器件，其中，所述第一垂直厚度与所述第二垂直厚度之间的差在5nm与40nm之间的范围内。
示例6.根据示例1所述的器件，其中，所述源极/漏极区域在所述间隔件材料的第一部分的侧壁上延伸。
示例7.根据示例6所述的器件，其中，所述间隔件材料的第二部分的与所述第一鳍的第二侧相邻的侧壁没有所述源极/漏极区域。
示例8.根据示例1所述的器件，其中，所述间隔件材料包括第一层的第一电介质材料和第二层的第二电介质材料。
示例9.根据示例1所述的器件，其中，所述间隔件材料的第一部分突出高于所述第一凹槽的底表面和所述第二凹槽的底表面。
示例10.一种半导体结构，包括：第一鳍，在半导体衬底之上；第二鳍，在所述半导体衬底之上，所述第二鳍与所述第一鳍相邻；隔离区域，围绕所述第一鳍和所述第二鳍；栅极间隔件材料，在所述隔离区域之上，其中，所述第一鳍的第一侧与第二鳍的第一侧之间的所述栅极间隔件材料比所述第一鳍的与所述第一鳍的第一侧相对的第二侧上的所述栅极间隔件材料延伸得更高于所述隔离区域，其中，所述第一鳍的第一侧和所述第二鳍的第一侧彼此面对；栅极结构，沿着所述第一鳍和所述第二鳍的侧壁并且在所述第一鳍和所述第二鳍的上表面之上；以及源极/漏极区域，在所述第一鳍和所述第二鳍上与所述栅极结构相邻，所述源极/漏极区域包括在所述第一鳍的第一侧上的面向下的第一小平面和在所述第二鳍的第二侧上的面向下的第二小平面，其中，所述源极/漏极区域的在所述第一鳍的第一侧上的第一部分在所述栅极间隔件材料的侧壁上延伸，并且所述源极/漏极区域的在所述第一鳍的第二侧上的第二部分在所述栅极间隔件材料的顶表面之上延伸，其中，所述第一部分和所述第二部分在所述隔离区域之上具有相同的高度。
示例11.根据示例10所述的结构，其中，所述第一小平面的底部比所述第二小平面的底部更高于所述隔离区域。
示例12.根据示例10所述的结构，其中，所述第一小平面的顶部比所述第二小平面的顶部更高于所述隔离区域。
示例13.根据示例10所述的结构，其中，所述第二距离为零。
示例14.根据示例10所述的结构，其中，所述源极/漏极区域的顶表面是平坦的。
示例15.根据示例10所述的结构，其中，所述第一小平面和所述第二小平面具有(111)晶向。
示例16.根据示例10所述的结构，还包括：面向下的第三小平面，在所述第二鳍的第一侧上，其中，所述第三小平面终止于所述第一小平面处。
示例17.一种用于形成半导体器件的方法，包括：形成从半导体衬底突出的多个鳍；在所述多个鳍之上形成栅极结构；形成围绕所述多个鳍的隔离区域；在所述栅极结构之上和所述多个鳍之上沉积间隔件层，其中，所述间隔件层填充在所述多个鳍中的成对的相邻鳍之间延伸的区域；对所述间隔件层执行第一刻蚀工艺，其中，在执行所述第一刻蚀工艺之后，所述间隔件层的在所述多个鳍中的成对的相邻鳍之间延伸的内部区域内的第一剩余部分具有第一厚度，并且所述间隔件层的不在所述内部区域内的第二剩余部分具有小于所述第一厚度的第二厚度；以及形成与所述栅极结构相邻并且在所述多个鳍之上延伸的外延源极/漏极区域，其中，所述外延源极/漏极区域的在所述内部区域内的部分与所述间隔件层的第一剩余部分分开。
示例18.根据示例17所述的方法，还包括：对所述多个鳍执行第二蚀刻工艺，以在所述多个鳍中的每个相应鳍内形成凹槽。
示例19.根据示例17所述的方法，其中，所述外延源极/漏极区域的底表面比所述间隔件层的第二剩余部分更靠近所述隔离区域。
示例20.根据示例17所述的方法，其中，沉积所述间隔件层包括：沉积第一电介质层，并且然后在所述第一电介质层上共形地沉积第二电介质层。

Claims (10)

1.一种半导体器件，包括：
第一鳍和第二鳍，从衬底延伸，所述第一鳍包括第一凹槽，并且所述第二鳍包括第二凹槽；
隔离区域，围绕所述第一鳍和所述第二鳍；
栅极堆叠，在所述第一鳍和所述第二鳍之上；
间隔件材料，在所述隔离区域之上并且围绕所述第一鳍和所述第二鳍，其中，所述间隔件材料的从所述第一鳍的第一侧延伸到所述第二鳍的第一部分具有第一垂直厚度，其中，所述间隔件材料的与所述第一鳍的和所述第一侧相对的第二侧相邻的第二部分具有小于所述第一垂直厚度的第二垂直厚度；以及
源极/漏极区域，在所述第一凹槽和所述第二凹槽中，所述源极/漏极区域与所述栅极堆叠相邻，其中，所述源极/漏极区域包括在所述间隔件材料的第一部分之上延伸的第一底表面和在所述间隔件材料的第二部分之上延伸的第二底表面，其中，所述第二底表面的底部比所述第一底表面的底部更靠近所述隔离区域。
2.根据权利要求1所述的器件，其中，所述第一底表面和所述第二底表面是小平面的。
3.根据权利要求1所述的器件，其中，所述第一底表面的顶部比所述第二底表面的顶部更远离所述隔离区域。
4.根据权利要求1所述的器件，其中，所述第一底表面的顶部距所述隔离区域在5nm至70nm之间的范围内。
5.根据权利要求1所述的器件，其中，所述第一垂直厚度与所述第二垂直厚度之间的差在5nm与40nm之间的范围内。
6.根据权利要求1所述的器件，其中，所述源极/漏极区域在所述间隔件材料的第一部分的侧壁上延伸。
7.根据权利要求6所述的器件，其中，所述间隔件材料的第二部分的与所述第一鳍的第二侧相邻的侧壁没有所述源极/漏极区域。
8.根据权利要求1所述的器件，其中，所述间隔件材料包括第一层的第一电介质材料和第二层的第二电介质材料。
9.一种半导体结构，包括：
第一鳍，在半导体衬底之上；
第二鳍，在所述半导体衬底之上，所述第二鳍与所述第一鳍相邻；
隔离区域，围绕所述第一鳍和所述第二鳍；
栅极间隔件材料，在所述隔离区域之上，其中，所述第一鳍的第一侧与第二鳍的第一侧之间的所述栅极间隔件材料比所述第一鳍的与所述第一鳍的第一侧相对的第二侧上的所述栅极间隔件材料延伸得更高于所述隔离区域，其中，所述第一鳍的第一侧和所述第二鳍的第一侧彼此面对；
栅极结构，沿着所述第一鳍和所述第二鳍的侧壁并且在所述第一鳍和所述第二鳍的上表面之上；以及
源极/漏极区域，在所述第一鳍和所述第二鳍上与所述栅极结构相邻，所述源极/漏极区域包括在所述第一鳍的第一侧上的面向下的第一小平面和在所述第二鳍的第二侧上的面向下的第二小平面，其中，所述源极/漏极区域的在所述第一鳍的第一侧上的第一部分在所述栅极间隔件材料的侧壁上延伸，并且所述源极/漏极区域的在所述第一鳍的第二侧上的第二部分在所述栅极间隔件材料的顶表面之上延伸，其中，所述第一部分和所述第二部分在所述隔离区域之上具有相同的高度。
10.一种用于形成半导体器件的方法，包括：
形成从半导体衬底突出的多个鳍；
在所述多个鳍之上形成栅极结构；
形成围绕所述多个鳍的隔离区域；
在所述栅极结构之上和所述多个鳍之上沉积间隔件层，其中，所述间隔件层填充在所述多个鳍中的成对的相邻鳍之间延伸的区域；
对所述间隔件层执行第一刻蚀工艺，其中，在执行所述第一刻蚀工艺之后，所述间隔件层的在所述多个鳍中的成对的相邻鳍之间延伸的内部区域内的第一剩余部分具有第一厚度，并且所述间隔件层的不在所述内部区域内的第二剩余部分具有小于所述第一厚度的第二厚度；以及
形成与所述栅极结构相邻并且在所述多个鳍之上延伸的外延源极/漏极区域，其中，所述外延源极/漏极区域的在所述内部区域内的部分与所述间隔件层的第一剩余部分分开。
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