CN107424934A - 鳍式场效应晶体管（finfet）中的源极/漏极区及其形成方法 - Google Patents

鳍式场效应晶体管（finfet）中的源极/漏极区及其形成方法 Download PDF

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Abstract

一种实施例方法包括在半导体鳍上方形成第一伪栅极堆叠件和第二伪栅极堆叠件。半导体鳍的一部分由第一伪栅极堆叠件和第二伪栅极堆叠件之间的开口暴露。该方法还包括蚀刻半导体鳍的部分以使开口延伸至半导体鳍内。在半导体鳍的俯视图中，半导体鳍的材料环绕开口。该方法还包括在半导体鳍的部分上的开口中外延生长源极/漏极区。本发明实施例涉及鳍式场效应晶体管(FINFET)中的源极/漏极区及其形成方法。

Description

鳍式场效应晶体管(FINFET)中的源极/漏极区及其形成方法
技术领域
本发明实施例涉及鳍式场效应晶体管(FINFET)中的源极/漏极区及其形成方法。
背景技术
随着集成电路(IC)日渐按比例缩小并对IC的速度要求日益增加，需要晶体管在尺寸越来越小的同时具有更高的驱动电流。场效应晶体管(FinFET)由此得到发展。在传统的FinFET中，在衬底上方形成垂直鳍结构。这种垂直鳍结构用于在横向方向上形成源极/漏极区和在鳍中形成沟道区。在形成FinFET的垂直方向上，在鳍的沟道区上方形成栅极。随后，可以在finFET上方形成层间电介质(ILD)和多个互连层。
在诸如智能电话、PDA、笔记本等的目前电子应用中，低功率和高速电路是所期望的。与传统的衬底/鳍材料(例如，硅)相比，其他半导体材料(例如，锗、硅锗、或其他III族/IV族/V族元素)具有更高迁移率和更低的有效质量，这有益于场效应晶体管(FET)的驱动电流。因此，这些其他半导体材料对于下一代FET而言是有前景的材料。
发明内容
根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：在半导体鳍上方形成第一伪栅极堆叠件和第二伪栅极堆叠件，其中，所述半导体鳍的部分由所述第一伪栅极堆叠件和所述第二伪栅极堆叠件之间的开口暴露；蚀刻所述半导体鳍的所述部分以使所述开口延伸至所述半导体鳍内，其中，在所述半导体鳍的俯视图中，所述半导体鳍的材料围绕所述开口；以及在所述半导体鳍的所述部分上的所述开口中外延生长源极/漏极区。
根据本发明的另一些实施例，还提供了一种形成半导体器件的方法，包括：在第一半导体鳍和第二半导体鳍之间的隔离区上方形成第一伪栅极堆叠件，其中，所述第一伪栅极堆叠件从所述第一半导体鳍的侧壁上方延伸至所述第二半导体鳍的侧壁上方，并且其中，沿着所述第一半导体鳍的纵向尺寸的第一线延伸穿过所述第一半导体鳍和所述第二半导体鳍；在邻近所述第一伪栅极堆叠件的所述第一半导体鳍中蚀刻第一开口；在邻近所述第一伪栅极堆叠件的所述第二半导体鳍中蚀刻第二开口；在所述第一半导体鳍上的所述第一开口中外延生长第一源极/漏极区；在所述第二半导体鳍上的所述第二开口中外延生长第二源极/漏极区；以及利用第一替代栅极堆叠件置换所述第一伪栅极堆叠件。
根据本发明的又一些实施例，还提供了一种半导体器件，包括：第一半导体鳍，从半导体衬底向上延伸；第一栅极堆叠件，位于所述器件的第一截面中的所述第一半导体鳍的侧壁上方且沿着所述第一半导体鳍的侧壁延伸；源极/漏极区，邻近所述第一栅极堆叠件，其中，在所述器件的俯视图中，所述第一半导体鳍的材料围绕所述源极/漏极区的至少底部；第一介电层，位于所述源极/漏极区上方；第一源极/漏极接触件，延伸穿过所述第一介电层且电连接至所述源极/漏极区；第二介电层，位于所述第一介电层和所述第一栅极堆叠件上方；以及栅极接触件，延伸穿过所述第二介电层并且电连接至所述第一栅极接触件。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。
图1示出了根据一些实施例的半导体器件的立体图。
图2、图3A、图3B、图4、图5A、图5B、图6、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12、图13A、图13B、图14A、图14B、图15A、和图15B示出了根据一些实施例的制造半导体器件的各个中间阶段的截面图和俯视图。
图15C示出了半导体器件的截面图。
图16A、图16B、图17A、图17B、图18A、图18B、图19A、和图19B示出了根据一些实施例的制造半导体器件的各个中间阶段的截面图和俯视图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。贯穿说明书，“基本上”用于解释由，例如，各个制造工艺的限制造成的数据精度的偏差。
各个实施例提供了一个或多个下面的非限制性益处：源极/漏极外延刻面改善；伪有源区切割图案化；改善的源极/漏极接触开口接合工艺窗口、更少的短沟道效应；更少的源极/漏极接触蚀刻工艺负载需求；改善的可靠性；减少的泄漏电流；和提高的产量。
图1以三维视图示出了鳍场效应晶体管(FinFET)30的实例。FinFET30包括在半导体衬底32上的半导体鳍36。衬底32包括隔离区38，以及鳍36突出于相邻的隔离区38之上并且形成在相邻的隔离区38之间。栅极电介质40沿着鳍36的侧壁并且位于鳍36的顶面上方，并且栅电极42位于栅极电介质40上方。栅极电介质40和栅电极42组成finFET 30中的栅极堆叠件。鳍36的被栅极电介质40/栅电极42覆盖的部分可以称为finFET30的沟道区。源极/漏极区44和46相对于栅极电介质40和栅电极42设置在鳍36的相对两侧中。截面A-A穿过finFET 30的沟道、栅极电介质40和栅电极42。截面B-B垂直于截面A-A并且沿着鳍36的纵轴和在例如源极/漏极区44和46之间的电流流动的方向上。为了清楚，随后的图是指这些参考截面。
图2、图3A、图3B、图4、图5A、图5B、图6、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12、图13A、图13B、图14A、图14B、图15A、图15B、图15C、图16A、图16B、图17A、图17B、图18A、图18B、图19A和图19B是根据一个示例性实施例的制造FinFET中的中间阶段的截面图和俯视图。图2示出了图1中示出的参考截面A-A，除了多个FinFET之外。在图3A、图3B、图5A、图5B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12、图13A、图13B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19A和图19B中，以“A”符号结尾的图示出沿着类似的截面A-A；以“B”符号结尾的图示出为沿着类似的截面B-B；图4、图6、图14A和图14B示出根据一个示例性实施例的多个FinFET的自上而下视图。图15C示出沿着类似的截面B-B截取的器件的截面图。
图2示出了衬底50。衬底50可以是掺杂的(例如，掺杂有p型或n型掺杂剂)或未掺杂的半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等。衬底50可以是晶圆，如硅晶圆。通常地，SOI衬底包括形成在绝缘层上的半导体材料的层。例如，绝缘层可以是埋氧(BOX)层、氧化硅层等。在通常为硅衬底或玻璃衬底的衬底上设置绝缘层。还可以使用诸如多层或梯度衬底的其他衬底。在一些实施例中，衬底50的半导体材料可包括硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或其组合。
衬底50具有第一区50A和第二区50B。第一区50A可以用于形成诸如NMOS晶体管(诸如n型FinFET)的n型器件。第二区50B可以用于形成诸如PMOS晶体管(诸如p型FinFET)的p型器件。尽管图2示出第一区50A和第二区50B为邻近的，取决于器件设计，可以在第一区50A和第二区50B之间设置任何数量的部件(例如，其他有源器件、隔离区、无源器件等)。
如由图2进一步示出，可以在衬底50上方设置硬掩模53。硬掩模可以包括一种或多种氧化物(例如，氧化硅层53A)和/或氮化物(例如，氮化硅层53B)层以在随后工艺步骤中的图案化期间减小对下面的衬底50的损坏。可以使用诸如原子层沉积(ALD)、化学汽相沉积(CVD)、高密度等离子体CVD(HDP-CVD)、物理汽相沉积(PVD)等的任何合适的沉积工艺来形成硬掩模53。
图3A、图3B、图4、图5A、图5B、图6、图7A和图7B示出了衬底50的图案化以形成半导体鳍52(见图7A和图7B)并且在半导体鳍52之间限定沟槽55A和55B(见图7A和图7B)，沟槽55A和55B用于随后形成隔离区。在实施例中，图案化衬底50包括光刻和蚀刻的组合。图案化衬底50可以包括多个光刻和蚀刻步骤。例如，首先参照图3A和图3B，在形成硬掩模53之后，可以在硬掩模53上方毯式沉积光刻胶材料。然后，可以通过使用光掩模，将光刻胶材料暴露于光来图案化光刻胶材料。然后，可以取决于是否使用正性光刻胶或负性光刻胶来去除光刻胶的曝光部分或未曝光部分。得到的图案化的光刻胶材料在图3A和图3B中示出为第一光刻胶57。然后，可以使用蚀刻工艺将第一光刻胶57的图案转印至硬掩模53以在硬掩模53中限定沟槽55A。第一光刻胶57的图案可以在截面A-A(见图3A)中限定沟槽55A而在截面B-B(见图3B)中不限定任何沟槽。
例如，图4示出第一光刻胶57的图案已经被转印至硬掩模53之后的硬掩模53的自上而下视图。在图4中，沿着虚线3A-3A截取由图3A提供的截面图而沿着虚线3B-3B截取由图3B提供的截面图。如由图4所示，沟槽55A的长度可以在x方向上延伸，其可以基本上平行于图3B的截面B-B。沟槽55A的宽度W1可以在y方向上延伸，其可以基本上平行于图3A的截面A-A。在一些实施例中，在y方向上的每个沟槽55A的宽度W1可以为约10nm至约1μm。在其他实施例中，宽度W1可以是不同的尺寸。
例如，在第一光刻胶57的图案被转印至硬掩模53之后，在灰化和/或湿剥离工艺中去除第一光刻胶57。随后地，在图5A和图5B中，在硬掩模53上方形成并且图案化第二光刻胶59。例如，可以在硬掩模53上方毯式沉积光刻胶材料。毯式沉积工艺可以是非共形工艺，并且可以沉积光刻胶材料以填充沟槽55A(见图5A)。然后，可以通过使用光掩模将光刻胶材料暴露于光来图案化光刻胶材料。然后，取决于所使用的是正性光刻胶或负性光刻胶，可以去除光刻胶的曝光部分或未曝光部分。得到的图案化的光刻胶材料在图5A和图5B中示出为第二光刻胶59。然后，可以使用蚀刻工艺使第二光刻胶59的图案被转印至硬掩模53以限定硬掩模53中的沟槽55B。第二光刻胶59的图案可以在截面B-B(见图5B)中限定沟槽55B而在截面A-A(见图5A)中没有限定任何附加的沟槽。
例如，图6示出第二光刻胶59的图案已经被转印至硬掩模53之后的硬掩模53的自上而下视图。在图6中，沿着虚线5A-5A截取由图5A提供的截面图而沿着虚线5B-5B截取由图5B提供的截面图。如由图5所示，沟槽55B的长度可以在y方向上延伸，其可以基本上平行于图5A的截面A-A。沟槽55B的长度还可以基本上垂直于沟槽55A的长度。沟槽55B的宽度W2可以在x方向上延伸，其可以基本上平行于图3B的截面B-B。在一些实施例中，每个沟槽55B在x方向上的宽度W2可以小于每个沟槽55A在y方向上的宽度W1。例如，宽度W2可以为约2nm至约30nm。在其他实施例中，宽度W1可以是不同的尺寸。宽度W2还进一步小于随后形成的伪栅极结构(例如，伪栅极70，见图11B)的各自的宽度(例如，在x方向上)。例如，在第二光刻胶59的图案被转印至硬掩模53之后，在灰化和/或湿剥离工艺中去除第二光刻胶59。
随后地，在如由图7A和图7B示出的蚀刻工艺期间，使用硬掩模53作为图案化掩模，将沟槽55A和55B图案化至下面的衬底50中。衬底50的蚀刻可以包括可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。随后，例如，在灰化和/或湿剥离工艺中去除光刻胶。因此，形成鳍52。鳍52从邻近的沟槽55A/55B之间的基底衬底50向上延伸。如上所述，图7A和图7B示出了垂直截面。因此，沟槽55A和55B的长度还可以基本上垂直。另外，沟槽55A的宽度W1(例如，截面A-A中的邻近鳍52之间)可以大于沟槽55B的宽度W2(例如，截面B-B中的邻近鳍52之间)。可以至少部分地由如上所述的多步光刻工艺实现宽度中的差。
在实施例中，鳍52在衬底50之上延伸至约5nm至约200nm的高度H1。在实施例中，每个鳍52可以足够长以允许在随后工艺步骤中在每个鳍52上形成多个伪栅极堆叠件。例如，在截面B-B(见图1)中的每个鳍52的临界尺寸(CD)L1可以是约5nm至约20nm，其中，从鳍52的第一侧壁至相邻鳍52的相应第一侧壁测量CD L1。在其他实施例中，鳍52可以具有不同的尺寸。
在图8A和图8B中，在相邻鳍52之间形成绝缘材料以在沟槽55A和55B中形成隔离区54(见图3A和图3B)。隔离区54的绝缘材料可以是诸如氧化硅的氧化物、氮化物等或它们的组合，并且可以通过高密度等离子体化学汽相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的CVD基材料沉积以及后固化以使其转化为另一材料，诸如氧化物)等或它们的组合形成。可以使用通过任何可接受工艺形成的其他绝缘材料。一旦形成绝缘材料，可以执行退火工艺。在示出的实施例中，隔离区54包括通过FCVD工艺形成的氧化硅。在一些实施例中，可以形成隔离区54以充满沟槽55A和55B(见图7A和图7B)并且覆盖鳍52的顶面。随后地，诸如化学机械抛光(CMP)的平坦化工艺可以去除任何过量的绝缘材料并且形成共面的隔离区54的顶面和鳍52的顶面。平坦化工艺还可以从鳍52的顶面去除掩模53(见图7A和图7B)。在其他实施例中，可以使用分离的工艺而不是通过平坦化去除掩模53。
另外，在一些实施例中，隔离区54可以包括在利用隔离区54的绝缘材料填充沟槽55A和55B之前在沟槽55A和55B的侧壁和底面上(见图7A和图7B)形成的共形衬垫(未示出)。在一些实施例中，衬垫可以包括半导体(例如，硅)氮化物、半导体(例如，硅)氧化物、热半导体(例如，硅)氧化物、半导体(例如，硅)氮氧化物、聚合物电介质、它们的组合等。衬垫的形成可以包括任何合适的方法，诸如ALD、CVD、高密度等离子体(HDP)CVD、PVD等。在这样的实施例中，衬垫可以防止(或至少减少)在隔离区54的退火期间，半导体材料从鳍52(例如，Si和/或Ge)至周围的隔离区54内的扩散。
图9A和图9B示出了隔离区54的凹进以形成浅沟槽隔离(STI)区54。隔离区54被凹进从而在第一区50A中和第二区50B中的鳍56从沿着如由图9A示出的截面A-A(见图1)的相邻的隔离区54之间突出。然而，邻近鳍52/56之间的隔离区54的至少一部分可以不沿着如由9B示出的截面B-B(见图1)被凹进。此外，隔离区54的顶面可以具有如所示的平坦的表面、凸表面、凹表面(诸如凹陷的)或它们的组合。可通过适当的蚀刻将隔离区54的顶面形成为平坦的、凸的和/或凹的。可使用可接受的蚀刻工艺使隔离区54凹进，诸如对隔离区54的材料有选择性的蚀刻工艺。例如，可使用采用蚀刻或应用材料SICONI工具或稀释的氢氟酸(dHF)的化学氧化物去除。可以形成掩蔽层以选择性地蚀刻沟槽55A中的隔离区54(见图7A)而没有蚀刻沟槽55B中的隔离区54的至少部分(见图7B)。
本领域普通的技术人员容易理解，关于图2至图9B描述的工艺仅仅是如何可以形成鳍56的一个实例。在其他实施例中，可在衬底50的顶面上方形成介电层；可穿过介电层蚀刻沟槽；可在沟槽中外延生长同质外延结构；并且可使介电层凹进使得同质外延结构从介电层突出以形成鳍。仍在其他实施例中，异质外延结构可用于鳍。例如，可使图7A和图7B中的半导体条52凹进，并且可使不同于半导体条52的材料在它们的位置外延生长。还在另外的实施例中，可在衬底50的顶面上方形成介电层；可穿过介电层蚀刻沟槽；可使用不同于衬底50的材料在沟槽中外延生长异质外延结构；并且可使介电层凹进使得异质外延结构从介电层突出以形成鳍56。在其中外延生长同质外延或异质外延结构的一些实施例中，尽管可同时使用原位和注入掺杂，但可在生长期间将生长的材料原位掺杂，这可避免之前和之后的注入。此外，在NMOS区中外延生长与PMOS区中的材料不同的材料可能是有利的。在各个实施例中，鳍56可包括硅锗(SixGe1-x，其中x可以是在约0至100之间)、碳化硅、纯或基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等。例如，形成III-V族化合物半导体的可使用的材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
在图9A和图9B中，可在鳍56、鳍52和/或衬底50中形成适当的阱。例如，可在第一区50A中形成P阱，并且可在第二区50B中形成N阱。
可使用光刻胶或其他掩模(未示出)可以实现用于不同区50A和50B的不同注入步骤。例如，在第一区50A中的鳍56和隔离区54上方形成光刻胶。光刻胶被图案化以暴露诸如PMOS区的衬底50的第二区50B。可通过使用旋涂技术形成光刻胶并且可使用可接受的光刻技术将光刻胶图案化。一旦光刻胶被图案化，在第二区50B中执行n型杂质注入，并且光刻胶可充当掩模以基本上防止n型杂质被注入至诸如NMOS区的第一区50A中。在第一区中注入至等于或小于1018cm-3的浓度(诸如在从约1017cm-3至约1018cm-3的范围内)的n型杂质可以是磷、砷等。在注入后，例如通过可接受的灰化工艺去除光刻胶。
在第二区50B的注入之后，在第二区50B中的鳍56和隔离区54上方形成光刻胶。光刻胶被图案化以暴露诸如NMOS区的衬底50的第一区50A。可通过使用旋涂技术形成光刻胶并且可使用可接受的光刻技术将光刻胶图案化。一旦光刻胶被图案化，可在第一区50A中执行p型杂质注入，并且光刻胶可充当掩模以基本上防止p型杂质被注入至诸如PMOS区的第二区中。在第一区中注入至等于或小于1018cm-3的浓度(诸如在从约1017cm-3至约1018cm-3的范围内)的p型杂质可以是硼、BF2等。在注入后，例如通过可接受的灰化工艺去除光刻胶。
在第一区50A和第二区50B的注入后，可执行退火以活化被注入的p型杂质和n型杂质。注入可在例如NMOS区的第一区50A中形成p阱，并在例如PMOS区的第二区50B中形成n阱。在一些实施例中，尽管可同时使用原位和注入掺杂，但可在生长期间，原位掺杂外延鳍的生长的材料，这可避免注入。
在图10A和图10B中，在鳍56上和隔离区54上方形成伪介电层58。例如，伪介电层58可以是氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术、CVD、PVD、ALD、它们的组合等被沉积或热生长。尽管示出的实施例公开鳍56和隔离区54上的伪介电层58，但是在其他实施例中，伪介电层58可以仅选择性地形成在半导体材料上(例如，仅在鳍56上)并且不在隔离区54上形成。在伪介电层58上方形成伪栅极层60，并在伪栅极层60上方形成掩模层62。可在伪介电层58上方沉积伪栅极层60，然后诸如通过CMP将伪栅极层60平坦化。可在伪栅极层60上方沉积掩模层62。例如，伪栅极层60可由多晶硅制成，但是还可使用对隔离区54的蚀刻具有高蚀刻选择性的其他材料。例如，掩模层62可包括氮化硅等。在该实例中，横跨第一区50A和第二区50B形成单一的伪栅极层60和单一的掩模层62。在其他实施例中，可在第一区50A和第二区50B中形成分开的伪栅极层，并且可在第一区50A和第二区50B中形成分开的掩模层。
在图11A和图11B中，可以使用可接受的光刻和蚀刻技术图案化掩模层62以在第一区50A中形成掩模72和在第二区50B中形成掩模78。然后，可通过可接受的蚀刻技术将掩模72和掩模78的图案转印至伪栅极层60和伪介电层58以在第一区50A中形成伪栅极堆叠件70和在第二区50B中形成伪栅极堆叠件76。伪栅极堆叠件70和伪栅极堆叠件76覆盖鳍56的相应的沟道区。伪栅极堆叠件70和伪栅极堆叠件76也可以具有基本上垂直于相应的外延鳍的纵向尺寸的纵向尺寸(见，例如，图12)。
参照图11B，伪栅极堆叠件70和伪栅极堆叠件76的图案化可以在邻近的伪栅极堆叠件70和伪栅极堆叠件76之间限定开口66。开口66可以暴露鳍56的顶面。每个鳍52/56可以设置在多个伪栅极70/76下方。例如，鳍52/56可以设置在至少三个伪栅极堆叠件70/76下方。已经观察到，通过在多个伪栅极下方设置鳍52/56，在开口66之后可以改善蚀刻鳍56的上表面的拓扑。例如，鳍56的上表面可以更平坦。已经观察到，通过增加开口66的图案密度和均匀性(例如，通过提供更多的伪栅极堆叠件70和伪栅极堆叠件76)，可以减小对蚀刻开口66的蚀刻负载需求。因此，在蚀刻之后，可以改善顶面鳍56的形貌。
另外，伪栅极堆叠件70和伪栅极堆叠件76的至少一个子集跨越隔离区54上方和邻近鳍52/56之间的整个距离，并且每个鳍52的侧壁可以直接地设置在相应的伪栅极堆叠件70或伪栅极堆叠件76下方。在实施例中，沿着每个鳍52/56和相应的隔离区54的界面延伸的线也可以延伸穿过伪栅极堆叠件70或伪栅极堆叠件76。例如，伪栅极堆叠件70包括在第一区50A中的STI区54之上直接设置的并且与STI区54对准的伪栅极堆叠件70A，以及伪栅极堆叠件76包括在第二区50B中的STI区54之上直接设置的并且与STI区54对准的伪栅极堆叠件76A。在各个实施例中，截面B-B中的伪栅极堆叠件70A和伪栅极堆叠件76A的每个的宽度W3大于下面的STI区54的相应的宽度W2。例如，在宽度W2为约2nm至约30nm的实施例中，伪栅极堆叠件70A和伪栅极堆叠件76A的宽度W3可以为约10nm至约45nm。在其他实施例中，宽度W2和/或宽度W3可以具有不同的值。
图12示出在第一区50A或第二区50B中的伪栅极70/76和下面的鳍52/56的俯视图。在图9的俯视图中，沿着虚线8A-8A截取由图8A提供的截面图而沿着虚线8B-8B截取由图8B提供的截面图。另外，在图12中，以虚线示出鳍52/56的设置在伪栅极70/76下方的部分以用于参考。如由图12所示，每个鳍52/56从第一伪栅极70/76下方延伸至第二伪栅极70/76下方，并且鳍52/56的边缘52A(例如，相对的侧壁)设置在伪栅极70/76下方。例外，伪栅极70/76的宽度(例如，沿着x方向)可以在x方向上跨越邻近的鳍52/56(例如，沿着鳍52/56的纵向尺寸并且垂直于伪栅极70/76的纵向尺寸)之间的距离。
在图13A和图13B中，可以在相应的伪栅极堆叠件70和伪栅极堆叠件76和/或鳍56的暴露表面上形成栅极间隔件80。热氧化或沉积，以及随后的各向异性蚀刻可形成栅极间隔件80。
在栅极间隔件80的形成之后，可以进行用于轻掺杂的源极/漏极(LDD)区的注入。与以上图9A和图9B中论述的注入类似，诸如光刻胶的掩模可以形成在第一区50A(例如，NMOS区)上方，同时暴露第二区50B(例如，PMOS区)，并且p型杂质可以被注入至第二区50B中的暴露鳍56内。然后可以去除掩模。随后地，可在第二区50B上方形成诸如光刻胶的掩模，同时暴露第一区50A，并且可将n型杂质注入至第一区50A中的暴露鳍56内。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂源极/漏极区可具有从约1015cm-3至约1016cm-3的杂质的浓度。退火可用于活化注入的杂质。
如由图13B进一步所示，可以进行蚀刻以延伸开口66至鳍52/56的半导体材料内。已经观察到，通过增加开口66的图案密度和均匀性(例如，通过提供更多的伪栅极堆叠件70和伪栅极堆叠件76)，可以减小对蚀刻开口66至鳍52/56的半导体材料内的蚀刻负载需求。因此，在蚀刻之后，可以改善顶面鳍56的形貌。在蚀刻期间，栅极间隔件80和硬掩模72/78可以掩蔽蚀刻后的下面的伪栅极层60和鳍56/52的部分。得到的鳍56/52中的开口66的部分可以被鳍56/52的半导体材料的所有侧围绕。
例如，参照由图14A和图14B提供的俯视图，示出了鳍56/52中的开口的侧壁。在图14A中，沿着虚线13A-13A截取由图13A提供的截面图而沿着虚线13B-13B截取由图13B提供的截面图。如图所示，鳍56/52中的开口66的一部分可以在所有侧上被同一半导体材料围绕(例如，鳍56/52的半导体材料)。在其他实施例中，开口66可以在至少两个相对侧上(例如，与间隔件80的侧壁对准的侧)由同一半导体材料围绕。在这样的实施例中，开口66的其他侧可以以STI区54为边界。
已经观察到，当源极/漏极区随后在鳍56/52上的开口66中生长时，在外延期间可以提供更均匀的条件，这减少了刻面的形成，减少了短沟道效应(例如，由于随后形成的源极/漏极区的增加的尺寸)，提高了均匀性，减少缺陷等。另外，与介电材料(例如，隔离区54的材料)相比，当在半导体材料(例如，鳍52/56的材料)上执行外延工艺时形成改善的外延区(例如，具有减少的刻面和/或短沟道效应)。
在图15A和图15B中，在鳍56上的开口66中形成外延的源极/漏极区82和84。在第一区50A中，在鳍56中形成外延的源极/漏极区82，从而至少一个伪栅极70设置在外延的源极/漏极区82的各个相邻配对之间。在一些实施例中，外延的源极/漏极区82可延伸至鳍52中。在第二区50B中，在鳍56中形成外延的源极/漏极区84，从而至少一个伪栅极堆叠件76设置在外延的源极/漏极区84的各个相邻配对之间。在一些实施例中，外延的源极/漏极区84可延伸至鳍52中。在一些实施例中，由于外延的源极/漏极区82和84形成在开口66中，所以在俯视图中鳍52/56的半导体材料可以环绕至少外延的源极/漏极区82和84的底部。
在实施例中，每个外延的源极/漏极区82和84在开口66的底面之上延伸至约5nm至约200nm的高度H2。另外，在截面B-B(见图1)中的每个外延的源极/漏极区82和84的CD L2可以为约10nm至约20nm，其中，从外延的源极/漏极区82和84的第一侧壁至邻近的外延的源极/漏极区82和84的相应的第一侧壁测量CD L2。在其他实施例中，外延的源极/漏极区82和/或84可以具有不同的尺寸。
在，例如NMOS区的第一区50A中的外延的源极/漏极区82可以通过掩蔽例如PMOS区的第二区50B形成。然后，第一区50A中的外延的源极/漏极区82在鳍56/52的半导体材料上的开口66中外延生长。在一些实施例中，在掩蔽第二区50B的同时，可以在第一区50A中的鳍56/52中图案化开口66，并且第一区50A中的鳍56/52与第二区50B中的开口66形成在不同的时间。例如，在开口66延伸至第二区50B中的鳍56/52内之前或之后，可以生长外延的源极/漏极区82。
外延的源极/漏极区82可包括诸如适用于n型FinFET的任何可接受的材料。例如，如果鳍56为硅，则外延的源极/漏极区82可包括硅、SiC、SiCP、SiP等。外延的源极/漏极区82的晶格常数可以不同于鳍56/52的晶格常数。外延的源极/漏极区82可具有从鳍56的相应表面凸起的表面并且可具有刻面。随后地，可以去除第二区50B上的掩模。
在例如PMOS区域的第二区50B中的外延的源极/漏极区84可以通过掩蔽例如NMOS区的第一区50A，并且在第二区50B中的鳍56/52的半导体材料上的开口66中外延生长外延的源极/漏极区84来形成。在一些实施例中，可以在掩蔽第一区50A的同时，在第二区50B中的鳍56/52中图案化开口66，第一区区50A的形成时间不同于第二区50B中开口66的形成时间。例如，在开口66延伸至第一区50A中的鳍56/52内之前或之后，可以生长外延的源极/漏极区84。
外延的源极/漏极区84可包括诸如适用于p型FinFET的任何可接受的材料。例如，如果鳍56为硅，则外延源极/漏极区84可包括SiGe、SiGeB、Ge、GeSn等。外延的源极/漏极区84的晶格常数可以不同于鳍56/52。外延的源极/漏极区84可具有从鳍56的相应表面凸起的表面并且可具有刻面。随后地，可以去除第一区50A上的掩模。
因为外延的源极/漏极区82和84形成在由同一半导体材料围绕的开口中，所以外延的源极/漏极区82和84可以具有比在半导体材料和绝缘材料两者上形成的外延区更少的刻面。例如，图15C示出具有在半导体材料202和绝缘材料204两者上形成的外延的源极/漏极区206的器件200。如由图15C所示，外延的源极/漏极区206可以具有比外延的源极/漏极区82和84(见图15B)更多的刻面。例如，外延的源极/漏极区206的顶面206A可以相对不平坦并且比外延的源极/漏极区82和84的相应的顶面(见图15B)更不平坦。已经观察到，通过使用在此描述的工艺形成具有更少刻面的外延的源极/漏极区82和84，可以提供各种益处，诸如，用于随后形成的源极/漏极接触件(例如，接触件102/104，见图19B)的更大和更可靠的接合表面、对在随后工艺步骤中的源极/漏极接触件开口蚀刻更小的工艺需求、更少的短沟道效应、更少的制造缺陷、改善的可靠性、减小的泄漏电流、或它们的组合。例如，如由图15C所示，顶面206A的相对小尺寸/均匀性的缺乏可以导致用于形成源极/漏极接触件208的相对较小接合窗口。因此，可以在更严格的图案化需求下形成源极/漏极接触件208，并且源极/漏极接触件208可能与外延的源极/漏极区206未对准。
与用于形成轻掺杂源极/漏极区的前面讨论的工艺类似，外延的源极/漏极区82和84和/或外延鳍可以注入有掺杂剂以形成源极/漏极区，随后退火。源极/漏极区可以具有从约1019cm-3至约1021cm-3范围内的杂质浓度。用于在，例如，NMOS区的第一区50A中的源极/漏极区的n型杂质可以是先前讨论的任何n型杂质，并且用于，例如，PMOS区的第二区50B中的源极/漏极区的p型杂质可以是先前讨论的任何p型杂质。在其他实施例中，可在生长期间，原位掺杂外延的源极/漏极区82和84。
在图16A和图16B中，在图15A和图15B中示出的结构上方沉积ILD 88。在实施例中，ILD 88是由可流动CVD形成的可流动膜。在一些实施例中，ILD 88由诸如磷-硅酸盐玻璃(PSG)、硼-硅酸盐玻璃(BSG)、硼-掺杂磷-硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等的介电材料形成，并且可通过诸如CVD或PECVD的任何适当方法沉积。在一些实施例中，可以形成ILD 88以覆盖伪栅极堆叠件70/76的顶面(包括掩模72和78，见图15A和图15B)。随后地，可执行诸如CMP的平坦化工艺以使ILD 88的顶面与伪栅极堆叠件70和76的顶面齐平。CMP还可去除伪栅极堆叠件70和76上的掩模72和78。因此，通过ILD 88暴露伪栅极堆叠件70和76的顶面。在其他实施例中，使用分开的工艺而不是ILD 88的平坦化去除掩模72和78。
在图17A和图17B中，在蚀刻步骤中去除伪栅极堆叠件70和76，从而在栅极间隔件80之间形成凹槽90。每个凹槽90暴露相应的鳍56的沟道区。每个沟道区设置在外延的源极/漏极区82和84的相邻对之间。
在图18A和图18B中，栅极介电层92和96以及栅电极94和98形成为用于替代栅极。在凹槽90中共形沉积栅极介电层92和96，诸如在鳍56的顶面和侧壁上和在栅极间隔件80的侧壁上，以及在ILD 88的顶面上。根据一些实施例，栅极介电层92和96包括氧化硅、氮化硅或其多层。在其他实施例中，栅极介电层92和96包括高k介电材料，并且在这些实施例中，栅极介电层92和96可具有大于约7.0的k值，并且可包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或硅酸盐及其组合。栅极介电层92和96的形成方法可包括分子束沉积(MBD)、原子层沉积(ALD)、PECVD等。
接下来，分别在栅极介电层92和96上方沉积栅电极94和98，并且填充凹槽90的剩余部分。栅电极94和98可以由含金属的材料制成，诸如TiN、TaN、TaC、Co、Ru、Al、它们的组合或它们的多层。在栅电极94和98的填充之后，可执行诸如CMP的平坦化工艺以去除栅极介电层92和96以及栅电极94和98的材料的过量部分，其中，该过量部分位于ILD 88的顶面上方。所得的栅电极94和98以及栅极介电层92和96的材料的剩余部分因此形成所得的FinFET的替代栅极堆叠件95和99。
栅极介电层92和96的形成可同时发生从而栅极介电层92和96由相同材料制成，并且栅电极94和98的形成可同时发生，从而栅电极94和98由相同材料制成。然而，在其他实施例中，可通过不同工艺形成栅极介电层92和96，从而栅极介电层92和96可由不同材料制成，并且可通过不同工艺形成栅电极94和98，从而栅电极94和98可由不同材料制成。当使用不同工艺时，各种掩蔽步骤可用于掩蔽和暴露适当区。
如图18B中所示，一些替代栅极堆叠件95和99(标记为95A或99A)是可用于向鳍56内的沟道区施加适当电压并且可以将所得的FinFET导通和/或关闭的功能栅极堆叠件。其他替代栅极堆叠件95和99(标记为95B或99B)是在隔离区54上设置的伪栅极堆叠件。伪栅极堆叠件95B和99B可不用于将所得的FinFET导通和/或关闭。例如，在所得的器件中，伪栅极堆叠件95B和99B可以与所得器件中的其他导电通孔和/或导电线电隔离。
在图19A和图18B中，在ILD 88上方沉积ILD 100。如由图19A和图19B进一步示出的，穿过ILD 100和ILD 88形成接触件102和104，并且穿过ILD 100形成接触件106和108。在实施例中，ILD 100是由可流动CVD方法形成的可流动膜。在一些实施例中，ILD 100由诸如PSG、BSG、BPSG、USG等的介电材料形成并且可以通过诸如CVD和PECVD的任何合适的方法沉积。穿过ILD 88和100形成接触件102和104的开口。穿过ILD 100形成接触件106和108的开口。这些开口可全部同时地形成在同一工艺中或分开的工艺中。例如，为了易于说明，图19B在单一截面中示出接触件102、104、106、和108。在其他实施例中，接触件102、104、106、和108可以设置在不同截面中。例如，包括接触件102和/或104的截面可以或可以不包括接触件106和/或108。
可使用可接受的光刻和蚀刻技术形成开口。在开口中形成诸如扩散阻挡层、粘合层等的衬垫和导电材料。衬垫可包括钛、氮化钛、钽、氮化钽等。导电材料可为铜、铜合金、银、金、钨、铝、镍等。可执行诸如CMP的平坦化工艺以从ILD 100的表面去除过量材料。剩余的衬垫和导电材料在开口中形成接触件102和104。可执行退火工艺以分别在外延的源极/漏极区82和84以及接触件102和104之间的界面处形成硅化物。接触件102物理地和电连接至外延的源极/漏极区82，接触件104物理地和电连接至外延的源极/漏极区84，接触件106物理地和电连接至功能栅极堆叠件95A的栅电极94，以及接触件108物理地和电连接至功能栅极堆叠件99A的栅电极98。因为外延的源极/漏极区82和84形成有更少的刻面，所以可以为接触件102和104提供具有改善的平坦性的接合面积(例如，在外延的源极/漏极区82和84)，这减少了制造缺陷。例如，与图15C的外延的源极/漏极区206上的接触件208的接合面积相比，相应的外延的源极/漏极区82和84上的接触件102和104的接合面积更平坦和更大。因此，可以提高制造工艺的可靠性和产量。此外，由于使用实施例工艺形成的外延源极/漏极区82和84的更大尺寸(例如，与图15C的外延源极/漏极区206相比)，还可以改善所得的FinFET器件的电性能。改善的电性能可以包括减少的短沟道效应、减少的泄露、更低的寄生电容、它们的组合等。
ILD 100可以覆盖伪栅极堆叠件95B和99B的整个顶面，并且没有接触件可穿过ILD100延伸至伪栅极堆叠件95B和99B。因此，在所得的器件中，伪栅极堆叠件95B和99B可以与所得器件中的其他导电线和/或导电通孔电隔离。在其他实施例中，接触件(例如，类似于接触件106和/或108)还可以形成在ILD 100中以电连接伪栅极堆叠件95B和99B的栅电极。
因此，如上所述，可以在邻近的伪栅极堆叠件之间的半导体鳍中图案化凹槽。半导体鳍可以跨越邻近的伪栅极堆叠件之间的整个距离。在器件的俯视图中，凹槽可以由半导体鳍的同一材料围绕。随后地，在半导体鳍的材料上的凹槽中形成源极/漏极外延区。因为源极/漏极外延在半导体材料上执行并且在所有侧上由同一材料围绕，外延源极/漏极区可以形成有更少的刻面、减少的缺陷、减少的短沟道效应等。
根据实施例，一种方法包括在半导体鳍上方形成第一伪栅极堆叠件和第二伪栅极堆叠件。半导体鳍的一部分由第一伪栅极堆叠件和第二伪栅极堆叠件之间的开口暴露。该方法还包括蚀刻半导体鳍的部分以使开口延伸至半导体鳍内。在半导体鳍的俯视图中，半导体鳍的材料围绕开口。该方法还包括在半导体鳍的部分上的开口中外延生长源极/漏极区。
根据另一实施例，一种方法包括在第一半导体鳍和第二半导体鳍之间的隔离区上方形成第一伪栅极堆叠件。第一伪栅极堆叠件从第一半导体鳍的侧壁上方延伸至第二半导体鳍的侧壁上方，并且沿着第一半导体鳍的纵向尺寸的第一线延伸穿过第一半导体鳍和第二半导体鳍。该方法还包括在邻近第一伪栅极堆叠件的第一半导体鳍中蚀刻第一开口，在邻近第一伪栅极堆叠件的第二半导体鳍中蚀刻第二开口，在第一半导体鳍上的第一开口中外延生长第一源极/漏极区，在第二半导体鳍上的第二开口中外延生长第二源极/漏极区，以及用第一替代栅极堆叠件置换第一伪栅极堆叠件。
根据又另一实施例，一种器件包括从半导体衬底向上延伸的第一半导体鳍、在该器件的第一截面中的第一半导体鳍的侧壁上方且沿着第一半导体鳍的侧壁延伸的第一栅极堆叠件、和邻近第一栅极堆叠件的源极/漏极区。在该器件的俯视图中，第一半导体鳍的材料围绕源极/漏极区的至少底部。该器件还包括源极/漏极区上方的第一介电层、延伸穿过第一介电层且电连接至源极/漏极区的第一源极/漏极接触件、位于第一介电层和第一栅极堆叠件上方的第二介电层、以及延伸穿过第二介电层和电连接至第一栅极堆叠件的栅极接触件。
根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：在半导体鳍上方形成第一伪栅极堆叠件和第二伪栅极堆叠件，其中，所述半导体鳍的部分由所述第一伪栅极堆叠件和所述第二伪栅极堆叠件之间的开口暴露；蚀刻所述半导体鳍的所述部分以使所述开口延伸至所述半导体鳍内，其中，在所述半导体鳍的俯视图中，所述半导体鳍的材料围绕所述开口；以及在所述半导体鳍的所述部分上的所述开口中外延生长源极/漏极区。
在上述方法中，外延生长所述源极/漏极区包括沿着所述第一伪栅极堆叠件和所述第二伪栅极堆叠件的侧壁外延生长所述源极/漏极区。
在上述方法中，所述第一伪栅极堆叠件还在半导体衬底中的隔离区上方延伸。
在上述方法中，所述第一伪栅极堆叠件从所述半导体鳍延伸至附加的半导体鳍，其中，在所述半导体鳍和所述附加的半导体鳍之间设置所述隔离区。
在上述方法中，还包括在所述第二伪栅极堆叠件的与所述第一伪栅极堆叠件相对的侧上设置的第三伪栅极堆叠件，其中，在所述第一伪栅极堆叠件下方设置所述半导体鳍的第一侧壁，并且其中，在所述第三伪栅极堆叠件下方设置与所述第一侧壁相对的所述半导体鳍的第二侧壁。
在上述方法中，还包括：利用第一替代栅极堆叠件置换所述第一伪栅极堆叠件；以及利用第二替代栅极堆叠件置换所述第二伪栅极堆叠件。
在上述方法中，所述第一替代栅极堆叠件是伪栅极堆叠件，并且其中，在穿过所述介电层形成电连接至所述第二替代栅极堆叠件的栅极接触件之后，介电层覆盖所述第一替代栅极堆叠件的整个顶面。
根据本发明的另一些实施例，还提供了一种形成半导体器件的方法，包括：在第一半导体鳍和第二半导体鳍之间的隔离区上方形成第一伪栅极堆叠件，其中，所述第一伪栅极堆叠件从所述第一半导体鳍的侧壁上方延伸至所述第二半导体鳍的侧壁上方，并且其中，沿着所述第一半导体鳍的纵向尺寸的第一线延伸穿过所述第一半导体鳍和所述第二半导体鳍；在邻近所述第一伪栅极堆叠件的所述第一半导体鳍中蚀刻第一开口；在邻近所述第一伪栅极堆叠件的所述第二半导体鳍中蚀刻第二开口；在所述第一半导体鳍上的所述第一开口中外延生长第一源极/漏极区；在所述第二半导体鳍上的所述第二开口中外延生长第二源极/漏极区；以及利用第一替代栅极堆叠件置换所述第一伪栅极堆叠件。
在上述方法中，在所述第一半导体鳍的俯视图中，所述第一半导体鳍的材料完全围绕所述第一开口。
在上述方法中，还包括：形成邻近所述第一半导体鳍上的所述第一伪栅极堆叠件的第二伪栅极堆叠件；在外延生长所述第一源极/漏极区之后，利用第二替代栅极堆叠件置换所述第二伪栅极堆叠件；在所述第一替代栅极堆叠件和所述第二替代栅极堆叠件上方沉积第一介电层；以及形成延伸穿过所述第一介电层并且电连接至所述第二替代栅极堆叠件的栅极接触件。
在上述方法中，还包括：在所述第一源极/漏极区和所述第二源极/漏极区上方形成第二介电层；形成穿过所述第二介电层且电连接至所述第一源极/漏极区的第一源极/漏极接触件；以及形成穿过所述第二介电层且电连接至所述第二源极/漏极区的第二源极/漏极接触件。
在上述方法中，在沿着垂直于所述第一线的第二线截取的截面图中，所述第一伪栅极堆叠件沿着所述第一半导体鳍和所述第二半导体鳍的侧壁延伸。
在上述方法中，还包括：沿着所述第一半导体鳍上方的所述第一伪栅极堆叠件的侧壁形成间隔件，其中，所述第一开口和所述间隔件的侧壁对准。
根据本发明的又一些实施例，还提供了一种半导体器件，包括：第一半导体鳍，从半导体衬底向上延伸；第一栅极堆叠件，位于所述器件的第一截面中的所述第一半导体鳍的侧壁上方且沿着所述第一半导体鳍的侧壁延伸；源极/漏极区，邻近所述第一栅极堆叠件，其中，在所述器件的俯视图中，所述第一半导体鳍的材料围绕所述源极/漏极区的至少底部；第一介电层，位于所述源极/漏极区上方；第一源极/漏极接触件，延伸穿过所述第一介电层且电连接至所述源极/漏极区；第二介电层，位于所述第一介电层和所述第一栅极堆叠件上方；以及栅极接触件，延伸穿过所述第二介电层并且电连接至所述第一栅极接触件。
在上述半导体器件中，还包括：在所述源极/漏极区的与所述第一栅极堆叠件相对的侧上设置的第二栅极堆叠件，其中，在垂直于所述第一截面的所述器件的第二截面中，在所述第二栅极堆叠件下方设置所述第一半导体鳍的第一侧壁。
在上述半导体器件中，还包括与所述第一半导体鳍的所述第一侧壁形成界面的隔离区，其中，所述第二栅极堆叠件在所述隔离区上方延伸。
在上述半导体器件中，还包括：从所述半导体衬底向上延伸并且在所述隔离区的与所述第一半导体鳍相对的侧上设置的第二半导体鳍，其中，在所述器件的所述第二截面中，在所述第二栅极堆叠件下方设置所述第二半导体鳍的第二侧壁。
在上述半导体器件中，所述第二介电层覆盖所述第二栅极堆叠件的整个顶面。
在上述半导体器件中，还包括：在所述第一栅极堆叠件的与所述第二栅极堆叠件相对的侧上设置的第三栅极堆叠件，其中，在所述器件的所述第二截面中的所述第三栅极堆叠件下方设置所述第一半导体鳍的第三侧壁，并且其中，所述第一半导体鳍的所述第三侧壁与所述第一半导体鳍的所述第一侧壁相对。
在上述半导体器件中，还包括：在所述第一栅极堆叠件和所述源极/漏极区之间设置的栅极间隔件，其中，所述栅极间隔件的侧壁与所述源极/漏极区的所述底部的侧壁对准。
上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
在半导体鳍上方形成第一伪栅极堆叠件和第二伪栅极堆叠件，其中，所述半导体鳍的部分由所述第一伪栅极堆叠件和所述第二伪栅极堆叠件之间的开口暴露；
蚀刻所述半导体鳍的所述部分以使所述开口延伸至所述半导体鳍内，其中，在所述半导体鳍的俯视图中，所述半导体鳍的材料围绕所述开口；以及
在所述半导体鳍的所述部分上的所述开口中外延生长源极/漏极区。
2.根据权利要求1所述的方法，其中，外延生长所述源极/漏极区包括沿着所述第一伪栅极堆叠件和所述第二伪栅极堆叠件的侧壁外延生长所述源极/漏极区。
3.根据权利要求1所述的方法，其中，所述第一伪栅极堆叠件还在半导体衬底中的隔离区上方延伸。
4.根据权利要求3所述的方法，其中，所述第一伪栅极堆叠件从所述半导体鳍延伸至附加的半导体鳍，其中，在所述半导体鳍和所述附加的半导体鳍之间设置所述隔离区。
5.根据权利要求1所述的方法，还包括在所述第二伪栅极堆叠件的与所述第一伪栅极堆叠件相对的侧上设置的第三伪栅极堆叠件，其中，在所述第一伪栅极堆叠件下方设置所述半导体鳍的第一侧壁，并且其中，在所述第三伪栅极堆叠件下方设置与所述第一侧壁相对的所述半导体鳍的第二侧壁。
6.根据权利要求1所述的方法，还包括：
利用第一替代栅极堆叠件置换所述第一伪栅极堆叠件；以及
利用第二替代栅极堆叠件置换所述第二伪栅极堆叠件。
7.根据权利要求6所述的方法，其中，所述第一替代栅极堆叠件是伪栅极堆叠件，并且其中，在穿过所述介电层形成电连接至所述第二替代栅极堆叠件的栅极接触件之后，介电层覆盖所述第一替代栅极堆叠件的整个顶面。
8.一种形成半导体器件的方法，包括：
在第一半导体鳍和第二半导体鳍之间的隔离区上方形成第一伪栅极堆叠件，其中，所述第一伪栅极堆叠件从所述第一半导体鳍的侧壁上方延伸至所述第二半导体鳍的侧壁上方，并且其中，沿着所述第一半导体鳍的纵向尺寸的第一线延伸穿过所述第一半导体鳍和所述第二半导体鳍；
在邻近所述第一伪栅极堆叠件的所述第一半导体鳍中蚀刻第一开口；
在邻近所述第一伪栅极堆叠件的所述第二半导体鳍中蚀刻第二开口；
在所述第一半导体鳍上的所述第一开口中外延生长第一源极/漏极区；
在所述第二半导体鳍上的所述第二开口中外延生长第二源极/漏极区；以及
利用第一替代栅极堆叠件置换所述第一伪栅极堆叠件。
9.根据权利要求8所述的方法，其中，在所述第一半导体鳍的俯视图中，所述第一半导体鳍的材料完全围绕所述第一开口。
10.一种半导体器件，包括：
第一半导体鳍，从半导体衬底向上延伸；
第一栅极堆叠件，位于所述器件的第一截面中的所述第一半导体鳍的侧壁上方且沿着所述第一半导体鳍的侧壁延伸；
源极/漏极区，邻近所述第一栅极堆叠件，其中，在所述器件的俯视图中，所述第一半导体鳍的材料围绕所述源极/漏极区的至少底部；
第一介电层，位于所述源极/漏极区上方；
第一源极/漏极接触件，延伸穿过所述第一介电层且电连接至所述源极/漏极区；
第二介电层，位于所述第一介电层和所述第一栅极堆叠件上方；以及
栅极接触件，延伸穿过所述第二介电层并且电连接至所述第一栅极接触件。
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