CN103456770A - 具有嵌入式应变诱导图案的半导体装置及其形成方法 - Google Patents

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Abstract

提供了一种具有嵌入式应变诱导图案的半导体装置及其形成方法。在半导体装置中，第一有源区域具有第一∑形状，第二有源区域具有第二∑形状。当垂直于基底并且经过第一区域中的第一栅电极的侧表面的线被限定为第一垂直线时，当垂直于基底并且经过第二区域中的第二栅电极的侧表面的线被限定为第二垂直线时，当第一垂直线和第一沟槽之间的最短距离被限定为第一水平距离时，当第二垂直线和第二沟槽之间的最短距离被限定为第二水平距离时，第一水平距离和第二水平距离之间的差等于或小于1nm。

Description

具有嵌入式应变诱导图案的半导体装置及其形成方法
技术领域
本发明构思的实施例涉及具有嵌入基底中的应变诱导图案（strain-inducing pattern）的半导体装置及形成该半导体装置的方法。
背景技术
为了改善半导体装置的电特性，已经研究了应变技术。例如，已经识别出可以通过向通道区域施加应力来改善载流子迁移率。
发明内容
本发明构思的实施例提供具有在规则的位置处形成为遍及基底的应变诱导图案的半导体装置。
本发明构思的其它实施例提供了形成具有在规则的位置处形成为遍及基底的应变诱导图案的半导体装置的方法。
本发明构思的另一实施例提供了一种应用了具有应变诱导图案的半导体装置的电子设备。
在一方面，一种半导体装置包括：基底，具有第一区域和第二区域，第二区域的图案密度高于第一区域的图案密度，基底在延伸的水平方向上延伸。第一有源区域，限定在第一区域中；第一栅电极，位于第一有源区域上；第一沟槽，在第一有源区域中并且与第一栅电极偏移对齐；第一应变诱导图案，位于第一沟槽中；第二有源区域，限定在第二区域中；第二栅电极，位于第二有源区域上；第二沟槽，在第二有源区域中并且与第二栅电极偏移对齐；第二应变诱导图案，位于第二沟槽中，其中，第一有源区域具有与第一沟槽部分地形成边界的第一∑形状的构造，第二有源区域具有与第二沟槽部分地形成边界的第二∑形状的构造，其中，与基底的延伸的水平方向垂直并且横过第一栅电极的侧表面的垂直线被限定为第一垂直线，其中，与基底的延伸的水平方向垂直并且横过第二栅电极的侧表面的垂直线被限定为第二垂直线，其中，第一垂直线和第一沟槽之间的最短距离被限定为第一水平距离，其中，第二垂直线和第二沟槽之间的最短距离被限定为第二水平距离，其中，第一水平距离和第二水平距离之间的差异等于或小于1nm。
在一个实施例中，第一有源区域包括：第一上表面，面对第一栅电极；第一上侧表面，面对第一应变诱导图案，并位于第一上表面下方；第一下侧表面，面对第一应变诱导图案，并位于第一上侧表面下方；第一上边缘，设置在第一上表面和第一上侧表面之间；第一中间边缘，设置在第一上侧表面和第一下侧表面之间，第一中间边缘比第一上边缘更加靠近第一垂直线，第一水平距离是第一垂直线和第一中间边缘之间的水平距离，第二有源区域包括：第二上表面，面对第二栅电极；第二上侧表面，面对第二应变诱导图案，并位于第二上表面下方；第二下侧表面，面对第二应变诱导图案，并位于第二上侧表面下方；第二上边缘，设置在第二上表面和第二上侧表面之间；第二中间边缘，设置在第二上侧表面和第二下侧表面之间，第二中间边缘比第二上边缘更加靠近第二垂直线，第二水平距离是第二垂直线和第二中间边缘之间的水平距离。
在另一实施例中，平行于基底并且横过第一有源区域的上端的水平线被限定为第一水平线，当与第一上边缘相交的水平线被限定为第二水平线时，当与第一中间边缘相交的水平线被限定为第三水平线时，并且当横过沟槽的底部的水平线被限定为第四水平线时，其中，当沿第一垂直线量取时，第一水平线和第三水平线之间的第一垂直距离比第三水平线和第四水平线之间的第二垂直距离小。
在另一实施例中，当沿第二水平线量取时，第一上边缘和第一垂直线之间的第三水平距离比第一水平距离大。
在另一实施例中，第三水平距离是第一垂直距离的一倍到1.5倍。
在另一实施例中，第一有源区域的第一上侧表面与第二水平线之间的交叉角的范围是从30度到40度。
在另一实施例中，第一有源区域的第一下侧表面与第四水平线之间的交叉角的范围是从50度到60度。
在另一实施例中，第一应变诱导图案和第二应变诱导图案中的每个包括第一半导体层、位于第一半导体层上的第二半导体层和位于第二半导体层上的第三半导体层，并并具有位于比第一有源区域和第二有源区域的水平位置高的水平位置的突起。
在另一实施例中，第一半导体层与第一有源区域和第二有源区域直接接触。
在另一实施例中，第一有源区域和第二有源区域包括单晶硅，第一半导体层和第二半导体层包括SiGe层，第二半导体层的Ge含量高于第一半导体层的Ge含量。
在另一实施例中，第三半导体层包括Ge含量比第二半导体层的Ge含量低的SiGe层。
在另一实施例中，第三半导体层包括Si层。
在另一实施例中，第一有源区域和第二有源区域包括n型杂质；第一半导体层包括p型杂质；第二半导体层包括浓度比第一半导体层的p型杂质的浓度高的p型杂质。
在另一方面，一种半导体装置包括：有源区域，限定在基底上；栅电极，位于有源区域上；轻掺杂漏极（LDD），在有源区域中并与栅电极相邻；沟槽，在有源区域中与栅电极相邻并设置在LDD的外部；应变诱导图案，位于沟槽中，其中，有源区域包括：上表面；第一侧表面，面对应变诱导图案并位于上表面下方；第二侧表面，面对应变诱导图案并位于第一侧表面下方；第一边缘，设置在上表面和第一侧表面之间；第二边缘，位于第一侧表面和第二侧表面之间，其中，第二边缘比第一边缘更加靠近相对于垂直于基底并横过栅电极的侧表面的垂直线，其中，第二边缘形成在LDD的表面上。
在一个实施例中，应变诱导图案包括第一半导体层、位于第一半导体层上的第二半导体层和位于第二半导体层上的第三半导体层，并且突出在比第一边缘高的水平位置处；有源区域包括n型杂质；LDD包括p型杂质；第一半导体层包括浓度比LDD的p型杂质的浓度高的p型杂质；第二半导体层包括浓度比第一半导体层的p型杂质的浓度高的p型杂质。
在另一实施例中，所述半导体装置还包括：第一分隔件，位于栅电极的侧表面上；第二分隔件，位于第一分隔件上，其中，第一分隔件与LDD直接接触。
在另一实施例中，第二分隔件与LDD和应变诱导图案直接接触。
在另一实施例中，应变诱导图案包括：第一表面，连接到第一边缘并且具有与有源区域的第一侧表面的斜率不同的斜率；第二表面，连接到第一表面并且具有与第一表面的斜率不同的斜率；第三表面，连接到第二表面并且形成在应变诱导图案的上端处；第二分隔件，与LDD、第一边缘、第一表面、第二表面和第三表面直接接触。
在另一实施例中，位于穿过第一边缘的水平线和应变诱导图案的第一表面之间的交叉角小于在该水平线和有源区域的第一侧表面之间的交叉角。
在另一实施例中，所述半导体装置还包括晕环，所述晕环形成在有源区域内，并且具有与LDD的导电杂质不同的导电杂质，其中，晕环覆盖LDD的侧表面和下端，第一侧表面形成在LDD的表面上，并且第二侧表面形成在LDD和晕环的表面上。
在另一方面，半导体装置包括：基底，具有第一区域和第二区域，第二区域的图案密度比第一区域的图案密度高；第一有源区域，限定在第一区域中；第一栅电极，覆盖第一有源区域的上部和侧表面；第一沟槽，在第一有源区域中并且与第一栅电极偏移对齐；第一应变诱导图案，位于第一沟槽中；第二有源区域，限定在第二区域中；第二栅电极，覆盖第二有源区域的上部和侧表面；第二沟槽，在第二有源区域中并且与第二栅电极偏移对齐；第二应变诱导图案，位于第二沟槽中，其中，第一有源区域具有与第一沟槽部分地形成边界的第一∑形状的构造，第二有源区域具有与第二沟槽部分地形成边界的第二∑形状的构造，其中，垂直于基底并且横过第一栅电极的侧表面的垂直线被限定为第一垂直线，其中，与垂直于基底并且横过第二栅电极的侧表面的垂直线被限定为第二垂直线，其中，第一垂直线和第一沟槽之间的最短距离被限定为第一水平距离，其中，第二垂直线和第二沟槽之间的最短距离被限定为第二水平距离，其中，第一水平距离和第二水平距离之间的差等于或小于1nm。
在另一方面，一种电子装置包括：母板；半导体基底，安装在母板上；有源区域，限定在半导体基底上；栅电极，设置在有源区域上；轻掺杂漏极（LDD），形成在有源区域内并与栅电极相邻；沟槽，形成在有源区域内与栅电极相邻并设置在LDD的外部处；应变诱导图案，位于沟槽中，其中，有源区域包括：上表面；第一侧表面，面对应变诱导图案并位于上表面下方；第二侧表面，面对应变诱导图案并位于第一侧表面下方；第一边缘，位于上表面和第一侧表面之间；第二边缘，位于第一侧表面和第二侧表面之间，其中，第二边缘比第一边缘更加靠近垂直于基底并经过栅电极的侧表面的垂直线，其中，第二边缘形成在LDD的表面上。
在另一方面，一种形成半导体装置的方法包括：制备具有有源区域的基底；在有源区域上形成栅电极；在有源区域中与栅电极相邻地形成轻掺杂漏极（LDD）；在有源区域中与栅电极相邻地形成穿过LDD的沟槽；在沟槽内形成应变诱导图案，其中，有源区域包括上表面、面对应变诱导图案并位于上表面下方的第一侧表面、面对应变诱导图案并位于第一侧表面下方的第二侧表面、位于上表面和第一侧表面之间的第一边缘、以及位于第一侧表面和第二侧表面之间的第二边缘，其中，第二边缘比第一边缘更加靠近垂直于基底并经过栅电极的侧表面的垂直线，其中，第二边缘形成在LDD的表面上。
在另一实施例中，形成沟槽的步骤包括：在栅电极的侧表面上形成牺牲分隔件；各向异性地蚀刻暴露到牺牲分隔件外部的有源区域，以形成第一沟槽；各向同性地蚀刻暴露到第一沟槽的内部的有源区域，以形成第二沟槽；定向蚀刻暴露到第二沟槽的内部的有源区域，以形成第三沟槽。
在另一实施例中，第一沟槽包括U形的形状，其中，经过第一沟槽的底部的水平线和第一沟槽的侧壁之间的交叉角的范围为从86度到89度。
在另一实施例中，第二沟槽包括圆形的侧壁，圆形的侧壁的距垂直于基底并且经过栅电极的侧表面的垂直线最近的点形成在LDD的表面上。
在另一实施例中，牺牲分隔件的下表面暴露到第二沟槽。
在另一实施例中，第一侧表面形成在LDD的表面上，第二表面从LDD的表面延伸到比LDD更低的水平位置。
在另一实施例中，形成应变诱导图案的方法包括：在第一沟槽中形成第一半导体层；在第一半导体层上形成第二半导体层；在第二半导体层上形成第三半导体层，第一半导体层和第二半导体层包括与有源区域的材料不同的材料。
在另一实施例中，第一半导体层、第二半导体层和第三半导体层使用选择性外延生长（SEG）技术形成。
在另一实施例中，第一半导体层和第二半导体层包括SiGe层，第二半导体层的Ge含量比第一半导体层的Ge含量高。
在另一实施例中，第三半导体层包括Si层或者Ge含量比第二半导体层低的SiGe层。
在另一方面，一种形成半导体装置的方法包括：在基底中形成第一沟槽；使用各向同性蚀刻工艺使第一沟槽的内侧壁之间的距离扩大，以形成第二沟槽，第二沟槽具有弯曲的内侧壁且具有内宽度；使用定向蚀刻工艺使第二沟槽的内侧壁之间的距离扩大，以形成第三沟槽，第三沟槽具有线性的相对于彼此交叉的上内侧壁和下内侧壁，其中，响应于第二沟槽的弯曲的内侧壁的内宽度，控制第三沟槽的位于上内侧壁和下内侧壁的交叉点处的内宽度。
在一个实施例中，使用各向异性蚀刻形成第一沟槽。
在另一实施例中，响应于各向同性蚀刻工艺的参数控制第二沟槽的内宽度。
在另一实施例中，响应于定向蚀刻工艺的参数控制第三沟槽位于上内侧壁和下内侧壁的交叉点处的内宽度。
在另一实施例中，所述方法还包括利用应变诱导材料填充沟槽。
其它实施例的细节被包括在详细的具体实施方式和附图中。
附图说明
通过本发明构思的如附图中所示的优选实施例的更具体的描述，本发明构思的前述和其它特征以及优点将是明显的，其中，贯穿不同的视图，相同的附图标记指示相同的部件。附图不必按照比例，而重点在于示出本发明构思的原理。在附图中：
图1是描述根据本发明构思的实施例的半导体装置的剖视图；
图2到图4I是详细地示出图1中的部分部件的放大视图；
图5A是描述根据本发明构思的实施例的半导体装置的布局图；
图5B是详细地示出图5A中的特定组件的放大视图；
图5C和图5D是详细地示出图5B中的特定组件的放大视图；
图6是描述根据本发明构思的实施例的半导体装置的布局图，且图7是剖视图；
图8A是描述根据本发明构思的实施例的半导体装置的布局图，且图8B是剖视图；
图9是描述根据本发明构思的实施例的形成半导体装置的方法的流程图；
图10、图11、图12A、图13A、图14A、图15、图16、图17A、图18A、图19、图20A、图20B、图21、图22A、图23和图24是描述根据本发明构思的实施例的形成半导体装置的方法的剖视图；
图12B、图12C、图13B、图14B、图17B、图18B和图22B是分别示出图12A、图13A、图14A、图17A、图18A和图22A中的特定构造的元件的放大视图；
图25和图26是描述根据本发明构思的多种实施例的电子设备的系统框图。
具体实施方式
现在，将参照其中示出了一些实施例的附图来更加充分地描述多种实施例。然而，这些发明构思可以以不同的形式实施，并且不应该被解释为限于在此阐述的实施例。相反，提供这些实施例以使本公开是彻底的和完整的，并把本发明构思充分传达给本领域技术人员。在附图中，为了清楚起见，可能会夸大层和区域的尺寸和相对尺寸。
将理解的是，当元件被称为“连接到”另一元件或者“结合到”另一元件时，该元件可直接连接到所述另一元件或者直接结合到所述另一元件，或者可存在中间元件。相反，当元件被称为“直接连接到”另一元件或者“直接结合到”另一元件时，不存在中间元件。其它用于描述元件之间的关系的语言应该按照相似的方式来解释（即，“在……之间”与“直接在……之间”、“与……相邻”与“与……直接相邻”等）。
将理解的是，尽管在此可使用术语第一、第二、A、B等来指示本发明的元件，但是这些元件不应该被理解为受这些术语的限制。例如，在不脱离本发明的范围的情况下，第一元件可以被称为第二元件，第二元件可以被称为第一元件。这里，术语“和/或”包括一个或多个参照对象的任意组合和所有组合。
为了便于描述，在此可使用空间相对术语，诸如，“在……之下”、“在……下方”、“下面的”、“在……上方”和“上面的”等来描述在附图中示出的一个元件或特征的与另一元件或特征的关系。将理解的是，除在附图中示出的方位之外，空间相对术语还意在包含装置在使用或操作时的不同方位。例如，如果将附图中的装置翻转，则被描述为“在”其他元件或特征“下方”或者“在”其他元件或特征“之下”的元件将随后被定位为“在”其他元件或特征“上方”。因此，术语“在……下方”可包含“在……上方”和“在……下方”两个方位。装置可被另外定位（旋转90度或者处于其他方位），并相应地解释在此使用的空间相对描述符。
为了描述本发明的实施例而在此使用的术语不意在限制本发明的范围。在本文件中使用的单数形式不应排除存在多于一个指示物。换言之，除非上下文另外清楚地指示，否则以单数形式指示的本发明的元件的数量可以是一个或者多个。还将理解的是，当在此使用时，术语“包括”和/或“包含”表明存在所述特征、项目、步骤、操作、元件和/或组件，但不排除存在或添加一个或更多其他特征、项目、步骤、操作、元件、组件和/或它们的组。
在此参照作为理想化实施例（和中间结构）的示意图的剖视图来描述实施例。这样，将预料到例如由制造技术和/或公差造成的示图的形状变化。因此，实施例不应该被解释为限于在此示出的区域的具体形状，而是将包括例如由制造造成的形状上的偏差。例如，被示出为矩形的注入区通常会在其边缘处具有倒圆的或弯曲的特征和/或具有注入浓度梯度，而不是从注入区到非注入区的二元变化。同样，由注入形成的埋区可导致在埋区和通过其发生注入的表面之间的区域中的一些注入。因此，附图中示出的区域本质上是示意性的，它们的形状不意在示出装置的区域的真实形状，并不意在限制本发明构思的范围。
除非另外限定，否则在此使用的所有术语（包括技术术语和科学术语）应被解释为是本发明所属领域中是惯常的。还将理解的是，除非在此明确定义，否则通用的术语也应该被解释为在相关领域中是惯常的，并且不应被解释为理想化的或过于正式的含义。
图1是描述根据本发明构思的实施例的半导体装置的剖视图，图2到图4I是详细地示出图1中的一部分的放大视图。
参照图1，n阱22、第一有源区域23、器件隔离层29、第一栅极介电层31、第一栅电极33、第一再氧化层（re-oxidation layer）41、第一内分隔件43、第一外分隔件81、第一轻掺杂漏极（LDD）55、第一晕环（halo）57、沟槽65T、第一半导体层71、第二半导体层72、第三半导体层73、P源极/漏极89、第一金属硅化物图案91和第二金属硅化物图案93、蚀刻停止层95以及层间绝缘层97可以形成在基底21上。第一半导体层71、第二半导体层72和第三半导体层73可以组成应变诱导图案75。应变诱导图案75可以填充沟槽65T。沟槽65T可以偏移对齐（offset-align）到第一栅电极33。第一有源区域23可以因沟槽65T形成为∑的形状。
参照图2，第一有源区域23可以包括通过沟槽65T形成的第一侧表面23S1和第二侧表面23S2。第一侧表面23S1可以被称为上侧表面，第二侧表面23S2可以被称为下侧表面。应变诱导图案75可以与第一侧表面23S1和第二侧表面23S2直接接触。第二侧表面23S2可以形成在第一侧表面23S1下方。第一侧表面23S1可以位于第一LDD55处。第二侧表面23S2可以位于第一LDD55、第一晕环57和第一有源区域23处。第一边缘E1可以形成在第一有源区域23的上表面23SU和第一侧表面23S1之间。第二边缘E2可以位于第一有源区域23的第一侧表面23S1和第二侧表面23S2之间。第一边缘E1可以被称为上边缘，第二边缘E2可以被称为中间边缘。
第一有源区域23的上表面23SU可以延伸到第一栅电极33的外部。第一边缘E1可以位于第一外分隔件81下方。第一边缘E1可以位于第一LDD55的表面处。第二边缘E2可以形成在第一栅电极33的外部处。第二边缘E2可以位于第一LDD55的表面处。
与基底21的延伸的水平方向垂直并且横过第一栅电极33的侧表面33S的垂直线可以被限定为第一垂直线V1（即，第一垂直线V1可在第一栅电极33的侧表面33S中延伸）。垂直于基底21、平行于第一垂直线V1并且与第二边缘E2相交的垂直线可以被限定为第二垂直线V2。垂直于基底21、平行于第二垂直线V2并且与第一边缘E1相交的垂直线可以被限定为第三垂直线V3。
与第一垂直线V1正交并且经过第一有源区域23的上端的水平线可以被限定为第一水平线H1。平行于第一水平线H1并且与第一边缘E1相交的水平线可以被限定为第二水平线H2。平行于第二水平线H2并且与第二边缘E2相交的水平线可以被限定为第三水平线H3。平行于第三水平线H3并且横过沟槽65T的底部的水平线可以被限定为第四水平线H4。
第二侧表面23S2可以相对于第四水平线H4形成第二交叉角θ2。第一侧表面23S1可以相对于第二水平线H2形成第三交叉角θ3。在某些实施例中，第二交叉角θ2的范围可以是从50度到60度。例如，第二交叉角θ2可以是55度。在某些实施例中，第三交叉角θ3的范围可以是从30度到40度。例如，第三交叉角θ3可以是35度。
关于第一垂直线V1，第一水平线H1和第三水平线H3之间的距离可以被限定为第一垂直距离Y1，第三水平线H3和第四水平线H4之间的距离可以被限定为第二垂直距离Y2。第一垂直距离Y1可以被解释为从第一有源区域23的上端到第二边缘E2的垂直距离，第二垂直距离Y2可以被解释为从第二边缘E2到沟槽65T的下端的垂直距离。在某些实施例中，第一垂直距离Y1可以小于第二垂直距离Y2。
关于第二水平线H2，第一垂直线V1和第三垂直线V3之间的距离可以被限定为第一水平距离X1。关于第三水平线H3，第一垂直线V1和第二垂直线V2之间的距离可以被限定为第二水平距离X2。第一水平距离X1可以被解释为第一边缘E1距第一栅电极33的偏移距离，第二水平距离X2可以被解释为第二边缘E2距第一栅电极33的偏移距离。在某些实施例中，第一水平距离X1可以大于第二水平距离X2。
在某些实施例中，第二水平距离X2可以是0.001nm到5nm。例如，第二水平距离X2可以是大约3nm。在某些实施例中，第一水平距离X1可以是第一垂直距离Y1的一倍到1.5倍。例如，第一垂直距离Y1可以在从X1至1.5×X1的范围内。
上表面23SU、第一边缘E1、第一侧表面23S1、第二边缘E2、第二侧表面23S2和第四水平线H4中的表面或边缘可以组合或连接以大体上形成∑形状的结构。通过“∑形状”的结构或者“∑形状”，在本发明构思的实施例中，这样的描述意味着包括大体上形成这种构造或结构的、可以包括弯曲或不规则的表面和拐角、以及平直的表面和尖锐的拐角的结构。
参照图3A，应变诱导图案75可以穿过第一LDD区域55和第一晕环区域57以延伸到第一有源区域23中。应变诱导图案75可以包括第一表面75S1、第二表面75S2和第三表面75S3。第一表面75S1可以接触第一边缘E1，并且相对于第一有源区域23的第一侧表面23S1，第一表面75S1具有相对于水平的不同的斜率。第一表面75S1可以具有与第一有源区域23的与第一边缘E1相邻的上表面23SU的斜率相似的斜率，例如，在某些实施例中，第一表面75S1和第一有源区域23的上表面23SU可以彼此平行。
第三表面75S3可以位于应变诱导图案75的上端上。第二表面75S2可以位于第一表面75S1和第三表面75S3之间，并且与第一表面75S1和第三表面75S3直接接触。第二表面75S2可以具有相对于第一表面75S1和第三表面75S3的不同的斜率。第一外分隔件81可以与第一LDD55、第一边缘E1、第一表面75S1、第二表面75S2和第三表面75S3直接接触。
参照图3B，应变诱导图案75的下端可以形成在比第一晕环57的底部更高的水平位置上。
参照图4A，第一有源区域23的上表面23SU可以包括各种台阶几何形状。例如，在某些实施例中，第一有源区域23和第一再氧化层41之间的边界可以形成在比第一有源区域23和第一栅极介电层31之间的边界低的水平位置处。在某些实施例中，第一LDD55和第一内分隔件43之间的边界可以形成在比第一有源区域23和第一再氧化层41之间的边界更低的水平位置处。在某些实施例中，第一LDD55和第一外分隔件81之间的边界可以形成在比第一LDD55和第一内分隔件43之间的边界低的水平位置处。
参照图4B，在某些实施例中，第一外分隔件81可以包括第一材料层81A和设置在第一材料层81A上的第二材料层81B。
参照图4C，在某些实施例中，可以省略第一再氧化层41。第一内分隔件43可以与第一栅电极33接触。
参照图4D，在某些实施例中，第一有源区域23的上表面23SU可以是水平的。
参照图4E，在某些实施例中，可以省略第一LDD55和第一晕环57。
参照图4F，在某些实施例中，可以省略第一金属硅化物图案91和第二金属硅化物图案93。在这种实施例下，第一栅电极33可以包括诸如多晶硅层的导电层。
参照图4G，在某些实施例中，可以在第一栅极介电层31上顺序地形成第一下栅电极33A和第一上栅电极33B。可以省略第一再氧化层41。第一内分隔件43可以与第一下栅电极33A和第一上栅电极33B接触。例如，第一下栅电极33A可以是金属层，第一上栅电极33B可以是多晶硅层。
参照图4H，在某些实施例中，第一栅电极33可以形成在第一栅极介电层31上。例如，第一栅电极33可以包括金属层。
参照图4I，在某些实施例中，可以在第一有源区域23上形成第一下栅极介电层31A、第一上栅极介电层31B和第一栅电极33。第一下栅极介电层31A可以与第一有源区域23直接接触。第一下栅极介电层31A可以被称作界面层。例如，第一下栅极介电层31A可以包括由湿法清洁工艺形成的氧化硅。第一上栅极介电层31B可以围绕第一栅电极33的侧表面和底部。例如，第一上栅极介电层31B可以包括高K材料。第一栅电极33可以是金属层。
图5A是示出根据本发明构思的实施例的半导体装置的布局图。图5B是详细地示出图5A中的特定组件的放大视图，图5C和图5D是详细地示出图5B中的特定组件的放大视图。
参照图5A，可以形成与第一有源区域23交叉的多个第一栅电极33。应变诱导图案75可以形成在第一有源区域23内并位于第一栅电极33之间。
参照图5B到图5D，第一有源区域23可以包括第一边缘E1和第二边缘E2。第一边缘E1和第一栅电极33之间的距离可以被限定为第一水平距离X1。第二边缘E2可以展示出随着从第一有源区域23的中央向到边缘靠近而变得越来越接近第一栅电极33的趋势。在其他实施例中，第二边缘E2可以展示出随着从第一有源区域23的中央向边缘靠近而变得距第一栅电极33越来越远的趋势。
位于第一有源区域23的中央的附近中的第二边缘E2和第一栅电极33之间的距离可以被限定为第二水平距离X21，位于第一有源区域23的边缘的附近中的第二边缘E2和第一栅电极33之间的距离可以被限定为第三水平距离X22。与现有技术中可实现的相比，根据本发明构思的实施例中，可以显著地改善第二水平距离X21和第三水平距离X22之间的差异。在本发明构思的多种实施例中，第二水平距离X21和第三水平距离X22之间的差异可以等于或小于1nm。
图6是描述根据本发明构思的实施例的半导体装置的布局图，且图7是剖视图。
参照图6，半导体芯片100可以包括第一区域101P和第二区域102。多个PMOS晶体管可以形成在第一区域101P和第二区域102中。第二区域102的图案密度可以比第一区域101P的图案密度高。例如，第一区域101P可以具有5%或者更低的有源开口密度（active open density），第二区域102可以具有5%到15%的有源开口密度。
半导体芯片100可以是微处理器。半导体芯片100可以包括存储区域101。存储区域101可以包括第一区域110P和单元阵列101C。单元阵列101C可以包括诸如存取SRAM的存储单元。第一区域101P可以位于单元阵列101C的外围处，并且被称作SRAM-peri。第二区域102可以与存储区域101相邻。第二区域102可以被称作逻辑区域。
参照图6和图7，在某些实施例中，第一区域101P可以包括形成在基底121上的第一n阱122和第一器件隔离层129。第一有源区域123可以被第一器件隔离层129限定在第一n阱122内。第一栅极介电层131、第一栅电极133、第一再氧化层141、第一内分隔件143和第一外分隔件181可以形成在第一有源区域123上。第一LDD155和第一晕环157可以形成在第一有源区域123内。与第一栅电极133偏移对齐的第一沟槽165T可以形成在第一有源区域123上。第一有源区域123可以因第一沟槽165T而按照第一∑形状的构造形成。第一下半导体层171、第一中间半导体层172、第一上半导体层173以及第一P源极/漏极189可以形成在第一沟槽165T中。第一下半导体层171、第一中间半导体层172和第一上半导体层173可以组成第一应变诱导图案175。第一金属硅化物图案191和193以及第一蚀刻停止层195和第一层间绝缘层197可以形成在基底121上。
第二区域102可以包括形成在基底121上的第二n阱222和第二器件隔离层229。第二有源区域223可以因第二器件隔离层229而被限定在第二n阱222内。第二栅极介电层231、第二栅电极233、第二再氧化层241、第二内分隔件243和第二外分隔件281可以形成在第二有源区域223上。第二LDD255和第二晕环257可以形成在第二有源区域223内。与第二栅电极233偏移对齐的第二沟槽265T可以形成在第二有源区域223上。第二有源区域223可以因第二沟槽265T而按照第二∑形状的构造形成。第二下半导体层271、第二中间半导体层272、第二上半导体层273以及第二P源极/漏极289可以形成在第二沟槽265T中。第二下半导体层271、第二中间半导体层272和第二上半导体层273可以组成第二应变诱导图案275。第二金属硅化物图案291和293以及第二蚀刻停止层295和第二层间绝缘层297可以形成在基底121上。
垂直于基底121并且经过第一栅电极133的侧表面的垂直线可以被限定为第一垂直线V111，垂直于基底121并且经过第二栅电极233的侧表面的垂直线可以被限定为第二垂直线V211。第一垂直线V111和第一沟槽165T之间的最短距离可以被限定为第一水平距离X31。第二垂直线V211和第二沟槽265T之间的最短距离可以被限定为第二水平距离X32。在某些实施例中，第一水平距离X31和第二水平距离X32之间的差可以是1nm或更小。根据本发明构思的实施例，与现有技术相比，可以显著减小第一水平距离X31和第二水平距离X32之间的差。换言之，图案负载效应（pattern loading effect）可以最小化。
图8A是描述根据本发明构思的实施例的半导体装置的布局图，且图8B是沿图8A中的I-I'线和II-II'线截取的剖视图。
参照图8A和图8B，与有源区域323交叉的栅电极333可以设置在基底321上。有源区域323可以具有鳍（fin）的形状或者布线的形状。栅电极333可以覆盖有源区域323的上表面和侧表面。与栅电极333偏移对齐的沟槽可以形成在有源区域323内。应变诱导图案375可以形成在沟槽中。应变诱导图案375可以相对于栅电极333偏移对齐。
在某些实施例中，有源区域323可以在基底321上被限定在n阱322内。栅极介电层331可以形成在有源区域323和栅电极333之间。再氧化层341、内分隔件343和外分隔件381可以形成在栅电极333的侧表面上。LDD355可以形成在有源区域323内。LDD355可以覆盖应变诱导图案375的侧表面和底部。蚀刻停止层395和层间绝缘层397可以形成在基底321上。
图9是描述根据本发明构思的实施例的形成半导体装置的方法的流程图，图10、图11、图12A、图13A、图14A、图15、图16、图17A、图18A、图19、图20A、图20B、图21、图22A、图23和图24是描述根据本发明构思的实施例的形成半导体装置的方法的剖视图。图12B、图12C、图13B、图14B、图17B、图18B和图22B是分别示出图12A、图13A、图14A、图17A、图18A和图22A中的一些构造元件的放大视图。
参照图9，根据本发明构思的实施例的形成半导体装置的方法可以包括：形成栅极结构（S110）、形成第一沟槽（S120）、形成第二沟槽（S130）、形成第三沟槽（S140）、形成第一半导体层（S150）、形成第二半导体层（S160）、形成第三半导体层（S170）、形成硅化物层（S180）和形成层间绝缘层（S190）。在下文中，将参照工艺特定示图（process-specific drawing）来详细地描述所述方法。
参照图9和图10，可以在基底21上形成第一栅极结构31、33、35和37以及第二栅极结构32、34、36和38（S110）。
基底21可以是诸如硅晶片的单晶半导体基底。例如，基底21可以包括具有p型杂质的单晶硅。可以在基底21上形成限定第一有源区域23和第二有源区域24的器件隔离层29。可以使用浅沟槽隔离（STI）工艺形成器件隔离层29。器件隔离层29可以包括氧化硅、氮化硅、氧氮化硅或它们的组合。第一有源区域23可以被限定在形成在基底21的预定区域上的n阱22内。第一有源区域23可以包括具有n型杂质的单晶硅。第二有源区域24可以包括具有p型杂质的单晶硅。
可以在基底21上形成第一栅极介电层31和第二栅极介电层32、第一栅电极33和第二栅电极34、第一缓冲图案35和第二缓冲图案36以及第一掩模图案37和第二掩模图案38。第一栅极介电层31、第一栅电极33、第一缓冲图案35和第一掩模图案37可以顺序地堆叠在第一有源区域23上。第一栅极介电层31、第一栅电极33、第一缓冲图案35和第一掩模图案37可以形成为第一栅极结构31、33、35和37。第一栅极结构31、33、35和37中的每个可以与第一有源区域23交叉并且延伸到器件隔离层29上。
在某些实施例中，第一栅极介电层31可以包括氧化硅、氮化硅、氮氧化硅、高K介电层或它们的组合。在某些实施例中，第一栅电极33可以包括多晶硅、金属硅化物、金属、金属氧化物、金属氮化物、导电碳或它们的组合。例如，第一栅电极33可以包括具有p型杂质的多晶硅层。第一缓冲图案35和第一掩模图案37可以包括相对于彼此不同的材料。例如，第一缓冲图案35可以包括氧化硅，第一掩模图案37可以包括氮化硅。第一缓冲图案35和第一掩模图案37可以形成为硬掩模图案。
第二栅极介电层32、第二栅电极34、第二缓冲图案36和第二掩模图案38可以顺序地堆叠在第二有源区域24上。第二栅极介电层32、第二栅电极34、第二缓冲图案36和第二掩模图案38可以形成为第二栅极结构32、34、36和38。
在某些实施例中，第二栅极介电层32可以包括氧化硅、氮化硅、氮氧化硅、高K介电层或它们的组合。第二栅电极34可以包括多晶硅、金属硅化物、金属、金属氧化物、金属氮化物、导电碳或它们的组合。例如，第二栅电极34可以包括具有n型杂质的多晶硅层。第二缓冲图案36可以包括氧化硅，第二掩模图案38可以包括氮化硅。
第一再氧化层41可以形成在第一栅电极33的侧表面上。第一再氧化层41可以包括诸如热氧化物的氧化硅。第二再氧化层42可以形成在第二栅电极34的侧表面上。第二再氧化层42可以包括诸如热氧化物的氧化硅。在其它实施例中，可以省略第一再氧化层41或第二再氧化层42。
第一内分隔件43可以形成在第一栅极结构31、33、35和37的侧表面上。第一内分隔件43可以覆盖第一再氧化层41的外部，并且与第一有源区域23接触。第一内分隔件43可以包括诸如氧化硅的绝缘层。第二内分隔件44可以形成在第二栅极结构32、34、36和38的侧表面上。第二内分隔件44可以覆盖第二再氧化层42的外部，并且与第二有源区域24接触。第二内分隔件44可以包括诸如氧化硅的绝缘层。在某些实施例中，第一内分隔件43和第二内分隔件44的形成步骤可以包括薄膜形成工艺和各向异性蚀刻工艺。第一有源区域23、第二有源区域24以及设置在第一内分隔件43和第二内分隔件44外部的器件隔离层29可以部分地凹入。
可以使用第一栅极结构31、33、35和37、第一再氧化层41和第一内分隔件43作为离子注入掩模来形成第一LDD55和第一晕环57。第一LDD55可以形成在第一有源区域23内并与第一栅电极33的外部相邻。第一LDD55可以在第一内分隔件43下方扩散。第一LDD55可以包括与n阱22的导电类型杂质不同的导电类型杂质。例如，第一LDD55可以包括p型杂质。
第一晕环57可以形成在比第一LDD55的上端低的水平位置处。第一晕环57可以覆盖第一LDD55的底部，并且可以部分地覆盖第一LDD55的侧表面。例如，第一晕环57可以形成为围绕第一LDD55的下部。第一晕环57可以包括相对于第一LDD55的不同的导电类型杂质，并且具有与n阱22的导电类型杂质相同的导电类型杂质。例如，第一晕环57可以包括n型杂质。第一晕环57中的n型杂质的浓度可以高于n阱22中的n型杂质的浓度。
可以形成共形地覆盖整个基底21的牺牲分隔件层50。牺牲分隔件层50可以覆盖第一内分隔件43的外侧表面和第二内分隔件44的外侧表面。牺牲分隔件层50可以具有相对于第一内分隔件43和第二内分隔件44的蚀刻选择性。例如，在某些实施例中，牺牲分隔件层50可以包括氮化硅。
可以在牺牲分隔件层50上形成第三掩模图案53。第三掩模图案53可以是光致抗蚀剂图案。第三掩模图案53可以覆盖第二有源区域24并暴露第一有源区域23。第三掩模图案53可以部分地覆盖器件隔离层29。
在其它实施例中，可以在形成牺牲分隔件层50之后形成第一LDD55或第一晕环57。在另外一些其它的实施例中，可以在形成第三掩模图案53之后形成第一LDD55或第一晕环57。
参照图9和图11，可以通过使用第三掩模图案53作为蚀刻掩模各向异性地蚀刻牺牲分隔件层50来形成牺牲分隔件50S。牺牲分隔件50S可以覆盖第一分隔件43的外部。牺牲分隔件50S可以与第一LDD55的上表面接触。第一LDD55可以暴露到牺牲分隔件50S的外部。牺牲分隔件50S的下端可以形成在比第一栅极介电层31的下端低的水平位置处。牺牲分隔件层50可以保留在第二有源区域24上。
参照图9和图12A，去除第三掩模图案53，可以通过使用第一栅极结构31、33、35和37、第一内分隔件43和牺牲分隔件50S作为蚀刻掩模蚀刻第一有源区域23来形成第一沟槽61T（S120）。可以通过去除第三掩模图案53来在第二有源区域24上暴露牺牲分隔件层50。
为了形成第一沟槽61T，可以应用使用HBr、CF4、O2、Cl2、NF3或它们的组合的各向异性蚀刻工艺。每个第一沟槽61T可以具有U形的形状。在形成第一沟槽61T时，器件隔离层29可以部分地凹入。
参照图12B，每个第一沟槽61T可以具有其下部比其上部窄的形状。第一沟槽61T的侧壁可以被形成为具有相对于经过第一沟槽61T的底部的水平线的第一交叉角θ1。第一交叉角θ1的范围可以是从86度到89度。第一沟槽61T可以位于第一LDD55中。第一LDD55可以暴露到第一沟槽61T的侧壁和底部。第一沟槽61T的底部可以形成在比第一LDD55的底部高的水平位置处。
参照图12C，第一沟槽61T可以选择性地穿过第一LDD55，以在第一晕环57中延伸。第一LDD55和第一晕环57可以暴露到第一沟槽61T的侧壁。在这种示例中，第一晕环57可以进一步选择性地被暴露到第一沟槽61T的底部。
参照图9和图13A，可以通过使用各向同性蚀刻工艺蚀刻第一沟槽61T的侧壁和底部来形成第二沟槽62T（S130）。第二沟槽62T可以形成在第一有源区域23中。第二沟槽62T的侧壁可以是倒圆的。为了形成第二沟槽62T，可以使用干法蚀刻工艺、湿法蚀刻工艺或者它们的组合。在某些实施例中，干法蚀刻工艺可以使用HBr、CF4、O2、Cl2、NF3或它们的组合。湿法蚀刻工艺可以使用SC-1（standard clean-1）溶液、HF或它们的组合。第一沟槽61T和第二沟槽62T的形成可以包括原位工艺或者异位工艺。
参照图13B，第一LDD55和第一晕环57可以暴露到第二沟槽62T的侧壁。第一晕环57可以暴露到第二沟槽62T的底部。第一LDD55可以保留在第一内分隔件43和牺牲分隔件50S下方。由于第二沟槽62T的存在和设置，牺牲分隔件50S的下部可形成下切口（undercut）。牺牲分隔件50S的底部表面的第一宽度d1可以被暴露。如图13B中所示，第一沟槽61T和第二沟槽62T的组合形式可以被解释为半各向同性的形状。
垂直于基底21并且经过第一栅电极33的侧表面或横过第一栅电极33的侧表面的垂直线可以被限定为第一垂直线V1。在第二沟槽62T的侧壁处最接近第一垂直线V1的点可以被限定为第一点P1。第一点P1可以位于第一LDD55的侧表面处。在某些实施例中，第一点P1可以位于第一LDD55的底部和顶部之间。
根据本发明构思的实施例，由于使用各向异性蚀刻工艺形成第一沟槽61T，因此可以使图案负载效应最小化。第一沟槽61T的宽度在整个基底21上可以具有非常均匀的分布。另外，由于使用各向同性蚀刻工艺形成第二沟槽62T，因此可以容易地控制第一点P1的位置。第一点P1可以通过调节第一沟槽61T和第二沟槽62T的蚀刻的量而形成在期望的位置处。在整个基底21上，第一点P1可以形成在非常均匀的位置处。
参照图9和图14A，可以使用定向蚀刻工艺形成第三沟槽63T（S140）。第一沟槽61T、第二沟槽62T和第三沟槽63T可以构成沟槽65T。第三沟槽63T可以使用NH4OH、NH3OH、四甲基氢氧化铵（TMAH，tetra-methyl-ammonium-hydroxide）、KOH、NaOH、苄基三甲基氢氧化铵（BTMH，benzyltrimethylammonium hydroxide）或它们的组合来形成。第三沟槽63T可以穿过第一LDD55和第一晕环57，以延伸到第一有源区域23中。第一LDD55、第一晕环57和第一有源区域23可以暴露在沟槽65T内。
在定向蚀刻工艺中，蚀刻速率可以根据第一有源区域23的晶向而不同。在第一有源区域23的晶向中，定向蚀刻工艺对于<100>和<110>可以展示出高的蚀刻速率。在第一有源区域23的晶向中，定向蚀刻对于<111>可以展示出非常低的蚀刻速率。如在这里所描述的，沟槽65T和第一有源区域23可以形成为西格玛（sigma）的形状。
参照图14B，第一有源区域23的第一侧表面23S1和第二侧表面23S2可以暴露在沟槽65T中。第二侧表面23S2可以形成在第一侧表面23S1的下方。第一LDD55可以暴露到第一侧表面23S1。第一LDD55、第一晕环57和第一有源区域23可以暴露到第二侧表面23S2。第一边缘E1可以形成在第一有源区域23的上表面23SU和第一侧表面23S1之间。第二边缘E2可以形成在第一有源区域23的第一侧表面23S1和第二侧表面23S2之间。
在某些实施例中，第一有源区域23的上表面23SU可以延伸到第一栅电极33的外部。在某些实施例中，第一边缘E1可以位于牺牲分隔件50S下方。在某些实施例中，第一边缘E1可以位于第一LDD55的表面上。在某些实施例中，第二边缘E2可以位于第一栅电极33的外部处。在某些实施例中，第二边缘E2可以位于第一LDD55的表面上。
垂直于基底21并且横过第一栅电极33的侧表面33S或经过第一栅电极33的侧表面33S的垂直线可以被限定为第一垂直线V1。垂直于基底21、平行于第一垂直线V1并且与第二边缘E2相交或者穿过第二边缘E2的垂直线可以被限定为第二垂直线V2。垂直于基底21、平行于第二垂直线V2并且与第一边缘E1相交或穿过第一边缘E1的垂直线可以被限定为第三垂直线V3。
垂直于第一垂直线V1并且横过第一有源区域23的上端或经过第一有源区域23的上端的水平线可以被限定为第一水平线H1。平行于第一水平线H1并且与第一边缘E1相交或穿过第一边缘E1的水平线可以被限定为第二水平线H2。平行于第二水平线H2并且与第二边缘E2相交或穿过第二边缘E2的水平线可以被限定为第三水平线H3。平行于第三水平线H3并且横过沟槽65T的底部或经过沟槽65T的底部的水平线可以被限定为第四水平线H4。
第二侧表面23S2可以相对于第四水平线H4形成第二交叉角θ2。第一侧表面23S1可以相对于第二水平线H2形成第三交叉角θ3。第二交叉角θ2的范围可以是从50度到60度。例如，第二交叉角θ2可以是55度。第三交叉角θ3的范围可以是从30度到40度。例如，第三交叉角θ3可以是35度。
对于第一垂直线V1，第一水平线H1和第三水平线H3之间的距离可以被限定为第一垂直距离Y1，第三水平线H3和第四水平线H4之间的距离可以被限定为第二垂直距离Y2。第一垂直距离Y1可以被解释为在第一有源区域23的顶部和第二边缘E2之间的垂直距离，第二垂直距离Y2可以被解释为在第二边缘E2和沟槽65T的底部的垂直距离。在某些实施例中，第一垂直距离Y1可以小于第二垂直距离Y2。
对于第二水平线H2，第一垂直线V1和第三垂直线V3之间的距离可以被限定为第一水平距离X1。对于第三水平线H3，第一垂直线V1和第二垂直线V2之间的距离可以被限定为第二水平距离X2。第一水平距离X1可以被解释为第一边缘E1和第一栅电极33之间的偏移距离，第二水平距离X2可以被解释为第二边缘E2和第一栅电极33之间的偏移距离。第一水平距离X1可以大于第二水平距离X2。
第二水平距离X2可以在0.001nm到5nm之间。例如，第二水平距离X2可以是大约3nm。第一水平距离X1可以是第一垂直距离Y1的一倍到1.5倍。
根据本发明构思的实施例，由于第一沟槽61T使用各向异性蚀刻工艺形成，因此可以使图案负载效应最小化。第一沟槽61T的宽度可以在整个基底21上具有非常均匀的分布。由于第二沟槽62T使用各向同性蚀刻工艺形成，因此可以容易地控制第一点P1的位置。通过控制第一沟槽61T和第二沟槽62T的蚀刻的量而使第一点P1形成在期望的位置处。第一点P1可以在整个基底21上分布在非常均匀的位置处。可以通过调节第一点P1的位置控制第二边缘E2的位置。可以通过使用第一沟槽61T、第二沟槽62T和第三沟槽63T控制第一边缘E1和第二边缘E2的位置。与现有技术相比，可以在整个基底21上显著地改善第一边缘E1的第二边缘E2的位置之间的差异。
参照图9和图15，第一半导体层71可以使用选择性外延生长（SEG）工艺形成在沟槽65T中（S150）。第一半导体层71可以覆盖沟槽65T的内壁。第一半导体层71可以与第一LDD55、第一晕环57和第一有源区域23直接接触。
在某些实施例中，第一半导体层71可以包括SiGe。在某些实施例中，第一半导体层71可以包括p型杂质。例如，第一半导体层71可以包括B。在某些实施例中，第一半导体层71中的p型杂质的浓度可以比第一LDD55中的p型杂质的浓度高。在某些实施例中，第一半导体层71中的Ge的含量可以为5%到25%。例如，第一半导体层71中的Ge的含量可以为大约25%。
参照图9和图16，第二半导体层72可以使用SEG工艺形成在第一半导体层71上（S160）。第二半导体层72可以完全填充沟槽65T。
在某些实施例中，第二半导体层72可以包括SiGe。在某些实施例中，第二半导体层72可以包括p型杂质。例如，第二半导体层72可以包括B。在某些实施例中，第二半导体层72中的p型杂质的浓度可以比第一半导体层71中的p型杂质的浓度高。在某些实施例中，第二半导体层72中的Ge的含量可以为25%到50%。例如，第二半导体层72中的Ge的含量可以为大约35%。
参照图9和图17A，第三半导体层73可以使用SEG工艺形成在第二半导体层72上（S170）。全体地，第一半导体层71、第二半导体层72和第三半导体层73可以构成应变诱导图案75。
在某些实施例中，第三半导体层73可以包括SiGe或Si。在某些实施例中，第三半导体层73可以包括p型杂质。例如，第三半导体层73可以包括B。在某些实施例中，第三半导体层73中的p型杂质的浓度可以与第二半导体层72中的p型杂质的浓度相似。在某些实施例中，第三半导体层73中的Ge的含量可以为0%到10%。例如，第三半导体层73可以是单晶硅。
参照图17B，在某些实施例中，应变诱导图案75的上表面可以完全填充沟槽65T，并且相对于第一有源区域23的上端突出在更高的水平位置处。
参照图9和图18A，可以去除牺牲分隔件50S和牺牲分隔件层50，以暴露第一有源区域23和第二有源区域24。在去除牺牲分隔件50S和牺牲分隔件层50的同时，可以去除第一掩模图案37和第二掩模图案38。第一LDD55可以暴露在第一内分隔件43和应变诱导图案75之间。
参照图18B，应变诱导图案75可以包括第一表面75S1、第二表面75S2和第三表面75S3。第一表面75S1可以接触第一边缘E1，并且相对于第一有源区域23的第一侧表面23S1具有不同的斜率。第一表面75S1可以具有与邻近于第一边缘E1的第一有源区域23的上表面23SU的斜率相似的斜率。例如，它们可以彼此平行。第一表面75S1和第二水平线H2之间的交叉角可以小于第三交叉角θ3。
第三表面75S3可以形成在应变诱导图案75的上端处。第二表面75S2可以形成在第一表面75S1和第三表面75S3之间，并且与第一表面75S1和第三表面75S3接触。第二表面75S2可以具有与第一表面75S1和第三表面75S3的斜率不同的斜率。第二表面75S2可以与第一垂直线V1基本平行。
参照图9和图19，可以形成覆盖n阱22并且暴露第二有源区域24的第四掩模图案77。第四掩模图案77可以包括光致抗蚀剂层。
可以使用第四掩模77、第二栅电极34、第二缓冲图案36和第二内分隔件44作为离子注入掩模来形成第二LDD78和第二晕环80。第二LDD78可以包括与第二有源区域24的导电类型杂质不同的导电类型杂质。例如，第二LDD78可以包括n型杂质。第二晕环80可以包括与第二LDD78的导电类型杂质不同的导电类型杂质，并且第二晕环80可以包括与第二有源区域24的导电类型杂质相同的导电类型杂质。例如，第二晕环80可以包括p型杂质。
参照图9和图20A，可以去除第四掩模77，可以形成第一外分隔件81和第二外分隔件82。第一外分隔件81可以覆盖第一内分隔件43的外部。第二外分隔件82可以覆盖第二内分隔件44的外部。在某些实施例中，第一外分隔件81和第二外分隔件82可以使用薄膜形成工艺和各向异性蚀刻工艺形成。在某些实施例中，第一外分隔件81和第二外分隔件82可以包括氧化硅、氮化硅、氧氮化硅或它们的组合。例如，第一外分隔件81和第二外分隔件82可以包括氮化硅。
参照图20B，第一外分隔件81和第二外分隔件82可以包括第一材料层81A和82A以及设置在第一材料层81A和82A上的第二材料层81B和82B。例如，第一材料层81A和82A可以包括氧化硅，第二材料层81B和82B可以包括氮化硅。
参照图9和图21，第五掩模图案83覆盖n阱22区域并暴露第二有源区域24。第五掩模图案83可以包括光致抗蚀剂层。
可以使用第五掩模83、第二栅电极34、第二缓冲图案36、第二内分隔件44和第二外分隔件82作为离子注入掩模来形成N源极/漏极84。第二LDD78可以保留在第二内分隔件44和第二外分隔件82下方。N源极/漏极84可以包括n型杂质。
参照图9和图22A，可以去除第五掩模83，可以形成覆盖第二有源区域24的第六掩模图案87。第六掩模图案87可以包括光致抗蚀剂层。可以使用第六掩模图案87、第一栅电极33、第一缓冲图案35、第一内分隔件43和第一外分隔件81作为离子注入掩模来形成P源极/漏极89。P源极/漏极89可以包括p型杂质。P源极/漏极89可以形成在应变诱导图案75的上端上。例如，P源极/漏极89可以形成在比第一LDD55的底部更高的水平位置处。
参照图22B，在某些实施例中，P源极/漏极89可以延伸到比第一LDD55低的水平位置。P源极/漏极89可以延伸到与应变诱导图案75相邻的第一LDD55的一部分。
参照图9和图23，可以去除第六掩模87、第四缓冲图案35和第二缓冲图案36，以暴露第一栅电极33、第二栅电极34、P源极/漏极89和N源极/漏极84。金属硅化物图案91、92、93和94可以形成在第一栅电极33、第二栅电极34、P源极/漏极89和N源极/漏极84上（S180）。
金属硅化物图案91、92、93和94可以包括形成在P源极/漏极89的上端上的第一金属硅化物图案91、形成在第一栅电极33的上端上的第二金属硅化物图案93、形成在N源极/漏极84的上端上的第三金属硅化物图案92和形成在第二栅电极34的上端上的第四金属硅化物图案94。第一金属硅化物图案91可以形成在第三半导体层73和第二半导体层72中。例如，第三半导体层73可以完全转化成为第一金属硅化物图案91。与第三半导体层73相邻的第二半导体层72可以转化成为第一金属硅化物图案91。
参照图9和图24，可以形成共形地覆盖整个基底21的蚀刻停止层95。层间绝缘层97可以形成在蚀刻停止层95上（S190）。在某些实施例中，蚀刻停止层95可以包括具有相对于层间绝缘层97的蚀刻选择性的材料。例如，蚀刻停止层95可以包括氮化硅，层间绝缘层97可以包括氧化硅。
表1因图案负载效应引起的差异
Figure BDA00003301838300231
表1示出了因图案负载效应引起的第二边缘E2的位置的变化的实验性示例。
参照图1和图14B，在实验1中，省略了在本发明构思的实施例中描述的形成第一沟槽的工艺，并且高图案密度区域和低图案密度区域之间的第二水平距离X2的差异为2.9nm，这是相对大的。在实验2和实验3中，在本发明构思的实施例中描述的形成牺牲分隔件、第一沟槽、第二沟槽和第三沟槽的条件被控制为根据相对于彼此的不同工艺而被形成，高图案密度区域和低图案密度区域之间的第二水平距离X2的差异可以分别为0.9nm和0.6nm，与实验1相比，这是相对小的。如表1中的实验性示例中所示，根据本发明构思的实施例，可以看出的是，与现有技术相比，可以显著地改善高图案密度区域和低图案密度区域之间的第二水平距离X2的差异。
表2有源区域的中央区域和边缘区域之间的差异
组成 实验4 实验5
牺牲分隔件 13.5nm 13.5nm
第一沟槽 N/A 16nm
第二沟槽 35nm 17nm
第三沟槽 NH4OH40:1 TMAH
X21-X22 3.5nm 0.7nm
表2示出了在有源区域的中央区域和边缘区域中的第二边缘E2的位置的变化。
参照表2和图14B，在实验4中，省略了在本发明构思的实施例中描述的形成第一沟槽的工艺，并且第二水平距离X21和第三水平距离X22之间的差为3.5nm，这是相对大的。在实验5中，控制在本发明构思的实施例中描述的形成第一沟槽、第二沟槽和第三沟槽的条件，第二水平距离X21和第三水平距离X22之间的差为0.7nm，这是相对小的。如表2中的实验性示例中所示，根据本发明构思的实施例，可以看出的是，与现有技术相比，可以显著地改善有源区域的中央区域和边缘区域中的第二边缘E2的位置之间的差异。
图25是描述根据本发明构思的多种实施例的电子设备的系统框图。
参照图25，参照图1到图24描述的半导体装置可以应用于电子系统2100。电子系统2100可以包括主体2110、微处理器单元2120、电源单元2130、功能单元2140和显示器控制器单元2150。主体2110可以是由印刷电路板（PCB）形成的母板。微处理器单元2120、电源单元2130、功能单元2140和显示器控制器单元2150可以安装在主体2110上。显示器单元2160可以布置在主体2110的内部或外部。例如，显示器单元2160可以布置在主体2110的表面上并可以显示由显示器控制器单元2150处理的图像。
电源单元2130可以从外部电池（未示出）等接收恒定电压、将电压分压成所需要的电压电平并且将这些电压供应到微处理器单元2120、功能单元2140和显示器控制器单元2150等。微处理器单元2120可以从电源单元2130接收电压，以控制功能单元2140和显示器单元2160。功能单元2140可以执行电子系统2100的各种功能。例如，当电子系统2100是移动电话时，功能单元2140可以具有通过向外部设备2170拨号或与外部设备2170通信而起到诸如将图像输出到显示器单元2160或者将声音输出到扬声器的移动电话的功能的各种组件。如果安装了相机，则功能单元2140可以起到相机图像处理器的作用。
在应用本发明构思的实施例中，当电子系统2100连接到存储卡等时，为了扩大容量，功能单元2140可以是存储卡控制器。功能单元2140可以通过有线或无线通信单元2180与外部设备2170交换信号。另外，当电子系统2100需要通用串行总线（USB）等时，为了功能性地扩大，功能单元2140可以用作接口控制器。此外，功能单元2140可以包括海量存储设备。
参照图1到图24所描述的半导体装置可以应用到功能单元2140或微处理器单元2120。例如，功能单元2140可以包括应变诱导图案75。由于应变诱导图案75的构造，微处理器单元2120可以具有比现有技术优异的电特性。
图26是示意性地示出根据本发明构思的多种实施例的包括至少一个半导体装置的另一电子系统2400的框图。
参照图26，电子系统2400可以包括至少一个根据本发明构思的多种实施例的半导体装置。电子系统2400可以用于制造移动设备或计算机。例如，电子系统2400可以包括存储器系统2412、微处理器2414、随机存取存储器（RAM）2416和电源2418。微处理器2414可以编程和控制电子系统2400。RAM2416可以用作微处理器2414的操作存储器。例如，微处理器2414、RAM2416和/或其它组件可以包括至少一个根据本发明构思的多种实施例制造的半导体装置。微处理器2414、RAM2416和/或其它组件可以装配在单个封装件中。存储器系统2412可以存储用于操作微处理器2414的代码、被微处理器2414处理的数据或外部输入数据。存储器系统2412可以包括控制器和存储装置。存储器系统2412、微处理器2414和电源2418可以经总线2420而进行通信。
参照图1到图24所描述的半导体装置可以应用于微处理器2414、RAM2416或存储器系统2412。例如，微处理器2414可以包括应变诱导图案75。由于应变诱导图案75的构造，微处理器2414可以具有比现有技术优异的电特性。
根据本发明构思的实施例，可以提供填充形成在有源区域中的沟槽的应变诱导图案。沟槽可以包括通过各向异性蚀刻工艺形成的第一沟槽、通过各向同性蚀刻工艺形成的第二沟槽和通过定向蚀刻工艺形成的第三沟槽。沟槽的构造可以具有比现有技术优异的效果之处在于：图案负载效应最小化并且改善形成在与有源区域的中央区域和边缘区域中的边缘的位置之间的差异。可以实现具有比现有技术优异的电特性的半导体装置。
上述对实施例进行了说明，并不应该被解释为实施例的限制。尽管已经描述了一些实施例，但是本领域技术人员将容易理解的是，在本质上不脱离新颖性教导和优点的情况下，可以存在多种变型。因此，所有这些变型均意在被包括在权利要求中限定的本发明构思的范围内。在权利要求书中，装置加功能条款意在涵盖在此描述的执行所述功能的结构，并且不仅是结构等同物还有等同结构。

Claims (30)

1.一种半导体装置，包括：
基底，具有第一区域和第二区域，第二区域的图案密度高于第一区域的图案密度，基底在延伸的水平方向上延伸；
第一有源区域，限定在第一区域中；
第一栅电极，位于第一有源区域上；
第一沟槽，在第一有源区域中并且与第一栅电极偏移对齐；
第一应变诱导图案，位于第一沟槽中；
第二有源区域，限定在第二区域中；
第二栅电极，位于第二有源区域上；
第二沟槽，在第二有源区域中并且与第二栅电极偏移对齐；
第二应变诱导图案，位于第二沟槽中，
其中，第一有源区域具有与第一沟槽部分地形成边界的第一∑形状的构造，第二有源区域具有与第二沟槽部分地形成边界的第二∑形状的构造，
其中，与基底的延伸的水平方向垂直并且横过第一栅电极的侧表面的垂直线被限定为第一垂直线，其中，与基底的延伸的水平方向垂直并且横过第二栅电极的侧表面的垂直线被限定为第二垂直线，其中，第一垂直线和第一沟槽之间的最短距离被限定为第一水平距离，其中，第二垂直线和第二沟槽之间的最短距离被限定为第二水平距离，其中，第一水平距离和第二水平距离之间的差等于或小于1nm。
2.如权利要求1所述的半导体装置，其中：
第一有源区域包括：
第一上表面，面对第一栅电极；
第一上侧表面，面对第一应变诱导图案，并位于第一上表面下方；
第一下侧表面，面对第一应变诱导图案，并位于第一上侧表面下方；
第一上边缘，设置在第一上表面和第一上侧表面之间；
第一中间边缘，设置在第一上侧表面和第一下侧表面之间，相对于第一垂直线，第一中间边缘比第一上边缘更加靠近，第一水平距离是第一垂直线和第一中间边缘之间的水平距离；
第二有源区域包括：
第二上表面，面对第二栅电极；
第二上侧表面，面对第二应变诱导图案，并位于第二上表面下方；
第二下侧表面，面对第二应变诱导图案，并位于第二上侧表面下方；
第二上边缘，设置在第二上表面和第二上侧表面之间；
第二中间边缘，设置在第二上侧表面和第二下侧表面之间，相对于第二垂直线，第二中间边缘比第二上边缘更加靠近，第二水平距离是第二垂直线和第二中间边缘之间的水平距离。
3.如权利要求2所述的半导体装置，其中，平行于基底并且横过第一有源区域的上端的水平线被限定为第一水平线，当与第一上边缘相交的水平线被限定为第二水平线时，当与第一中间边缘相交的水平线被限定为第三水平线时，并且当横过沟槽的底部的水平线被限定为第四水平线时，其中，
当沿第一垂直线量取时，第一水平线和第三水平线之间的第一垂直距离比第三水平线和第四水平线之间的第二垂直距离小。
4.如权利要求3所述的半导体装置，其中，当沿第二水平线量取时，第一上边缘和第一垂直线之间的第三水平距离比第一水平距离大。
5.如权利要求4所述的半导体装置，其中，第三水平距离是第一垂直距离的一倍到1.5倍。
6.如权利要求4所述的半导体装置，其中，第一有源区域的第一上侧表面与第二水平线之间的交叉角的范围是从30度到40度。
7.如权利要求4所述的半导体装置，其中，第一有源区域的第一下侧表面与第四水平线之间的交叉角的范围是从50度到60度。
8.如权利要求1所述的半导体装置，其中，第一应变诱导图案和第二应变诱导图案中的每个包括第一半导体层、位于第一半导体层上的第二半导体层和位于第二半导体层上的第三半导体层，并具有位于比第一有源区域和第二有源区域的水平位置高的水平位置的突起。
9.如权利要求8所述的半导体装置，其中，第一半导体层与第一有源区域和第二有源区域直接接触。
10.如权利要求8所述的半导体装置，其中：
第一有源区域和第二有源区域包括单晶硅；
第一半导体层和第二半导体层包括SiGe层；
第二半导体层的Ge含量高于第一半导体层的Ge含量。
11.如权利要求10所述的半导体装置，其中，第三半导体层包括Ge含量比第二半导体层的Ge含量低的SiGe层。
12.如权利要求10所述的半导体装置，其中，第三半导体层包括Si层。
13.如权利要求8所述的半导体装置，其中：
第一有源区域和第二有源区域包括n型杂质；
第一半导体层包括p型杂质；
第二半导体层包括浓度比第一半导体层的浓度高的p型杂质。
14.一种半导体装置，包括：
有源区域，限定在基底上；
栅电极，位于有源区域上；
轻掺杂漏极，在有源区域中并与栅电极相邻；
沟槽，在有源区域中、与栅电极相邻、并设置在轻掺杂漏极的外部处；
应变诱导图案，位于沟槽中，
其中，有源区域包括：
上表面；
第一侧表面，面对应变诱导图案并位于上表面下方；
第二侧表面，面对应变诱导图案并位于第一侧表面下方；
第一边缘，设置在上表面和第一侧表面之间；
第二边缘，位于第一侧表面和第二侧表面之间，
其中，相对于垂直于基底并横过栅电极的侧表面的垂直线，第二边缘比第一边缘更加靠近，
其中，第二边缘形成在轻掺杂漏极的表面上。
15.如权利要求14所述的半导体装置，其中：
应变诱导图案包括第一半导体层、位于第一半导体层上的第二半导体层和位于第二半导体层上的第三半导体层，并且突出在比第一边缘高的水平位置处；
有源区域包括n型杂质；
轻掺杂漏极包括p型杂质；
第一半导体层包括浓度比轻掺杂漏极的浓度高的p型杂质；
第二半导体层包括浓度比第一半导体层的浓度高的p型杂质。
16.如权利要求14所述的半导体装置，所述半导体装置还包括：
第一分隔件，位于栅电极的侧表面上；
第二分隔件，位于第一分隔件上，
其中，第一分隔件与轻掺杂漏极直接接触。
17.如权利要求16所述的半导体装置，其中，第二分隔件与轻掺杂漏极和应变诱导图案直接接触。
18.如权利要求17所述的半导体装置，其中：
应变诱导图案包括：
第一表面，连接到第一边缘并且具有与有源区域的第一侧表面的斜率不同的斜率；
第二表面，连接到第一表面并且具有与第一表面的斜率不同的斜率；
第三表面，连接到第二表面并且形成在应变诱导图案的上端处；
第二分隔件，与轻掺杂漏极、第一边缘、第一表面、第二表面和第三表面直接接触。
19.如权利要求18所述的半导体装置，其中，在穿过第一边缘的水平线和应变诱导图案的第一表面之间的交叉角小于在该水平线和有源区域的第一侧表面之间的交叉角。
20.如权利要求14所述的半导体装置，所述半导体装置还包括晕环，所述晕环形成在有源区域内，并且具有与轻掺杂漏极的导电性杂质不同的导电性杂质，其中，
晕环覆盖轻掺杂漏极的侧表面和下端，
第一侧表面形成在轻掺杂漏极的表面上，并且第二侧表面形成在轻掺杂漏极和晕环的表面上。
21.一种半导体装置，包括：
基底，具有第一区域和第二区域，第二区域的图案密度比第一区域的图案密度高；
第一有源区域，限定在第一区域中；
第一栅电极，覆盖第一有源区域的上部和侧表面；
第一沟槽，在第一有源区域中并且与第一栅电极偏移对齐；
第一应变诱导图案，位于第一沟槽中；
第二有源区域，限定在第二区域中；
第二栅电极，覆盖第二有源区域的上部和侧表面；
第二沟槽，在第二有源区域中并且与第二栅电极偏移对齐；
第二应变诱导图案，位于第二沟槽中，
其中，第一有源区域具有与第一沟槽部分地形成边界的第一∑形状的构造，第二有源区域具有与第二沟槽部分地形成边界的第二∑形状的构造，
其中，垂直于基底并且横过第一栅电极的侧表面的垂直线被限定为第一垂直线，其中，与垂直于基底并且横过第二栅电极的侧表面的垂直线被限定为第二垂直线，其中，第一垂直线和第一沟槽之间的最短距离被限定为第一水平距离，其中，第二垂直线和第二沟槽之间的最短距离被限定为第二水平距离，其中，第一水平距离和第二水平距离之间的差等于或小于1nm。
22.一种电子装置，包括：
母板；
半导体基底，安装在母板上；
有源区域，限定在半导体基底上；
栅电极，设置在有源区域上；
轻掺杂漏极，形成在有源区域内并与栅电极相邻；
沟槽，形成在有源区域内、与栅电极相邻、并设置在轻掺杂漏极的外部处；
应变诱导图案，位于沟槽中，
其中，有源区域包括：
上表面；
第一侧表面，面对应变诱导图案并位于上表面下方；
第二侧表面，面对应变诱导图案并位于第一侧表面下方；
第一边缘，位于上表面和第一侧表面之间；
第二边缘，位于第一侧表面和第二侧表面之间，
其中，相对于垂直于基底并经过栅电极的侧表面的垂直线，第二边缘比第一边缘更加靠近，
其中，第二边缘形成在轻掺杂漏极的表面上。
23.一种形成半导体装置的方法，所述方法包括：
制备具有有源区域的基底；
在有源区域上形成栅电极；
在有源区域中与栅电极相邻地形成轻掺杂漏极；
在有源区域中与栅电极相邻地形成穿过轻掺杂漏极的沟槽；
在沟槽内形成应变诱导图案，
其中，有源区域包括上表面、面对应变诱导图案并位于上表面下方的第一侧表面、面对应变诱导图案并位于第一侧表面下方的第二侧表面、位于上表面和第一侧表面之间的第一边缘、以及位于第一侧表面和第二侧表面之间的第二边缘，
其中，相对于垂直于基底并经过栅电极的侧表面的垂直线，第二边缘比第一边缘更加靠近，
其中，第二边缘形成在轻掺杂漏极的表面上。
24.如权利要求23所述的方法，其中，形成沟槽的步骤包括：
在栅电极的侧表面上形成牺牲分隔件；
各向异性地蚀刻暴露到牺牲分隔件外部的有源区域，以形成第一沟槽；
各向同性地蚀刻暴露到第一沟槽的内部的有源区域，以形成第二沟槽；
定向蚀刻暴露到第二沟槽的内部的有源区域，以形成第三沟槽。
25.如权利要求24所述的方法，其中，第一沟槽包括U形的形状，其中，经过第一沟槽的底部的水平线和第一沟槽的侧壁之间的交叉角的范围为从86度到89度。
26.一种形成半导体装置的方法，所述方法包括：
在基底中形成第一沟槽；
使用各向同性蚀刻工艺使第一沟槽的内侧壁之间的距离扩大，以形成具有弯曲的内侧壁且具有内宽度的第二沟槽；
使用定向蚀刻工艺使第二沟槽的内侧壁之间的距离扩大，以形成具有相对于彼此成一定的角度相交的线性的上内侧壁和下内侧壁的第三沟槽，其中，响应于第二沟槽的弯曲的内侧壁的内宽度，控制第三沟槽的位于上内侧壁和下内侧壁的相交的点处的内宽度。
27.如权利要求26所述的方法，其中，使用各向异性蚀刻来形成第一沟槽。
28.如权利要求26所述的方法，其中，响应于各向同性蚀刻工艺的参数来控制第二沟槽的内宽度。
29.如权利要求26所述的方法，其中，响应于定向蚀刻工艺的参数来控制第三沟槽的位于上内侧壁和下内侧壁的相交的点处的内宽度。
30.如权利要求26所述的方法，所述方法还包括利用应变诱导材料填充沟槽。
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