TW201401515A - 半導體元件、電子元件以及半導體元件的形成方法 - Google Patents

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Myung-Sun Kim
Seong-Jin Nam
Pan-Kwi Park
Hoi-Sung Chung
Nae-In Lee
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Abstract

在半導體元件中，第一主動區具有第一Σ形狀，且第二主動區具有第二Σ形狀。將垂直於基板且通過第一區中的閘極電極的側表面的線定義為第一垂直線，將垂直於基板且通過第二區中的閘極電極的側表面的線定義為第二垂直線，將第一垂直線與第一溝渠之間的最短距離定義為第一水平距離，且將第二垂直線與第二溝渠之間的最短距離定義為第二水平距離，第一水平距離與第二水平距離之間的差異等於或小於1nm。

Description

具有嵌入式應力感應圖案的半導體元件以及其形成方法
本發明概念之實施例是有關於一種具有嵌入於基板中的應變產生圖案(strain-inducing pattern)的半導體元件以及此半導體元件的形成方法。
為改善半導體元件的電氣特性，已研究應變(strain)技術。舉例而言，已經確定可以藉由對通道區(channel region)施加應力(stress)，來改善載子移動率(carrier mobility)。
本發明概念之實施例提供一種半導體元件，此半導體元件具有形成於基板各處的固定位置的應變產生圖案。
本發明概念之其他實施例提供一種半導體元件的形成方法，此半導體元件具有形成於基板各處的固定位置的應變產生圖案。
本發明概念之其他實施例提供一種電子裝置，此電子裝 置利用具有應變產生圖案的半導體元件。
在一態樣(aspect)中，半導體元件包括：基板，其具有第一區(region)以及第二區，第二區具有較第一區的圖案密度(pattern density)高的圖案密度，基板在水平延伸方向(horizontal direction of extension)延伸；第一主動區(active region)，定義在第一區中；第一閘極電極(gate electrode)，在第一主動區上；第一溝渠(trench)，在第一主動區中且偏移對準(offset-aligned)第一閘極電極；第一應變產生圖案，在第一溝渠中；第二主動區，定義在第二區中；第二閘極電極，在第二主動區上；第二溝渠，在第二主動區中且偏移對準第二閘極電極；以及第二應變產生圖案，在第二溝渠中，其中第一主動區具有以第一溝渠為部分邊界(bordered in part)的第一Σ形狀的配置(Σ-shaped configuration)，且第二主動區具有以第二溝渠為部分邊界的第二Σ形狀的配置，且將其中垂直於基板的水平延伸方向且與第一閘極電極的側表面相交(intersect)的垂直線定義為第一垂直線(vertical line)，將其中垂直於基板的水平延伸方向且與第二閘極電極的側表面相交的垂直線定義為第二垂直線，將其中第一垂直線與第一溝渠之間的最短距離定義為第一水平距離，將其中第二垂直線與第二溝渠之間的最短距離定義為第二水平距離，且其中第一水平距離與第二水平距離之間的差異等於或小於1nm。
在一實施例中，第一主動區包括：面向第一閘極電極的第一上表面(upper surface)；第一上側表面(upper side surface)，面向在第一上表面下方的第一應變產生圖案；第一下側表面(lower side surface)，面向在第一上側表面下方的第一應變產生圖案；第 一上邊緣(upper edge)，配置在第一上表面與第一上側表面之間；以及第一中間邊緣(intermediate edge)，配置在第一上側表面與第一下側表面之間，第一中間邊緣較第一上邊緣靠近於第一垂直線，且第一水平距離為第一垂直線與第一中間邊緣之間的水平距離；且第二主動區包括：面向第二閘極電極的第二上表面；第二上側表面，面向在第二上表面下方的第二應變產生圖案；第二下側表面，面向在第二上側表面下方的第二應變產生圖案；第二上邊緣，配置在第二上表面與第二上側表面之間；以及第二中間邊緣，配置在第二上側表面與第二下側表面之間，第二中間邊緣較第二上邊緣靠近於第二垂直線，且第二水平距離為第二垂直線與第二中間邊緣之間的水平距離。
在另一實施例中，將平行於基板且與第一主動區的上端(upper end)相交的水平線定義為第一水平線(horizontal line)，將與第一上邊緣相交的水平線定義為第二水平線，將與第一中間邊緣相交的水平線定義為第三水平線，且將與溝渠的底部(bottom)相交的水平線定義為第四水平線，且其中沿著(taken along)第一垂直線，第一水平線與第三水平線之間的第一垂直距離小於第三水平線與第四水平線之間的第二垂直距離。
在另一實施例中，沿著第二水平線，第一上邊緣與第一垂直線之間的第三水平距離大於第一水平距離。
在另一實施例中，第三水平距離是第一垂直距離的1倍至1.5倍。
在另一實施例中，第一主動區的第一上側表面與第二水平線之間的夾角(angle of intersection)的範圍是30度至40度。
在另一實施例中，第一主動區的第一下側表面與第四水平線之間的夾角的範圍是50度至60度。
在另一實施例中，第一應變產生圖案與第二應變產生圖案各自包括第一半導體層(semiconductor layer)、在第一半導體層上的第二半導體層以及在第二半導體層上的第三半導體層，且第一應變產生圖案與第二應變產生圖案各自具有較第一主動區與第二主動區還高水平的突起(protrude)。
在另一實施例中，第一半導體層與第一主動區以及第二主動區直接接觸。
在另一實施例中，第一主動區以及第二主動區包括單晶矽；第一半導體層以及第二半導體層包括矽鍺(SiGe)層；且第二半導體層具有較第一半導體層的鍺含量還高的鍺含量。
在另一實施例中，第三半導體層包括矽鍺層，矽鍺層的鍺含量較第二半導體層的鍺含量低。
在另一實施例中，第三半導體層包括矽層。
在另一實施例中，第一主動區以及第二主動區包括n型雜質；第一半導體層包括p型雜質；且第二半導體層包括p型雜質，第二半導體層的p型雜質濃度較第一半導體層的p型雜質濃度高。
在另一態樣中，半導體元件包括：主動區，定義在基板上；閘極電極，在主動區上；輕摻雜汲極(lightly doped drain，LDD)，在與閘極電極相鄰(adjacent to)的主動區中；溝渠，在與閘極電極相鄰的主動區中且配置在LDD的外側(outer side)；以及在溝渠中的應變產生圖案，其中主動區包括：上表面；第一側表面 (side surface)，面向在上表面下方的應變產生圖案；第二側表面，面向在第一側表面下方的應變產生圖案；第一邊緣，配置在上表面與第一側表面之間；以及第二邊緣，在第一側表面與第二側表面之間，其中第二邊緣較第一邊緣靠近於垂直線，垂直線垂直於基板且與閘極電極的側表面相交，且其中第二邊緣形成在LDD的表面上。
在一實施例中，應變產生圖案包括第一半導體層、在第一半導體層上的第二半導體層以及在第二半導體層上的第三半導體層，且應變產生圖案突起較第一邊緣還高的水平；主動區包括n型雜質；LDD包括p型雜質；第一半導體層包括p型雜質，第一半導體層的p型雜質濃度較LDD的p型雜質濃度高；且第二半導體層包括p型雜質，第二半導體層的p型雜質濃度較第一半導體層的p型雜質濃度高。
在另一實施例中，半導體元件更包括：在閘極電極側表面上的第一間隙壁(spacer)；以及在第一間隙壁上的第二間隙壁，其中第一間隙壁與LDD直接接觸。
在另一實施例中，第二間隙壁與LDD以及應變產生圖案直接接觸。
在另一實施例中，應變產生圖案包括：第一表面，連接到第一邊緣且具有與主動區的第一側表面不同的斜率；第二表面，連接到第一表面且具有與第一表面不同的斜率；以及第三表面，連接到第二表面且形成在應變產生圖案的上端，且第二間隙壁與LDD、第一邊緣、第一表面、第二表面以及第三表面直接接觸。
在另一實施例中，通過第一邊緣的水平線與應變產生圖案的第一表面之間的夾角小於水平線與主動區的第一側表面之間的夾角。
在另一實施例中，半導體元件更包括環區(halo)，環區形成在主動區中且具有與LDD的導電性雜質(conductive impurities)相異的導電性雜質，其中環區覆蓋LDD的側表面以及下端(lower end)，且第一側表面形成在LDD的表面，且第二側表面形成在LDD以及環區的表面。
在另一態樣中，半導體元件包括：具有第一區以及第二區的基板，第二區具有較第一區的圖案密度還高的圖案密度；定義在第一區中的第一主動區；第一閘極電極，覆蓋第一主動區的上部以及側表面；第一溝渠，在第一主動區中且偏移對準第一閘極電極；在第一溝渠中的第一應變產生圖案；定義在第二區中的第二主動區；第二閘極電極，覆蓋第二主動區的上部以及側表面；第二溝渠，在第二主動區中且偏移對準第二閘極電極；以及在第二溝渠中的第二應變產生圖案，其中第一主動區具有以第一溝渠為部分邊界的第一Σ形狀的配置，且第二主動區具有以第二溝渠為部分邊界的第二Σ形狀的配置，且將其中垂直於基板且與第一閘極電極的側表面相交的垂直線定義為第一垂直線，將其中垂直於基板且與第二閘極電極的側表面相交的垂直線定義為第二垂直線，將其中第一垂直線與第一溝渠之間的最短距離定義為第一水平距離，將其中第二垂直線與第二溝渠之間的最短距離定義為第二水平距離，且其中第一水平距離與第二水平距離之間的差異等於或小於1nm。
在另一態樣中，電子元件包括：主機板(mother board)；安裝在主機板上的半導體基板；定義在半導體基板上的主動區；配置在主動區上的閘極電極；輕摻雜汲極(LDD)，形成在與閘極電極相鄰的主動區中；溝渠，形成在與閘極電極相鄰的主動區中且配置在LDD外側；以及在溝渠中的應變產生圖案，其中主動區包括：上表面；第一側表面，面向在上表面下方的應變產生圖案；第二側表面，面向在第一側表面下方的應變產生圖案；第一邊緣，在上表面與第一側表面之間；以及第二邊緣，在第一側表面與第二側表面之間，其中第二邊緣較第一邊緣靠近於垂直線，垂直線垂直於基板且通過閘極電極的側表面，且其中第二邊緣形成在LDD的表面上。
在另一態樣中，半導體元件的形成方法包括：製備具有主動區的基板；在主動區上形成閘極電極；在與閘極電極相鄰的主動區中形成輕摻雜汲極(LDD)；在與閘極電極相鄰的主動區中形成溝渠，溝渠通過LDD；以及在溝渠中形成應變產生圖案，其中主動區包括上表面、第一側表面、第二側表面、第一邊緣以及第二邊緣，第一側表面面向在上表面下方的應變產生圖案，第二側表面面向在第一側表面下方的應變產生圖案，第一邊緣在上表面與第一側表面之間，且第二邊緣在第一側表面與第二側表面之間，其中垂直線垂直於基板且通過閘極電極的側表面，第二邊緣較第一邊緣靠近於垂直線，且其中第二邊緣形成在LDD的表面上。
在一實施例中，溝渠的形成包括：在閘極電極的側表面上形成犧牲間隙壁(sacrificial spacer)；非等向蝕刻(anisotropically etching)暴露於犧牲間隙壁外側的主動區，形成第一溝渠；等向蝕 刻(isotropically etching)暴露於第一溝渠內部的主動區，形成第二溝渠；以及定向蝕刻(directionally etching)暴露於第二溝渠內部的主動區，形成第三溝渠。
在另一實施例中，第一溝渠包括U型(U-shape)，且其中通過第一溝渠底部的水平線與第一溝渠的側壁(sidewall)之間夾角範圍從86度至89度。
在另一實施例中，第二溝渠包括圓形(round)側壁，且圓形側壁自垂直於基板且通過閘極電極側表面的垂直線起最近的點形成在LDD的表面上。
在另一實施例中，犧牲間隙壁的下表面暴露於第二溝渠。
在另一實施例中，第一側表面形成在LDD表面上，且第二表面自LDD表面延伸至較LDD低的水平。
在另一實施例中，應變產生圖案的形成包括：在溝渠中形成第一半導體層；在第一半導體層上形成第二半導體層；以及在第二半導體層上形成第三半導體層，第一半導體層以及第二半導體層包括與主動區的材料相異的材料。
在另一實施例中，使用選擇性磊晶成長(selective epitaxial growth，SEG)技術來形成第一半導體層、第二半導體層以及第三半導體層。
在另一實施例中，第一半導體層以及第二半導體層包括矽鍺層，且第二半導體層具有較第一半導體層的鍺含量還高的鍺含量。
在另一實施例中，第三半導體層包括矽層或矽鍺層，矽鍺層具有較第二半導體層的鍺含量低的鍺含量。
在另一態樣中，半導體元件的形成方法包括：在基板中形成第一溝渠；使用等向蝕刻製程，擴大第一溝渠內部側壁(inner sidewall)之間的距離，形成具有彎曲內部側壁且具有內部寬度(inner width)的第二溝渠；以及使用定向蝕刻製程，擴大第二溝渠內部側壁之間的距離，形成第三溝渠，第三溝渠具有直線的上內部側壁以及下內部側壁，上內部側壁以及下內部側壁以一定角度相對於彼此相交，且其中對應第二溝渠的彎曲內部側壁的內部寬度來控制第三溝渠在上內部側壁以及下內部側壁相交點的內部寬度。
在一實施例中，使用非等向蝕刻來形成第一溝渠。
在另一實施例中，對應等向蝕刻製程的參數來控制第二溝渠的內部寬度。
在另一實施例中，對應定向蝕刻製程的參數來控制第三溝渠在上內部側壁以及下內部側壁相交點的內部寬度。
在另一實施例中，半導體元件的形成方法更包括以應力感應材料(strain-inducing material)填充所述溝渠。
其他實施例的細節記載於實施方式與圖式中。
根據對發明概念的較佳實施例(如附圖所示)的具體說明，本發明概念的上述和其他特徵與優點將更顯而易見，在附圖中，不同的視圖中的相同元件符號表示相同的部分，這些附圖不一定按比例繪製，而是將重點放在說明本發明的概念的原則。
d1‧‧‧第一寬度
E1‧‧‧第一邊緣
E2‧‧‧第二邊緣
H1‧‧‧第一水平線
H2‧‧‧第二水平線
H3‧‧‧第三水平線
H4‧‧‧第四水平線
P1‧‧‧第一點
S110、S120、S130、S140、S150、S160、S170、S180、S190‧‧‧步驟
V1‧‧‧第一垂直線
V111‧‧‧第一垂直線
V2‧‧‧第二垂直線
V211‧‧‧第二垂直線
V3‧‧‧第三垂直線
X1‧‧‧第一水平距離
X2‧‧‧第二水平距離
X21‧‧‧第二水平距離
X22‧‧‧第三水平距離
X31‧‧‧第一水平距離
X32‧‧‧第二水平距離
Y1‧‧‧第一垂直距離
Y2‧‧‧第二垂直距離
θ1‧‧‧第一夾角
θ2‧‧‧第二夾角
θ3‧‧‧第三夾角
21‧‧‧基板
22‧‧‧n井
23‧‧‧第一主動區
23S1‧‧‧第一側表面
23S2‧‧‧第二側表面
23SU‧‧‧上表面
24‧‧‧第二主動區
29‧‧‧元件隔離層
31‧‧‧第一閘介電層
31A‧‧‧第一下閘介電層
31B‧‧‧第一上閘介電層
32‧‧‧第二閘介電層
33‧‧‧第一閘極電極
33A‧‧‧第一下閘極電極
33B‧‧‧第一上閘極電極
33S‧‧‧側表面
34‧‧‧第二閘極電極
35‧‧‧第一緩衝圖案
36‧‧‧第二緩衝圖案
37‧‧‧第一罩幕圖案
38‧‧‧第二罩幕圖案
41‧‧‧第一再氧化層
42‧‧‧第二再氧化層
43‧‧‧第一內間隙壁
44‧‧‧第二內間隙壁
50‧‧‧犧牲間隙壁層
50S‧‧‧犧牲間隙壁層
53‧‧‧第三罩幕圖案
55‧‧‧第一輕摻雜汲極(LDD)
57‧‧‧第一環區
61T‧‧‧第一溝渠
62T‧‧‧第二溝渠
63T‧‧‧第三溝渠
65T‧‧‧溝渠
71‧‧‧第一半導體層
72‧‧‧第二半導體層
73‧‧‧第三半導體層
75‧‧‧應變產生圖案
75S1‧‧‧第一表面
75S2‧‧‧第二表面
75S3‧‧‧第三表面
77‧‧‧第四罩幕圖案
78‧‧‧第二LDD
80‧‧‧第二環區
81‧‧‧第一外間隙壁
81A‧‧‧第一材料層
81B‧‧‧第二材料層
82‧‧‧第二外間隙壁
82A‧‧‧第一材料層
82B‧‧‧第二材料層
83‧‧‧第五罩幕圖案
84‧‧‧N型源極/汲極
87‧‧‧第六罩幕圖案
89‧‧‧P型源極/汲極
91‧‧‧第一金屬矽化物圖案
92‧‧‧第三金屬矽化物圖案
93‧‧‧第二金屬矽化物圖案
94‧‧‧第四金屬矽化物圖案
95‧‧‧蝕刻中止層
97‧‧‧層間絕緣層
100‧‧‧半導體晶片
101‧‧‧記憶區
101C‧‧‧胞陣列
101P‧‧‧第一區
102‧‧‧第二區
121‧‧‧基板
122‧‧‧第一n井
123‧‧‧第一主動區
129‧‧‧第一元件隔離層
131‧‧‧第一閘介電層
133‧‧‧第一閘極電極
141‧‧‧第一再氧化層
143‧‧‧第一內間隙壁
155‧‧‧第一LDD
157‧‧‧第一環區
165T‧‧‧第一溝渠
171‧‧‧第一下半導體層
172‧‧‧第一中間半導體層
173‧‧‧第一上半導體層
175‧‧‧第一應變產生圖案
181‧‧‧第一外間隙壁
189‧‧‧第一P型源極/汲極
191‧‧‧第一金屬矽化物圖案
193‧‧‧第一金屬矽化物圖案
195‧‧‧第一蝕刻中止層
197‧‧‧第一層間絕緣層
222‧‧‧第二n井
223‧‧‧第二主動區
229‧‧‧第二元件隔離層
231‧‧‧第二閘介電層
233‧‧‧第二閘極電極
241‧‧‧第二再氧化層
243‧‧‧第二內間隙壁
255‧‧‧第二LDD
257‧‧‧第二環區
265T‧‧‧第二溝渠
271‧‧‧第二下半導體層
272‧‧‧第二中間半導體層
273‧‧‧第二上半導體層
275‧‧‧第二應變產生圖案
281‧‧‧第二外間隙壁
289‧‧‧第二P型源極/汲極
291‧‧‧第二金屬矽化物圖案
293‧‧‧第二金屬矽化物圖案
295‧‧‧第二蝕刻中止層
297‧‧‧第二層間絕緣層
321‧‧‧基板
322‧‧‧n井
323‧‧‧主動區
331‧‧‧閘介電層
333‧‧‧閘極電極
341‧‧‧再氧化層
343‧‧‧內間隙壁
355‧‧‧LDD
375‧‧‧應變產生圖案
381‧‧‧外間隙壁
395‧‧‧蝕刻中止層
397‧‧‧層間絕緣層
2100‧‧‧電子系統
2110‧‧‧主體
2120‧‧‧微處理器單元
2130‧‧‧電源單元
2140‧‧‧功能單元
2150‧‧‧顯示控制器單元
2160‧‧‧顯示單元
2170‧‧‧外部裝置
2180‧‧‧有線通訊單元或無線通訊單元
2400‧‧‧電子系統
2412‧‧‧記憶系統
2414‧‧‧微處理器
2416‧‧‧隨機存取記憶體(RAM)
2418‧‧‧電源供應
圖1是描述根據本發明概念之實施例的半導體元件的橫截面圖。
圖2至圖4I是詳細繪示圖1的一部分的放大圖。
圖5A是描述根據本發明概念之實施例的半導體元件的佈局圖。
圖5B是詳細繪示圖5A的特定組件的放大圖。
圖5C與圖5D是詳細繪示圖5B的特定組件的放大圖。
圖6是描述根據本發明概念之實施例的半導體元件的佈局圖，且圖7是橫截面圖。
圖8A是描述根據本發明概念之實施例的半導體元件的佈局圖，且圖8B是橫截面圖。
圖9是描述根據本發明概念之實施例的半導體元件的形成方法的流程圖。
圖10、圖11、圖12A、圖13A、圖14A、圖15、圖16、圖17A、圖18A、圖19、圖20A、圖20B、圖21、圖22A、圖23與圖24是描述根據本發明概念之實施例的半導體元件的形成方法的橫截面圖。
圖12B、圖12C、圖13B、圖14B、圖17B、圖18B與圖22B分別是呈現圖12A、圖13A、圖14A、圖17A、圖18A與圖22A中特定構件配置的放大圖。
圖25與圖26是描述根據本發明概念之不同實施例的電子裝置的系統方塊圖。
以下將參照呈現一些實施例的附圖，更充分描述不同實施例。然而，也可以其他形式實施本發明之概念，且不應被解釋為局限於本文所列舉之實施例。相反地，本文提供這些實施例是為透徹且完整揭露本發明，且向本技術領域中具有通常知識者充分傳達本發明之概念。在圖式中，為清楚起見，可以誇示層及區的尺寸與相對尺寸。
應理解，當構件(element)被稱為「連接(connected)」或「耦合(coupled)」至另一構件時，此構件可以直接連接或直接耦合至此另一構件，或亦可以存在中介(intervening)構件。反之，當構件被稱為「直接連接」或「直接耦合」至另一構件時，則無中介構件。其他用作描述構件之間關係的用詞應以類似的方式詮釋(亦即「在...之間(between)」對「直接在...之間(directly between)」、「與...相鄰(adjacent)」對「直接與...相鄰(directly adjacent)」等)。
應理解，雖然用語第一、第二、A、B等於本文可以與發明的構件一起使用，然而這些構件不應被理解為受限於這些用語。舉例而言，在不脫離本發明的範疇的情況下，第一構件可以被稱為第二構件，且第二構件可以被稱為第一構件。本文中，術語「及/或」包括一種或多種指示對象(referents)的任何以及所有的組合。
為便於描述，於本文中可以使用空間相關術語，例如是「之下(beneath)」、「在...下方(below)」、「下部的(lower)」、「在...上方(above)」、「上部的(upper)」及其類似術語，來描述如圖所示的一個構件或特徵與其他(多個)構件或特徵的關係。應理解，空間相關術語意欲涵蓋元件在使用或操作時，除了圖中所描繪的定向 外的不同定向。例如，若將圖中的元件翻轉，則描述為在其他構件或特徵「下方」或「之下」的構件將會定向於其他構件或特徵的「上方」。因此，術語「在...下方」可以涵蓋上方及下方兩種定向。可以將元件以其他形式定向(旋轉90度或處於其他的定向)，且可以相應地詮釋本文使用的空間相關描述詞。
於本文中用作描述本發明的實施例的術語並非意欲限制本發明之範疇。冠詞「一(a)」、「一(an)」以及「該(the)」之所以為單數形式，在於它們具有單一指示對象。然而，於本文中使用的單數形式，不應排除有多於一個指示對象的存在。換句話說，除非於上下文另有明確指示，否則以單數指稱的本發明的構件可以算作一個或多個。更應理解，術語「包括(comprises)」、「包括(comprising)」、「包括(includes)」及/或「包括(including)」使用於本文時，其指明所陳述的特徵、項目(item)、步驟、操作、構件及/或組件(component)的存在，但不排除一個或多個其他特徵、項目、步驟、操作、構件、組件及/或其群體的存在或添加。
本文參照橫截面圖式來描述實施例，橫截面圖式為理想化的實施例(和中間結構)的示意圖。因此，預期會存在由例如製造技術及/或公差(tolerance)所造成的與附圖形狀的差異。因此，不應將實施例理解為限於本文所說明的區的特定形狀，而應包括例如是由於製造所造成的形狀偏差。舉例而言，繪成矩形的植入區通常可以具有圓形或彎曲特徵，及/或於其邊緣的植入濃度梯度，而非自植入區至非植入(non-implanted)區的二元改變(binary change)。同樣地，藉由植入所形成的內埋區(buried region)可能導致在內埋區與表面(穿過該表面發生植入)之間的區域中有一些植 入。因此，在圖式中繪示的區域在本質上為示意性的，且其形狀並非意欲說明元件區域的實際形狀，也並非意欲限制本發明概念之範疇。
除非被另外定義，否則本文所用的所有術語(包括技術上與科學上術語)應被以本發明所屬技術技術領域中具有通常知識者所慣用的方式詮釋。更應理解，術語的常見用法亦應被以相關技術領域慣用的方式詮釋，且除非本文清楚地如此定義，否則不應被以理想化或過於正式的方式詮釋。
圖1是描述根據本發明概念之實施例的半導體元件的橫截面圖，且圖2至圖4I是詳細繪示部分圖1的放大圖。
參照圖1，可以於基板21上形成n井(n-well)22、第一主動區23、元件隔離層(device isolation layer)29、第一閘介電層(gate dielectric layer)31、第一閘極電極33、第一再氧化層(re-oxidation layer)41、第一內間隙壁(inner spacer)43、第一外間隙壁(outer spacer)81、第一輕摻雜汲極(LDD)55、第一環區(halo)57、溝渠65T、第一半導體層(semiconductor layer)71、第二半導體層72、第三半導體層73、P型源極/汲極(P-source/drains)89、第一金屬矽化物圖案(metal silicide patterns)91、第二金屬矽化物圖案93、蝕刻中止層(etch-stopping layer)95以及層間絕緣層(interlayer insulating layer)97。第一半導體層71、第二半導體層72以及第三半導體層73可以構成應變產生圖案75。應變產生圖案75可以填充溝渠65T。溝渠65T可以偏移對齊(offset-aligned)第一閘極電極33。第一主動區23可以藉由溝渠65T而形成Σ形狀。
參照圖2，第一主動區23可以包括藉由溝渠65T而形成 的第一側表面23S1以及第二側表面23S2。第一側表面23S1可以被稱為上側表面，且第二側表面23S2可以被稱為下側表面。應變產生圖案75可以直接接觸第一側表面23S1以及第二側表面23S2。第二側表面23S2可以形成於第一側表面23S1下方。第一側表面23S1可以位於第一LDD 55中。第二側表面23S2可以位於第一LDD 55、第一環區57以及第一主動區23中。第一邊緣E1可以形成於第一主動區23的上表面23SU與第一側表面23S1之間。第二邊緣E2可以存在於第一主動區23的第一側表面23S1與第二側表面23S2之間。第一邊緣E1可以被稱為上邊緣，且第二邊緣E2可以被稱為中間邊緣(intermediate edge)。
第一主動區23的上表面23SU可以延伸至第一閘極電極33的外側。第一邊緣E1可以位於第一外間隙壁81下方。第一邊緣E1可以位於第一LDD 55的表面。第二邊緣E2可以形成於第一閘極電極33的外側。第二邊緣E2可以位於第一LDD 55的表面。
可以將垂直於基板21的水平延伸方向且與第一閘極電極33的側表面33S相交的垂直線定義為第一垂直線V1。可以將垂直於基板21、平行於第一垂直線V1且與第二邊緣E2相交的垂直線定義為第二垂直線V2。可以將垂直於基板21、平行於第二垂直線V2且與第一邊緣E1相交的垂直線定義為第三垂直線V3。
可以將與第一垂直線V1正交且通過第一主動區23的上端的水平線定義為第一水平線H1。可以將平行於第一水平線H1且與第一邊緣E1相交的水平線定義為第二水平線H2。可以將平行於第二水平線H2且與第二邊緣E2相交的水平線定義為第三水 平線H3。可以將平行於第三水平線H3且與溝渠65T的底部相交的水平線定義為第四水平線H4。
第二側表面23S2可以對第四水平線H4形成第二夾角θ2。第一側表面23S1可以對第二水平線H2形成第三夾角θ3。在一些實施例中，第二夾角θ2的範圍可以從50度至60度。舉例而言，第二夾角θ2可以是55度。在一些實施例中，第三夾角θ3的範圍可以從30度至40度。舉例而言，第三夾角θ3可以是35度。
對於第一垂直線V1，可以將第一水平線H1與第三水平線H3之間的距離定義為第一垂直距離Y1，且可以將第三水平線H3與第四水平線H4之間的距離定義為第二垂直距離Y2。可以將第一垂直距離Y1詮釋為從第一主動區23的上端到第二邊緣E2的垂直距離，且可以將第二垂直距離Y2詮釋為從第二邊緣E2到溝渠65T的下端的垂直距離。在一些實施例中，第一垂直距離Y1可以小於第二垂直距離Y2。
對於第二水平線H2，可以將第一垂直線V1與第三垂直線V3之間的距離定義為第一水平距離X1。對於第三水平線H3，可以將第一垂直線V1與第二垂直線V2之間的距離定義為第二水平距離X2。可以將第一水平距離X1詮釋為第一邊緣E1自第一閘極電極33偏移的距離(offset distance)，且可以將第二水平距離X2詮釋為第二邊緣E2自第一閘極電極33偏移的距離。在一些實施例中，第一水平距離X1可以大於第二水平距離X2。
在一些實施例中，第二水平距離X2可以是0.001nm至5nm。舉例而言，第二水平距離X2可以是約3nm。在一些實施例中，第一水平距離X1可以是第一垂直距離Y1的1倍至1.5倍。
可以將上表面23SU、第一邊緣E1、第一側表面23S1、第二邊緣E2、第二側表面23S2以及第四水平線H4的表面或邊緣結合或連接，以大體上形成Σ形狀的結構。在本發明概念之實施例中，以「Σ形狀的」結構或「Σ形狀」來描述，此描述是為了包括大體上形成此配置或結構的結構，並可以包括彎曲的或不規則的表面以及角(corner)，還可以包括平直的表面和尖角。
參照圖3A，應變產生圖案75可以通過第一LDD區55以及第一環區57以延伸進入第一主動區23。應變產生圖案75可以包括第一表面75S1、第二表面75S2以及第三表面75S3。第一表面75S1可以接觸第一邊緣E1且具有與第一主動區23的第一側表面23S1不同的斜率。第一表面75S1可以具有與第一主動區23的上表面23SU相似的斜率，此上表面23SU與第一邊緣E1相鄰，舉例而言，在一些實施例中，第一表面75S1與上表面23SU可以彼此平行。
可以將第三表面75S3定位在應變產生圖案75的上端。可以將第二表面75S2定位在第一表面75S1與第三表面75S3之間，且與第一表面75S1以及第三表面75S3直接接觸。第二表面75S2可以具有與第一表面75S1以及第三表面75S3不同的斜率。第一外間隙壁81可以直接接觸第一LDD 55、第一邊緣E1、第一表面75S1、第二表面75S2以及第三表面75S3。
參照圖3B，應變產生圖案75的下端可以形成在較第一環區57的底部還高的水平上。
參照圖4A，第一主動區23的上表面23SU可以包括各種階梯式幾何形狀(step geometries)。舉例而言，在一些實施例中， 第一主動區23與第一再氧化層41之間的邊界可以形成在較第一主動區23與第一閘介電層31之間的邊界還低的水平上。在一些實施例中，第一LDD 55與第一內間隙壁43之間的邊界可以形成在較第一主動區23與第一再氧化層41之間的邊界還低的水平上。在一些實施例中，第一LDD 55與第一外間隙壁81之間的邊界可以形成在較第一LDD 55與第一內間隙壁43之間的邊界還低的水平上。
參照圖4B，在一些實施例中，第一外間隙壁81可以包括第一材料層81A以及配置於第一材料層81A上的第二材料層81B。
參照圖4C，在一些實施例中，可以省略第一再氧化層41。第一內間隙壁43可以接觸第一閘極電極33。
參照圖4D，在一些實施例中，第一主動區23的上表面23SU可以是水平的。
參照圖4E，在一些實施例中，可以省略第一LDD 55以及第一環區57。
參照圖4F，在一些實施例中，可以省略第一金屬矽化物圖案91以及第二金屬矽化物圖案93。在此實施例中，第一閘極電極33可以包括導電層，例如是多晶矽層。
參照圖4G，在一些實施例中，可以在第一閘介電層31上依序形成第一下閘極電極(lower gate electrode)33A以及第一上閘極電極(upper gate electrode)33B。可以省略第一再氧化層41。第一內間隙壁43可以接觸第一下閘極電極33A以及第一上閘極電極33B。舉例而言，第一下閘極電極33A可以是金屬層，且第一 上閘極電極33B可以多晶矽層。
參照圖4H，在一些實施例中，可以在第一閘介電層31上形成第一閘極電極33。舉例而言，第一閘極電極33可以包括金屬層。
參照圖4I，在一些實施例中，可以在第一主動區23上形成第一下閘介電層(lower gate dielectric layer)31A、第一上閘介電層(upper gate dielectric layer)31B以及第一閘極電極33。第一下閘介電層31A可以直接接觸第一主動區23。第一下閘介電層31A可以被稱為界面層(interface layer)。舉例而言，第一下閘介電層31A可以包括藉由濕式清洗(wet cleaning)製程所形成的氧化矽(silicon oxide)。第一上閘介電層31B可以環繞第一閘極電極33的側表面以及底部。舉例而言，第一上閘介電層31B可以包括高介電係數(high-K)材料。第一閘極電極33可以是金屬層。
圖5A是描述根據本發明概念之實施例的半導體元件的佈局圖。圖5B是詳細繪示圖5A的特定組件的放大圖，且圖5C與圖5D是詳細繪示圖5B的特定組件的放大圖。
參照圖5A，可以形成多個穿過第一主動區23的第一閘極電極33。可以在第一主動區23中的第一閘極電極33之間形成應變產生圖案75。
參照圖5B至圖5D，第一主動區23可以包括第一邊緣E1以及第二邊緣E2。可以將第一邊緣E1與第一閘極電極33之間的距離定義為第一水平距離X1。第二邊緣E2可以展現從第一主動區23的中心到邊緣變得更加靠近於第一閘極電極33的傾向。在其他實施例中，第二邊緣E2可以展現從第一主動區23的中心 到邊緣變得遠離於第一閘極電極33的傾向。
可以將第一主動區23中心附近的第二邊緣E2與第一閘極電極33之間的距離定義為第二水平距離X21，且可以將第一主動區23邊緣附近的第二邊緣E2與第一閘極電極33之間的距離定義為第三水平距離X22。相較於在相關技術領域中所能達到的，根據本發明概念之實施例，可以顯著地改善第二水平距離X21以及第三水平距離X22之間的差異。在本發明概念之不同實施例中，第二水平距離X21與第三水平距離X22之間的差異可以等於或小於1nm。
圖6是描述根據本發明概念之實施例的半導體元件的佈局圖，且圖7是橫截面圖。
參照圖6，半導體晶片(semiconductor chip)100可以包括第一區101P以及第二區102。可以在第一區101P以及第二區102中形成多個PMOS電晶體。第二區102可以具有較第一區101P的圖案密度還高的圖案密度。舉例而言，第一區101P可以具有5%或少於5%的主動開放密度(active open density)，且第二區102可以具有5%至15%的主動開放密度。
半導體晶片100可以是微處理器。半導體晶片100可以包括記憶區(memory area)101。記憶區101可以包括第一區101P以及胞陣列(cell array)101C。胞陣列101C可以包括記憶胞(memory cells)，例如是SRAM。可以將第一區101P定位在胞陣列101C的外圍，且第一區101P可以被稱為SRAM-周邊(SRAM-peri)。可以將第二區102定位成與記憶區101相鄰。第二區102可以被稱為邏輯區(logic area)。
參照圖6與圖7，在一些實施例中，第一區101P可以包括在基板121上形成的第一n井122以及第一元件隔離層129。可以藉由第一元件隔離層129將第一主動區123定義在第一n井122中。可以在第一主動區123上形成第一閘介電層131、第一閘極電極133、第一再氧化層141、第一內間隙壁143以及第一外間隙壁181。可以在第一主動區123中形成第一LDD 155以及第一環區157。可以在第一主動區123上形成偏移對準第一閘極電極133的第一溝渠165T。可以藉由第一溝渠165T使第一主動區123形成第一Σ形狀的配置。可以在第一溝渠165T中形成第一下半導體層(lower semiconductor layer)171、第一中間半導體層(intermediate semiconductor layer)172、第一上半導體層(upper semiconductor layer)173、第一P型源極/汲極189以及第一金屬矽化物圖案191與193。第一下半導體層171、第一中間半導體層172以及第一上半導體層173可以構成第一應變產生圖案175。可以在基板121上形成第一蝕刻中止層195以及第一層間絕緣層197。
第二區102可以包括在基板121上形成的第二n井222以及第二元件隔離層229。可以藉由第二元件隔離層229將第二主動區223定義在第二n井222中。可以在第二主動區223上形成第二閘介電層231、第二閘極電極233、第二再氧化層241、第二內間隙壁243以及第二外間隙壁281。可以在第二主動區223中形成第二LDD 255以及第二環區257。可以在第二主動區223上形成偏移對準第二閘極電極233的第二溝渠265T。可以藉由第二溝渠265T使第二主動區223形成第二Σ形狀的配置。可以在第二溝渠265T中形成第二下半導體層271、第二中間半導體層272、第 二上半導體層273、第二P型源極/汲極289以及第二金屬矽化物圖案291與293。第二下半導體層271、第二中間半導體層272以及第二上半導體層273可以構成第二應變產生圖案275。可以在基板121上形成第二蝕刻中止層295以及第二層間絕緣層297。
可以將垂直於基板121且通過第一閘極電極133的側表面的垂直線定義為第一垂直線V111，且可以將垂直於基板121且通過第二閘極電極233的側表面的垂直線定義為第二垂直線V211。可以將第一垂直線V111與第一溝渠165T之間最短的距離定義為第一水平距離X31。可以將第二垂直線V211與第二溝渠265T之間最短的距離定義為第二水平距離X32。在一些實施例中，第一水平距離X31與第二水平距離X32之間的差異可以是1nm或小於1nm。相較於相關技術領域，根據本發明概念之實施例，可以顯著地減少第一水平距離X31與第二水平距離X32之間的差異。換句話說，可以使圖案負載效應(pattern loading effect)最小化。
圖8A是描述根據本發明概念之實施例的半導體元件的佈局圖，且圖8B是沿著圖8A的線I-I'以及線II-II'的橫截面圖。
參照圖8A與8B，可以在基板321上提供穿過主動區323的閘極電極333。主動區323可以是鰭型(fin shape)或線型。閘極電極333可以覆蓋主動區323的上表面與側表面。可以在主動區323中形成偏移對準閘極電極333的溝渠。可以在溝渠中形成應變產生圖案375。應變產生圖案375可以偏移對準於閘極電極333。
在一些實施例中，可以將主動區323定義在基板321上的n井322中。閘介電層331可以形成於主動區323與閘極電極 333之間。可以在閘極電極333的側表面上形成再氧化層341、內間隙壁343以及外間隙壁381。可以在主動區123中形成LDD 355。LDD 355可以覆蓋應變產生圖案375的側表面與底部。可以在基板321上形成蝕刻中止層395與層間絕緣層397。
圖9是描述根據本發明概念之實施例的半導體元件的形成方法的流程圖，且圖10、圖11、圖12A、圖13A、圖14A、圖15、圖16、圖17A、圖18A、圖19、圖20A、圖20B、圖21、圖22A、圖23與圖24是描述根據本發明概念之實施例的半導體元件的形成方法的橫截面圖。圖12B、圖12C、圖13B、圖14B、圖17B、圖18B與圖22B分別是繪示圖12A、圖13A、圖14A、圖17A、圖18A與圖22A中一些配置構件的放大圖。
參照圖9，根據本發明概念之實施例的半導體元件的形成方法可以包括形成閘極結構(步驟S110)、形成第一溝渠(步驟S120)、形成第二溝渠(步驟S130)、形成第三溝渠(步驟S140)、形成第一半導體層(步驟S150)、形成第二半導體層(步驟S160)、形成第三半導體層(步驟S170)、形成矽化物層(silicide layer)(步驟S180)以及形成層間絕緣層(步驟S190)。於下文中，將參照製程-特定的圖式詳細描述根據本發明概念之實施例的半導體元件的形成方法。
參照圖9與圖10，可以在基板21上形成第一閘極結構(gate structure)31、33、35與37以及第二閘極結構32、34、36與38(步驟S110)。
基板21可以是單晶矽半導體基板，例如是矽晶圓。舉例而言，基板21可以包括具有p型雜質的單晶矽。可以在基板21 上形成定義第一主動區23與第二主動區24的元件隔離層29。可以使用淺溝渠隔離(shallow trench isolation，STI)製程來形成元件隔離層29。元件隔離層29可以包括氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)或其組合物。第一主動區23可以定義在形成於基板21的預定區的n井22中。第一主動區23可以包括具有n型雜質的單晶矽。第二主動區24可以包括具有p型雜質的單晶矽。
可以在基板21上形成第一閘介電層31與第二閘介電層32、第一閘極電極33與第二閘極電極34、第一緩衝圖案(buffer pattern)35與第二緩衝圖案36以及第一罩幕圖案(mask pattern)37與第二罩幕圖案38。第一閘介電層31、第一閘極電極33、第一緩衝圖案35以及第一罩幕圖案37可以依序堆疊在第一主動區23上。第一閘介電層31、第一閘極電極33、第一緩衝圖案35以及第一罩幕圖案37可以形成作為第一閘極結構31、33、35以及37。第一閘極結構31、33、35以及37中的每一者可以穿過第一主動區23，且延伸至元件隔離層29上。
在一些實施例中，第一閘介電層31可以包括氧化矽、氮化矽、氮氧化矽、高介電係數層或其組合物。在一些實施例中，第一閘極電極33可以包括多晶矽(polysilicon)、金屬矽化物、金屬、金屬氧化物、金屬氮化物(metal nitride)、導電碳(conductive carbon)或其組合物。舉例而言，第一閘極電極33可以包括具有p型雜質的多晶矽層。第一緩衝圖案35與第一罩幕圖案37可以包括相對於彼此相異的材料。舉例而言，第一緩衝圖案35可以包括氧化矽，而第一罩幕圖案37可以包括氮化矽。第一緩衝圖案35 以及第一罩幕圖案37可以形成為硬罩幕(hard mask)圖案。
第二閘介電層32、第二閘極電極34、第二緩衝圖案36以及第二罩幕圖案38可以依序堆疊在第二主動區24上。第二閘介電層32、第二閘極電極34、第二緩衝圖案36以及第二罩幕圖案38可以形成為第二閘極結構32、34、36以及38。
在一些實施例中，第二閘介電層32可以包括氧化矽、氮化矽、氮氧化矽、高介電係數層或其組合物。第二閘極電極34可以包括多晶矽、金屬矽化物、金屬、金屬氧化物、金屬氮化物、導電碳或其組合物。舉例而言，第二閘極電極34可以包括具有n型雜質的多晶矽層。第二緩衝圖案36可以包括氧化矽，而第二罩幕圖案38可以包括氮化矽。
可以在第一閘極電極33的側表面上形成第一再氧化層41。第一再氧化層41可以包括氧化矽，例如是熱氧化物(thermal oxide)。可以在第二閘極電極34的側表面上形成第二再氧化層42。第二再氧化層42可以包括氧化矽，例如是熱氧化物。在其他實施例中，可以省略第一再氧化層41或第二再氧化層42。
第一內間隙壁43可以形成在第一閘極結構31、33、35以及37的側表面上。第一內間隙壁43可以覆蓋第一再氧化層41的外側且與第一主動區23接觸。第一內間隙壁43可以包括絕緣層，例如是氧化矽。第二內間隙壁44可以形成第二閘極結構32、34、36以及38的側表面上。第二內間隙壁44可以覆蓋第二再氧化層42的外側且與第二主動區24接觸。第二內間隙壁44可以包括絕緣層，例如是氧化矽。在一些實施例中，第一內間隙壁43以及第二內間隙壁44的形成可以包括薄膜形成(thin-film formation) 製程以及非等向蝕刻製程。第一主動區23、第二主動區24以及配置在第一內間隙壁43與第二內間隙壁44外側的元件隔離層29可以是部分凹陷的(recessed)。
可以使用第一閘極結構31、33、35與37、第一再氧化層41以及第一內間隙壁43作為離子植入罩幕(ion implantation mask)來形成第一LDD 55以及第一環區57。第一LDD 55可以形成於與第一閘極電極33的外側相鄰的第一主動區23中。第一LDD 55可以在第一內間隙壁43底下擴散。第一LDD 55可以包括與n井22相異的導電型(conductivity type)雜質。舉例而言，第一LDD 55可以包括p型雜質。
第一環區57可以形成在較第一LDD 55的上端低的水平面上。第一環區57可以覆蓋第一LDD 55的底部，且部分覆蓋第一LDD 55的側表面。舉例而言，第一環區57可以形成為環繞第一LDD 55的下面部分。第一環區57可以包括與第一LDD 55相異的導電型雜質，且第一環區57可以具有與n井22相同的導電型雜質。舉例而言，第一環區57可以包括n型雜質。第一環區57中的n型雜質濃度可以較n井22的n型雜質濃度高。
可以形成共形地(conformally)覆蓋整個基板21的犧牲間隙壁層50。犧牲間隙壁層50可以覆蓋第一內間隙壁43以及第二內間隙壁44的外側表面(outer side surface)。犧牲間隙壁層50可以對第一內間隙壁43以及第二內間隙壁44具有蝕刻選擇性(etch selectivity)。舉例而言，在一些實施例中，犧牲間隙壁層50可以包括氮化矽。
可以在犧牲間隙壁層50上形成第三罩幕圖案53。第三罩 幕圖案53可以是光阻圖案(photoresist pattern)。第三罩幕圖案53可以覆蓋第二主動區24並且暴露出第一主動區23。第三罩幕圖案53可以部分覆蓋元件隔離層29。
在其他實施例中，第一LDD 55或第一環區57可以在犧牲間隙壁層50形成之後形成。在其他實施例中，第一LDD 55或第一環區57可以在第三罩幕圖案53形成之後形成。
參照圖9與圖11，可以藉由非等向蝕刻犧牲間隙壁層50並使用第三罩幕圖案53作為蝕刻罩幕(etch mask)來形成犧牲間隙壁50S。犧牲間隙壁50S可以覆蓋第一內間隙壁43的外側。犧牲間隙壁50S可以與第一LDD 55的上表面接觸。第一LDD 55可以暴露於犧牲間隙壁50S的外側。犧牲間隙壁50S的下端可以形成在較第一閘介電層31低的水平面上。犧牲間隙壁層50可以保留在第二主動區24上。
參照圖9與圖12A，移除第三罩幕圖案53，且可以使用第一閘極結構31、33、35與37、第一內間隙壁43以及犧牲間隙壁50S作為罩幕，藉由蝕刻第一主動區23來形成第一溝渠61T(步驟S120)。藉由移除第三罩幕圖案53，可以在第二主動區24上暴露出犧牲間隙壁層50。
可以應用使用溴化氫(HBr)、四氟甲烷(CF4)、氧(O2)、氯(Cl2)、三氟化氮(NF3)或其組合物的非等向蝕刻製程以形成第一溝渠61T。各第一溝渠61T可以具有U型。當第一溝渠61T形成時，元件隔離層29可以是部分凹陷的。
參照圖12B，各第一溝渠61T可以具有其下面部分較其上面部分窄的形狀。可以形成第一溝渠61T的側壁，使其與通過 第一溝渠61T底部的水平線之間具有第一夾角θ1。第一夾角θ1範圍可以從86度至89度。第一溝渠61T可以位於第一LDD 55中。第一LDD 55可以暴露於第一溝渠61T的側壁以及底部。第一溝渠61T的底部可以形成在較第一LDD 55高的水平面上。
參照圖12C，第一溝渠61T可以選擇地通過第一LDD 55以延伸進入第一環區57。第一LDD 55以及第一環區57可以暴露於第一溝渠61T的側壁。在此實例中，第一環區57可以進一步選擇地暴露於第一溝渠61T的底部。
參照圖9以及圖13A，可以使用等向蝕刻製程，藉由蝕刻第一溝渠61T的側壁以及底部，以形成第二溝渠62T(步驟S130)。第二溝渠62T可以形成在第一主動區23中。第二溝渠62T的側壁可以是圓形。可以使用乾蝕刻(dry etch)製程、濕蝕刻(wet etch)製程或其組合物，以形成第二溝渠62T。在一些實施例中，乾蝕刻製程可以使用溴化氫(HBr)、四氟甲烷(CF4)、氧(O2)、氯(Cl2)、三氟化氮(NF3)或其組合物。濕蝕刻製程可以使用標準清洗液-1(standard clean-1，SC-1)、氫氟酸(HF)或其組合物。第一溝渠61T以及第二溝渠62T的形成可以包括原位(in-situ)或非原位(ex-situ)製程。
參照圖13B，第一LDD 55以及第一環區57可以暴露於第二溝渠62T的側壁。第一環區57可以暴露於第二溝渠62T的底部。第一LDD 55可以保留於第一內間隙壁43以及犧牲間隙壁50S的下方。由於第二溝渠62T的存在與定位，在犧牲間隙壁50S的下面部分可以形成底切(undercut)。可以暴露出犧牲間隙壁50S的底表面(bottom surface)的第一寬度d1。如圖13B所示，可以將第 一溝渠61T以及第二溝渠62T的複合形式詮釋為半等向(semi-isotropic)形狀。
可以將垂直於基板21且通過第一閘極電極33的側表面或與第一閘極電極33的側表面相交的垂直線定義為第一垂直線V1。可以將第二溝渠62T側壁上離第一垂直線V1最近的點定義為第一點P1。第一點P1可以位於第一LDD 55的側表面。在一些實施例中，第一點P1可以位於第一LDD 55的底部與上部之間。
根據本發明概念之實施例，由於是使用等向蝕刻製程來形成第一溝渠61T，所以可以使圖案負載效應最小化。第一溝渠61T的寬度可以在基板21各處都有非常一致的分布。並且，由於是使用等向蝕刻製程來形成第二溝渠62T，可以容易控制第一點P1的位置。藉由調整第一溝渠61T以及第二溝渠62T的蝕刻量(amount of etching)，可以使第一點P1形成在所需的位置。第一點P1可以在基板21各處都形成在非常一致的位置。
參照圖9與圖14A，可以使用定向(directional)蝕刻製程形成第三溝渠63T(步驟S140)。第一溝渠61T、第二溝渠62T以及第三溝渠63T可以構成溝渠65T。可以使用氫氧化銨(NH4OH)、NH3OH、四甲基銨(tetra-methyl-ammonium-hydroxide，TMAH)、氫氧化鉀(KOH)、氫氧化鈉(NaOH)、苯基三甲基氫氧化銨(benzyltrimethylammonium hydroxide，BTMH)或其組合物來形成第三溝渠63T。第三溝渠63T可以通過第一LDD 55以及第一環區57以延伸進入第一主動區23。第一LDD 55、第一環區57以及第一主動區23可以暴露於溝渠65T中。
在定向蝕刻製程中，取決於第一主動區23的晶體取向 (crystallographic direction)，蝕刻速率可以相異。在第一主動區23的晶體取向之中，定向蝕刻製程可以對晶體取向<100>以及<110>表現出高的蝕刻速率。在第一主動區23的晶體取向之中，定向蝕刻製程可以對晶體取向<1 11>表現出非常低的蝕刻速率。如本文中所述，溝渠65T以及第一主動區23可以形成Σ(sigma)形狀。
參照圖14B，第一主動區23的第一側表面23S1以及第二側表面23S2可以暴露在溝渠65T中。第二側表面23S2可以形成在第一側表面23S1下方。第一LDD 55可以暴露於第一側表面23S1。第一LDD 55、第一環區57以及第一主動區23可以暴露於第二側表面23S2。第一邊緣E1可以形成於第一主動區23的上表面23SU與第一側表面23S1之間。第二邊緣E2可以形成於第一主動區23的第一側表面23S1與第二側表面23S2之間。
在一些實施例中，第一主動區23的上表面23SU可以延伸至第一閘極電極33的外側。在一些實施例中，第一邊緣E1可以位於犧牲間隙壁50S的下方。在一些實施例中，第一邊緣E1可以位於第一LDD 55的表面上。在一些實施例中，第二邊緣E2可以位於第一閘極電極33的外側。在一些實施例中，第二邊緣E2可以位於第一LDD 55的表面上。
可以將垂直於基板21且與第一閘極電極33的側表面33S相交或通過第一閘極電極33的側表面33S的垂直線定義為第一垂直線V1。可以將垂直於基板21、平行於第一垂直線V1且與第二邊緣E2相交或通過第二邊緣E2的垂直線定義為第二垂直線V2。可以將垂直於基板21、平行於第二垂直線V2且與第一邊緣E1相交或通過第一邊緣E1的垂直線定義為第三垂直線V3。
可以將垂直於第一垂直線V1且與第一主動區23的上端相交或通過第一主動區23的上端的水平線定義為第一水平線H1。可以將垂直於第一水平線H1且與第一邊緣E1相交或通過第一邊緣E1的水平線定義為第二水平線H2。可以將平行於第二水平線H2且與第二邊緣E2相交或通過第二邊緣E2的水平線定義為第三水平線H3。可以將平行於第三水平線H3且與溝渠65T的底部相交或通過溝渠65T的底部的水平線定義為第四水平線H4。
第二側表面23S2可以對第四水平線H4形成第二夾角θ2。第一側表面23S1可以對第二水平線H2形成第三夾角θ3。第二夾角θ2範圍可以從50度至60度。舉例而言，第二夾角θ2可以是55度。第三夾角θ3可以範圍可以從30度至40度。舉例而言，第三夾角θ3可以是35度。
在第一垂直線V1中，可以將第一水平線H1與第三水平線H3之間的距離定義為第一垂直距離Y1，且可以將第三水平線H3與第四水平線H4之間的距離定義為第二垂直距離Y2。可以將第一垂直距離Y1詮釋為從第一主動區23的上端到第二邊緣E2的垂直距離，且可以將第二垂直距離Y2詮釋為從第二邊緣E2到溝渠65T的下端的垂直距離。在一些實施例中，第一垂直距離Y1可以小於第二垂直距離Y2。
在第二水平線H2中，可以將第一垂直線V1與第三垂直線V3之間的距離定義為第一水平距離X1。在第三水平線H3中，可以將第一垂直線V1與第二垂直線V2之間的距離定義為第二水平距離X2。可以將第一水平距離X1詮釋為第一邊緣E1自第一閘極電極33偏移的距離，且可以將第二水平距離X2詮釋為第二邊 緣E2自第一閘極電極33偏移的距離。第一水平距離X1可以大於第二水平距離X2。
第二水平距離X2可以介於0.001nm與5nm之間。舉例而言，第二水平距離X2可以是約3nm。第一水平距離X1可以是第一垂直距離Y1的1倍至1.5倍。
根據本發明概念之實施例，由於是使用非等向蝕刻製程來形成第一溝渠61T，所以可以使圖案負載效應最小化。在基板21的各處，第一溝渠61T的寬度可以有非常一致的分布。由於是使用等向蝕刻製程來形成第二溝渠62T，可以容易控制第一點P1的位置。藉由調整第一溝渠61T以及第二溝渠62T的蝕刻量(amount of etching)，可以使第一點P1形成在所需的位置。在基板21的各處，第一點P1可以形成在一致的位置。藉由調整第一點P1的位置，可以控制第二邊緣E2的位置。藉由使用第一溝渠61T、第二溝渠62T以及第三溝渠63T，可以控制第一邊緣E1以及第二邊緣E2的位置。相較於相關技術領域，在基板21的各處，可以顯著地改善第一邊緣E1以及第二邊緣E2的位置之間的差異。
參照圖9與圖15，可以在溝渠65T中使用選擇性磊晶成長(SEG)製程，來形成第一半導體層71(步驟S150)。第一半導體層71可以覆蓋溝渠65T的內壁(inner wall)。第一半導體層71可以直接接觸第一LDD 55、第一環區57以及第一主動區23。
在一些實施例中，第一半導體層71可以包括矽鍺。在一些實施例中，第一半導體層71可以包括p型雜質。舉例而言，第一半導體層71可以包括硼(B)。在一些實施例中，第一半導體層71中的p型雜質可以具有較第一LDD 55中的p型雜質還高的濃 度。在一些實施例中，第一半導體層71中的鍺含量可以是5%至25%。舉例而言，第一半導體層71中的鍺含量可以是約25%。
參照圖9與圖16，可以在第一半導體層71上使用SEG製程來形成第二半導體層72(步驟S160)。第二半導體層72可以充分填充溝渠65T。
在一些實施例中，第二半導體層72可以包括矽鍺。在一些實施例中，第二半導體層72可以包括p型雜質。舉例而言，第二半導體層72可以包括硼(B)。在一些實施例中，第二半導體層72中的p型雜質可以具有較第一半導體層71中的p型雜質還高的濃度。在一些實施例中，第二半導體層72中的鍺含量可以是25%至50%。舉例而言，第二半導體層72中的鍺含量可以是約35%。
參照圖9與圖17A，可以在第二半導體層72上使用SEG製程來形成第三半導體層73(步驟S170)。第一半導體層71、第二半導體層72以及第三半導體層73可以共同地構成應變產生圖案75。
在一些實施例中，第三半導體層73可以包括矽鍺或矽。在一些實施例中，第三半導體層73可以包括p型雜質。舉例而言，第三半導體層73可以包括硼(B)。在一些實施例中，第三半導體層73中的p型雜質可以具有與第二半導體層72中的p型雜質相似的濃度。在一些實施例中，第三半導體層73中的鍺含量可以是0%至10%。舉例而言，第三半導體層73可以單晶矽。
參照圖17B，在一些實施例中，應變產生圖案75的上表面可以充分填充溝渠65T，且相對於第一主動區23的上端，應變 產生圖案75的上表面可以突起較高的水平。
參照圖9與圖18A，可以移除犧牲間隙壁50S以及犧牲間隙壁層50，以暴露出第一主動區23以及第二主動區24。在移除犧牲間隙壁50S以及犧牲間隙壁層50的時候，可以移除第一罩幕圖案37以及第二罩幕圖案38。可以使第一LDD 55暴露於第一內間隙壁43與應變產生圖案75之間。
參照圖18B，應變產生圖案75可以包括第一表面75S1、第二表面75S2以及第三表面75S3。第一表面75S1可以與第一邊緣E1接觸，且第一表面75S1可以具有與第一主動區23的第一側表面23S1不同的斜率。第一表面75S1可以具有和相鄰第一邊緣E1的第一主動區23的上表面23SU相似的斜率。舉例而言，第一表面75S1和第一主動區23的上表面23SU可以彼此平行。第一表面75S1與第二水平線H2之間的夾角可以小於第三夾角θ3。
可以在應變產生圖案75的上端形成第三表面75S3。第二表面75S2可以形成於第一表面75S1與第三表面75S3之間，且與第一表面75S1以及第三表面75S3接觸。第二表面75S2可以具有與第一表面75S1以及第三表面75S3不同的斜率。第二表面75S2可以具有與第一垂直線V1相似的角度。
參照圖9與圖19，可以形成覆蓋n井22且暴露出第二主動區24的第四罩幕圖案77。第四罩幕圖案77可以包括光阻層。
可以使用第四罩幕圖案77、第二閘極電極34、第二緩衝圖案36以及第二內間隙壁44作為離子植入罩幕(ion-implantation mask)，來形成第二LDD 78以及第二環區80。第二LDD 78可以包括與第二主動區24相異的導電型雜質。舉例而言，第二LDD 78 可以包括n型雜質。第二環區80可以包括與第二LDD 78相異的導電型雜質，且第二環區80可以包括與第二主動區24相同的導電型雜質。舉例而言，第二環區80可以包括p型雜質。
參照圖9與圖20A，可以移除第四罩幕圖案77，且可以形成第一外間隙壁81以及第二外間隙壁82。第一外間隙壁81可以覆蓋第一內間隙壁43的外側。第二外間隙壁82可以覆蓋第二內間隙壁44的外側。在一些實施例中，可以使用薄膜形成製程以及非等向蝕刻製程，來形成第一外間隙壁81以及第二外間隙壁82。在一些實施例中，第一外間隙壁81以及第二外間隙壁82可以包括氧化矽、氮化矽、氮氧化矽或其組合物。舉例而言，第一外間隙壁81以及第二外間隙壁82可以包括氮化矽。
參照圖20B，第一外間隙壁81以及第二外間隙壁82A與82B可以包括第一材料層81A與82A，以及配置在第一材料層81A與82A上的第二材料層81B與82B。舉例而言，第一材料層81A與82A可以包括氧化矽，且第二材料層81B與82B可以包括氮化矽。
參照圖9與圖21，覆蓋n井22區且暴露出第二主動區24的第五罩幕圖案83。第五罩幕圖案83可以包括光阻層。
可以使用第五罩幕圖案83、第二閘極電極34、第二緩衝圖案36、第二內間隙壁44以及第二外間隙壁82作為離子植入罩幕來形成N型源極/汲極(N-source/drains)84。第二LDD 78可以保留在第二內間隙壁44以及第二外間隙壁82的下方。N型源極/汲極84可以包括n型雜質。
參照圖9與圖22A，可以移除第五罩幕圖案83，且可以 形成覆蓋第二主動區24的第六罩幕圖案87。第六罩幕圖案87可以包括光阻層。可以使用第六罩幕圖案87、第一閘極電極33、第一緩衝圖案35、第一內間隙壁43以及第一外間隙壁81作為離子植入罩幕來形成P型源極/汲極89。P型源極/汲極89可以包括p型雜質。P型源極/汲極89可以形成在應變產生圖案75的上端部分。舉例而言，P型源極/汲極89可以形成在較第一LDD 55的底部還高的水平面上。
參照圖22B，在一些實施例中，P型源極/汲極89可以延伸至較第一LDD 55還低的水平。P型源極/汲極89可以延伸至與應變產生圖案75相鄰的第一LDD 55的部分。
參照圖9與圖23，可以將第六罩幕圖案87、第一緩衝圖案35以及第二緩衝圖案36移除，以暴露出第一閘極電極33、第二閘極電極34、P型源極/汲極89以及N型源極/汲極84。可以在第一閘極電極33、第二閘極電極34、P型源極/汲極89以及N型源極/汲極84上形成金屬矽化物圖案91、92、93、94(步驟S180)。
金屬矽化物圖案91、92、93、94可以包括形成在P型源極/汲極89上端的第一金屬矽化物圖案91、形成在第一閘極電極33上端的第二金屬矽化物圖案93、形成在N型源極/汲極84上端的第三金屬矽化物圖案92以及形成在第二閘極電極34上端的第四金屬矽化物圖案94。第一金屬矽化物圖案91可以形成在第三半導體層73以及第二半導體層72中。舉例而言，可以將第三半導體層73完全轉變成(converted into)第一金屬矽化物圖案91。可以將與第三半導體層73相鄰的第二半導體層72轉變成第一金屬矽化物圖案91。
參照圖9與圖24，可以形成共形地覆蓋整個基板21的蝕刻中止層95。可以在蝕刻中止層95上形成層間絕緣層97(190)。在一些實施例中，蝕刻中止層95可以包括對層間絕緣層97具有蝕刻選擇性的材料。舉例而言，蝕刻中止層95可以包括氮化矽，而層間絕緣層97可以包括氧化矽。
表1呈現由圖案負載效應所導致的第二邊緣E2位置的變異的實驗例。
參照表1與圖14B，在實驗1中，省略在本發明概念之實施例中所描述的形成第一溝渠的製程，且高圖案密度區與低圖案密度區之間的第二水平距離X2的差異是2.9nm，此差異相對較大。在實驗2以及實驗3中，將在本發明概念之實施例中所描述的犧牲間隙壁、第一溝渠、第二溝渠以及第三溝渠的形成條件加以控制，以彼此相異的製程來形成，且高圖案密度區與低圖案密度區之間的第二水平距離X2的差異分別是0.9nm與0.6nm，相較於實驗1的差異，實驗2以及實驗3的差異相對較小。如實驗例的表1所示，根據本發明概念之實施例，可以看出相較於相關技術領域，高圖案密度區與低圖案密度區之間的第二水平距離X2 的差異可以顯著被改善。
表2說明主動區的中心區域(center area)與邊緣區域(edge area)中的第二邊緣E2的位置的變異。
參照表2與圖6，在實驗4中，省略在本發明概念之實施例中所描述的形成第一溝渠的製程，且第二水平距離X21與第三水平距離X22之間的差異是3.5nm，此差異相對較大。在實驗5中，將在本發明概念之實施例中所描述的第一溝渠、第二溝渠以及第三溝渠的形成條件加以控制，且第二水平距離X21與第三水平距離X22之間的差異是0.7nm，此差異相對較小。如實驗例的表2所示，根據本發明概念之實施例，可以看出相較於相關技術領域，主動區的中心區域與邊緣區域中的第二邊緣E2的位置之間的差異可以顯著被改善。
圖25是描述根據本發明概念之不同實施例的電子裝置的系統方塊圖。
參照圖25，可以將參照圖1至圖24所描述的半導體元件可以應用到電子系統2100。電子系統2100可以包括主體(body)2110、微處理器單元(microprocessor unit)2120、電源單元(power unit)2130、功能單元(function unit)2140以及顯示控制器單 元(display controller unit)2150。可以將微處理器單元2120、電源單元2130、功能單元2140以及顯示控制器單元2150安裝於主體2110上。可以將顯示單元(display unit)2160安裝(arranged)於主體2110的內部或外部。舉例而言，可以將顯示單元2160安置於主體2110的表面上，且顯示藉由顯示控制器單元2150處理過的影像。
電源單元2130可以自外部電池(未繪示)等接收恆壓(constant voltage)，將此電壓劃分成所需準位(level)之電壓，並將劃分後的電壓供應至微處理器單元2120、功能單元2140及顯示控制器單元2150等。微處理器單元2120可以自電源單元2130接收電壓以控制功能單元2140及顯示單元2160。功能單元2140可執行各種電子系統2100的功能。舉例而言，若電子系統2100是行動電話，功能單元2140可以具有數種組件，這些組件執行行動電話的功能，例如是藉由撥號或與外部裝置2170通訊，而將影像輸出至顯示單元2160或將聲音輸出至揚聲器。若安裝有攝影機(camera)，功能單元2140可作為攝影機影像處理器(camera image processor)。
在應用本發明概念之實施例中，當將電子系統2100連接至記憶卡等以便擴充容量(capacity)時，功能單元2140可以是記憶卡控制器(memory card controller)。功能單元2140可經由有線通訊單元(communication unit)或無線通訊單元2180與外部裝置2170交換訊號。此外，當電子系統2100需要通用串列匯流排(USB)等以便擴充功能時，功能單元2140可以作為介面控制器(interface controller)。更甚者，功能單元2140可以包括大量儲存裝置(mass storage apparatus)。
可以將參照圖1至圖24所描述的半導體元件應用到功能單元2140或微處理器單元2120。舉例而言，功能單元2140可以包括應變產生圖案75。由於應變產生圖案75的配置，微處理器單元2120可以具有優於相關技術領域的電氣特性。
圖26是示意性表示另一電子系統2400的系統方塊圖，此電子系統包括至少一個根據本發明概念之不同實施例的半導體元件。
參照圖26，電子系統2400可以包括至少一個根據本發明概念之不同實施例的半導體元件。電子系統2400可以使用於製造行動裝置或電腦。舉例而言，電子系統2400可以包括記憶系統(memory system)2412、微處理器(microprocessor)2414、隨機存取記憶體(RAM)及電源供應(power supply)2418。微處理器2414可以為電子系統2400設計程式並控制此電子系統2400。可使用RAM 2416作為微處理器2414的操作記憶體(operation memory)。舉例而言，微處理器2414、RAM 2416及/或其他組件可以包括至少一個根據本發明概念之不同實施例製造的半導體元件。可以將微處理器2414、RAM 2416及/或其他組件組合成單一封裝(single package)。記憶系統2412可儲存程式碼(code)，以便操作微處理器2414；儲存藉由微處理器2414處理的資料(data)；或儲存外部輸入資料。記憶系統2412可以包括控制器(controller)元件以及記憶體元件。
可以將參照圖1至圖24所描述的半導體元件應用到微處理器2414、RAM 2416或記憶系統2412。舉例而言，微處理器2414可以包括應變產生圖案75。由於應變產生圖案75的配置，微處理 器2414可以具有優於相關技術領域的電氣特性。
根據本發明概念之實施例，可以提供填充溝渠的應變產生圖案，此溝渠形成於主動區中。溝渠可以包括藉由非等向蝕刻製程所形成的第一溝渠、藉由等向蝕刻製程所形成的第二溝渠，以及藉由定向蝕刻製程所形成的第三溝渠。溝渠的配置可以具有優於相關技術領域的效果，其原因在於圖案負載效應被最小化，且形成於主動區的中心區域與邊緣區域的邊緣的位置之間的差異被改善。具有優於相關技術領域的電氣特性的半導體元件可以被實施。
以上所述的實施例是說明性的，並且不被解釋為限制本發明。雖然已描述了一些實施例，然而本技術領域中具有通常知識者將容易理解，在不實質偏離新穎的教導和優點的情況下，許多修改是可能的。因此，這樣的修改都包括於申請專利範圍中所限定的本發明概念的範圍內。在申請專利範圍中，手段-功能子句(means-plus-function clauses)意在涵蓋本文中描述為執行所述功能的結構，且不僅包括結構均等物(structural equivalent)，也包括均等結構(equivalent structures)。
21‧‧‧基板
22‧‧‧n井
23‧‧‧第一主動區
29‧‧‧元件隔離層
31‧‧‧第一閘介電層
33‧‧‧第一閘極電極
41‧‧‧第一再氧化層
43‧‧‧第一內間隙壁
55‧‧‧第一輕摻雜汲極(LDD)
57‧‧‧第一環區
65T‧‧‧溝渠
71‧‧‧第一半導體層
72‧‧‧第二半導體層
73‧‧‧第三半導體層
75‧‧‧應變產生圖案
81‧‧‧第一外間隙壁
89‧‧‧P型源極/汲極
91‧‧‧第一金屬矽化物圖案
93‧‧‧第二金屬矽化物圖案
95‧‧‧蝕刻中止層
97‧‧‧層間絕緣層

Claims (30)

  1. 一種半導體元件，包括：基板，具有第一區以及第二區，所述第二區具有較所述第一區的圖案密度還高的圖案密度，所述基板在水平延伸方向延伸；第一主動區，定義在所述第一區中；第一閘極電極，在所述第一主動區上；第一溝渠，在所述第一主動區中且偏移對準所述第一閘極電極；第一應變產生圖案，在所述第一溝渠中；第二主動區，定義在所述第二區中；第二閘極電極，在所述第二主動區上；第二溝渠，在所述第二主動區中且偏移對準所述第二閘極電極；以及第二應變產生圖案，在所述第二溝渠中，其中所述第一主動區具有以所述第一溝渠為部分邊界的第一Σ形狀的配置，且所述第二主動區具有以所述第二溝渠為部分邊界的第二Σ形狀的配置，且其中將垂直於所述基板的所述水平延伸方向且與所述第一閘極電極的側表面相交的垂直線定義為第一垂直線，其中將垂直於所述基板的所述水平延伸方向且與所述第二閘極電極的側表面相交的垂直線定義為第二垂直線，其中將所述第一垂直線與所述第一溝渠之間的最短距離定義為第一水平距離，其中將所述第二垂直線與所述第二溝渠之間的最短距離定義為第二水平距離，且其中所述第一水平距離與所述第二水平距離之間的差異等於或小於 1nm。
  2. 如申請專利範圍第1項所述的半導體元件，其中所述第一主動區包括：面向所述第一閘極電極的第一上表面；第一上側表面，面向在所述第一上表面下方的所述第一應變產生圖案；第一下側表面，面向在所述第一上側表面下方的所述第一應變產生圖案；第一上邊緣，配置在所述第一上表面與所述第一上側表面之間；以及第一中間邊緣，配置在所述第一上側表面與所述第一下側表面之間，所述第一中間邊緣較所述第一上邊緣靠近於所述第一垂直線，且所述第一水平距離為所述第一垂直線與所述第一中間邊緣之間的水平距離；且所述第二主動區包括：面向所述第二閘極電極的第二上表面；第二上側表面，面向在所述第二上表面下方的所述第二應變產生圖案；第二下側表面，面向在所述第二上側表面下方的所述第二應變產生圖案；第二上邊緣，配置在所述第二上表面與所述第二上側表面之間；以及第二中間邊緣，配置在所述第二上側表面與所述第二下側表面之間，所述第二中間邊緣較所述第二上邊緣靠近於所述第二垂 直線，且所述第二水平距離為所述第二垂直線與所述第二中間邊緣之間的水平距離。
  3. 如申請專利範圍第2項所述的半導體元件，其中將平行於所述基板且與所述第一主動區的上端相交的水平線定義為第一水平線，將與所述第一上邊緣相交的水平線定義為第二水平線，將與所述第一中間邊緣相交的水平線定義為第三水平線，且將與所述溝渠的底部相交的水平線定義為第四水平線，且其中沿著所述第一垂直線，所述第一水平線與所述第三水平線之間的第一垂直距離小於所述第三水平線與所述第四水平線之間的第二垂直距離。
  4. 如申請專利範圍第3項所述的半導體元件，其中沿著所述第二水平線，所述第一上邊緣與所述第一垂直線之間的第三水平距離大於所述第一水平距離。
  5. 如申請專利範圍第4項所述的半導體元件，其中所述第三水平距離是所述第一垂直距離的1倍至1.5倍。
  6. 如申請專利範圍第4項所述的半導體元件，其中所述第一主動區的所述第一上側表面與所述第二水平線之間的夾角的範圍是30度至40度。
  7. 如申請專利範圍第4項所述的半導體元件，其中所述第一主動區的所述第一下側表面與所述第四水平線之間的夾角的範圍是50度至60度。
  8. 如申請專利範圍第1項所述的半導體元件，其中所述第一應變產生圖案與所述第二應變產生圖案各自包括第一半導體層、在所述第一半導體層上的第二半導體層以及在所述第二半導體層 上的第三半導體層，且所述第一應變產生圖案與所述第二應變產生圖案各自具有高於所述第一主動區與所述第二主動區的突起。
  9. 如申請專利範圍第8項所述的半導體元件，其中所述第一半導體層與所述第一主動區以及所述第二主動區直接接觸。
  10. 如申請專利範圍第8項所述的半導體元件，其中：所述第一主動區以及所述第二主動區包括單晶矽；所述第一半導體層以及所述第二半導體層包括矽鍺層；且所述第二半導體層具有較所述第一半導體層的鍺含量還高的鍺含量。
  11. 如申請專利範圍第10項所述的半導體元件，其中所述第三半導體層包括矽鍺層，所述矽鍺層的鍺含量較所述第二半導體層的鍺含量低。
  12. 如申請專利範圍第10項所述的半導體元件，其中所述第三半導體層包括矽層。
  13. 如申請專利範圍第8項所述的半導體元件，其中：所述第一主動區以及所述第二主動區包括n型雜質；所述第一半導體層包括p型雜質；且所述第二半導體層包括p型雜質，所述第二半導體層的p型雜質濃度較所述第一半導體層的p型雜質濃度高。
  14. 一種半導體元件，包括：主動區，定義在基板上；閘極電極，在所述主動區上；輕摻雜汲極(LDD)，在與所述閘極電極相鄰的所述主動區中； 溝渠，在與所述閘極電極相鄰的所述主動區中且配置在所述輕摻雜汲極的外側；以及應變產生圖案，在所述溝渠中，其中所述主動區包括：上表面；第一側表面，面向在所述上表面下方的所述應變產生圖案；第二側表面，面向在所述第一側表面下方的所述應變產生圖案；第一邊緣，配置在所述上表面與所述第一側表面之間；以及第二邊緣，在所述第一側表面與所述第二側表面之間，其中所述第二邊緣較所述第一邊緣靠近於垂直於所述基板且與所述閘極電極的側表面相交的垂直線，且其中所述第二邊緣形成在所述輕摻雜汲極的表面上。
  15. 如申請專利範圍第14項所述的半導體元件，其中：所述應變產生圖案包括第一半導體層、在所述第一半導體層上的第二半導體層以及在所述第二半導體層上的第三半導體層，且所述應變產生圖案相較於所述第一邊緣往上突起；所述主動區包括n型雜質；所述輕摻雜汲極包括p型雜質；所述第一半導體層包括p型雜質，所述第一半導體層的p型雜質濃度較所述輕摻雜汲極的p型雜質濃度高；且所述第二半導體層包括p型雜質，所述第二半導體層的p型雜質濃度較所述第一半導體層的p型雜質濃度高。
  16. 如申請專利範圍第14項所述的半導體元件，更包括： 第一間隙壁，在所述閘極電極的所述側表面上；以及第二間隙壁，在所述第一間隙壁上，其中所述第一間隙壁與所述輕摻雜汲極直接接觸。
  17. 如申請專利範圍第16項所述的半導體元件，其中所述第二間隙壁直接接觸所述輕摻雜汲極以及所述應變產生圖案。
  18. 如申請專利範圍第17項所述的半導體元件，其中所述應變產生圖案包括：第一表面，連接到所述第一邊緣且具有與所述主動區的所述第一側表面不同的斜率；第二表面，連接到所述第一表面且具有與所述第一表面不同的斜率；以及第三表面，連接到所述第二表面且形成在所述應變產生圖案的上端，且所述第二間隙壁與所述輕摻雜汲極、所述第一邊緣、所述第一表面、所述第二表面以及所述第三表面直接接觸。
  19. 如申請專利範圍第18項所述的半導體元件，其中通過所述第一邊緣的水平線與所述應變產生圖案的所述第一表面之間的夾角小於所述水平線與所述主動區的所述第一側表面之間的夾角。
  20. 如申請專利範圍第14項所述的半導體元件，更包括環區，所述環區形成在所述主動區中且具有與所述輕摻雜汲極的導電性雜質相異的導電性雜質，其中所述環區覆蓋所述輕摻雜汲極的側表面以及下端，且所述第一側表面形成在所述輕摻雜汲極的表面，且所述第二 側表面形成在所述輕摻雜汲極以及所述環區的表面。
  21. 一種半導體元件，包括：基板，具有第一區以及第二區，所述第二區具有較所述第一區的圖案密度還高的圖案密度；第一主動區，定義在所述第一區中；第一閘極電極，覆蓋所述第一主動區的上部以及側表面；第一溝渠，在所述第一主動區中且偏移對準所述第一閘極電極；第一應變產生圖案，在所述第一溝渠中；第二主動區，定義在所述第二區中；第二閘極電極，覆蓋所述第二主動區的上部以及側表面；第二溝渠，在所述第二主動區中且偏移對準所述第二閘極電極；以及第二應變產生圖案，在所述第二溝渠中，其中所述第一主動區具有以所述第一溝渠為部分邊界的第一Σ形狀的配置，且所述第二主動區具有以所述第二溝渠為部分邊界的第二Σ形狀的配置，且其中將垂直於所述基板且與所述第一閘極電極的所述側表面相交的垂直線定義為第一垂直線，其中將垂直於所述基板且與所述第二閘極電極的所述側表面相交的垂直線定義為第二垂直線，其中將所述第一垂直線與所述第一溝渠之間的最短距離定義為第一水平距離，其中將所述第二垂直線與所述第二溝渠之間的最短距離定義為第二水平距離，且其中所述第一水平距離與所述第二水平距離之間的差異等於或小於1nm。
  22. 一種電子元件 包括：主機板；半導體基板，安裝在所述主機板上；主動區，定義在所述半導體基板上；閘極電極，配置在所述主動區上；輕摻雜汲極(LDD)，形成在與所述閘極電極相鄰的所述主動區中；溝渠，形成在與所述閘極電極相鄰的所述主動區中且配置在所述輕摻雜汲極的外側；以及應變產生圖案，在所述溝渠中，其中所述主動區包括：上表面；第一側表面，面向在所述上表面下方的所述應變產生圖案；第二側表面，面向在所述第一側表面下方的所述應變產生圖案；第一邊緣，在所述上表面與所述第一側表面之間；以及第二邊緣，在所述第一側表面與所述第二側表面之間，其中所述第二邊緣較所述第一邊緣靠近於垂直於所述基板且通過所述閘極電極的側表面的垂直線，且其中所述第二邊緣形成在所述輕摻雜汲極的表面上。
  23. 一種半導體元件的形成方法，包括：製備具有主動區的基板；在所述主動區上形成閘極電極；在與所述閘極電極相鄰的所述主動區中形成輕摻雜汲極 (LDD)；在與所述閘極電極相鄰的所述主動區中形成溝渠，所述溝渠通過所述輕摻雜汲極；以及在所述溝渠中形成應變產生圖案，其中所述主動區包括上表面、第一側表面、第二側表面、第一邊緣以及第二邊緣，所述第一側表面面向在所述上表面下方的所述應變產生圖案，所述第二側表面面向在所述第一側表面下方的所述應變產生圖案，所述第一邊緣在所述上表面與所述第一側表面之間，且所述第二邊緣在所述第一側表面與所述第二側表面之間，其中所述第二邊緣較所述第一邊緣靠近於垂直於所述基板且通過所述閘極電極的側表面的垂直線，且其中所述第二邊緣形成在所述輕摻雜汲極的表面上。
  24. 如申請專利範圍第23項所述的半導體元件的形成方法，其中所述溝渠的形成包括：在所述閘極電極的所述側表面上形成犧牲間隙壁；非等向蝕刻暴露於所述犧牲間隙壁外側的所述主動區，形成第一溝渠；等向蝕刻暴露於所述第一溝渠內部的所述主動區，形成第二溝渠；以及定向蝕刻暴露於所述第二溝渠內部的所述主動區，形成第三溝渠。
  25. 如申請專利範圍第24項所述的半導體元件的形成方法，其中所述第一溝渠包括U型，且其中通過所述第一溝渠底部的水 平線與所述第一溝渠的側壁之間的夾角範圍是86度至89度。
  26. 一種半導體元件的形成方法，包括：在基板中形成第一溝渠；使用等向蝕刻製程，擴大所述第一溝渠內部側壁之間的距離，形成具有彎曲內部側壁且具有內部寬度的第二溝渠；以及使用定向蝕刻製程，擴大所述第二溝渠的內部側壁之間的距離，形成第三溝渠，所述第三溝渠具有線性的上內部側壁以及下內部側壁，所述上內部側壁以及所述下內部側壁以一定角度相對於彼此相交，且其中第三溝渠在所述上內部側壁以及所述下內部側壁相交點的內部寬度是受所述第二溝渠的所述彎曲內部側壁的所述內部寬度所控制。
  27. 如申請專利範圍第26項所述的半導體元件的形成方法，其中使用非等向蝕刻來形成所述第一溝渠。
  28. 如申請專利範圍第26項所述的半導體元件的形成方法，其中所述第二溝渠的所述內部寬度是受所述等向蝕刻製程的參數所控制。
  29. 如申請專利範圍第26項所述的半導體元件的形成方法，其中所述第三溝渠在所述上內部側壁以及所述下內部側壁相交點的所述內部寬度是受所述定向蝕刻製程的參數所控制。
  30. 如申請專利範圍第26項所述的半導體元件的形成方法，更包括以應力感應材料填充所述溝渠。
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