CN110310924A - 一种半导体器件的制作方法 - Google Patents

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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures

Abstract

本发明提供一种半导体器件的制作方法，所述方法包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域和第二区域表面上均形成有栅极结构；形成覆盖所述半导体衬底的第一区域的牺牲层；在所述半导体衬底的第二区域中形成凹槽；在所述凹槽中外延生长嵌入式锗硅层；去除覆盖所述半导体衬底的第一区域的牺牲层。根据本发明提供的半导体器件的制作方法，首先形成覆盖半导体衬底第一区域的牺牲层，然后在半导体衬底的第二区域中形成凹槽并生长嵌入式锗硅层，最后去除覆盖半导体衬底第一区域的牺牲层，从而避免在第一区域中产生大量缺陷残留，进而保证半导体器件的性能稳定，提高了产品良率。

Description

一种半导体器件的制作方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制作方法。
背景技术
在先进半导体器件的制造工艺中，嵌入式锗硅工艺(embedded SiGe，eSiGe)是一种用来提高PFET性能的应变硅技术。它是通过在沟道中产生单轴压应力来增加PFET的空穴迁移率，从而提高晶体管的电流驱动能力，是45nm及以下技术代高性能工艺中的核心技术。嵌入式锗硅工艺的原理是在PFET源/漏区形成凹槽，然后在源/漏区凹槽内部外延生长SiGe层，利用SiGe晶格常数与Si的不匹配来引入对沟道的压应力，这种应力使得半导体晶体晶格发生畸变，生成沟道区域内的单轴应力(uniaxial stress)，进而影响能带排列和半导体的电荷输送性能，通过控制在最终器件中的应力的大小和分布，提高空穴的迁移率，从而改善器件的性能。
在现有的嵌入式锗硅工艺中，通常在PFET的源/漏区形成∑状凹槽以用于在其中选择性外延生长嵌入式锗硅层，∑状凹槽可以有效缩短器件沟道的长度，满足器件尺寸按比例缩小的要求。通常采用先干法蚀刻再湿法蚀刻的工艺形成∑状凹槽，然后采用选择性外延生长工艺在∑状凹槽中形成嵌入式锗硅层。
根据现有生产工艺，在PFET区域生长嵌入式锗硅层后，在NFET区域容易产生大量缺陷残留，特别是在栅极侧壁的残留在后续制程中无法去除，容易造成金属硅化物层缺失、接点断开等问题，影响半导体器件的稳定性和产品的良率。
因此，有必要提出一种新的半导体器件的制作方法，能有效避免上述不良，保证半导体器件的性能稳定，提高产品良率。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供一种半导体器件的制作方法，包括以下步骤：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域和第二区域表面上均形成有栅极结构；
形成覆盖所述半导体衬底的第一区域的牺牲层；
在所述半导体衬底的第二区域中形成凹槽；
在所述凹槽中外延生长嵌入式锗硅层；
去除覆盖所述半导体衬底的第一区域的牺牲层。
进一步，形成覆盖所述半导体衬底的第一区域的牺牲层的步骤包括：
形成覆盖所述半导体衬底的牺牲层；
在所述牺牲层上形成图案化的光刻胶层；
以所述图案化的光刻胶层为掩膜，蚀刻去除覆盖所述半导体衬底的第二区域的牺牲层。
进一步，在形成所述覆盖所述半导体衬底的牺牲层之前还包括形成覆盖所述半导体衬底的绝缘层的步骤。
进一步，所述牺牲层包括氧化物层。
进一步，所述绝缘层包括氮化硅层。
进一步，所述牺牲层的厚度范围是30埃至50埃。
进一步，采用氢氟酸溶液去除覆盖所述半导体衬底的第一区域的牺牲层。
进一步，所述第一区域为NFET区域，所述第二区域为PFET区域。
进一步，所述第一区域和所述第二区域之间设置有浅沟槽隔离。
根据本发明提供的半导体器件的制作方法，首先形成覆盖半导体衬底第一区域的牺牲层，然后在半导体衬底的第二区域中形成凹槽并生长嵌入式锗硅层，最后去除覆盖半导体衬底第一区域的牺牲层，从而避免在第一区域中产生大量缺陷残留，进而保证半导体器件的性能稳定，提高了产品良率。
附图说明
通过结合附图对本发明实施例进行更详细的描述，本发明的上述以及其它目的、特征和优势将变得更加明显。附图用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与本发明实施例一起用于解释本发明，并不构成对本发明的限制。在附图中，相同的参考标号通常代表相同部件或步骤。
附图中：
图1是根据本发明示例性实施例的一种半导体器件的制作方法的示意性流程图。
图2A-2D是根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
在现有的嵌入式锗硅工艺中，通常在PFET的源/漏区形成∑状凹槽以用于在其中选择性外延生长嵌入式锗硅层，∑状凹槽可以有效缩短器件沟道的长度，满足器件尺寸按比例缩小的要求。通常采用先干法蚀刻再湿法蚀刻的工艺形成∑状凹槽，然后采用选择性外延生长工艺在∑状凹槽中形成嵌入式锗硅层。
根据现有生产工艺，在PFET区域生长嵌入式锗硅层后，在NFET区域容易产生大量缺陷残留，特别是在栅极侧壁的残留在后续制程中无法去除，容易造成金属硅化物层缺失、接点断开等问题，影响半导体器件的稳定性和产品的良率。
针对现有技术的不足，本发明提供一种半导体器件的制作方法，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域和第二区域表面上均形成有栅极结构；
形成覆盖所述半导体衬底的第一区域的牺牲层；
在所述半导体衬底的第二区域中形成凹槽；
在所述凹槽中外延生长嵌入式锗硅层；
去除覆盖所述半导体衬底的第一区域的牺牲层。
其中，形成覆盖所述半导体衬底的第一区域的牺牲层的步骤包括：形成覆盖所述半导体衬底的牺牲层；在所述牺牲层上形成图案化的光刻胶层；以所述图案化的光刻胶层为掩膜，蚀刻去除覆盖所述半导体衬底的第二区域的牺牲层。在形成所述覆盖所述半导体衬底的牺牲层之前还包括形成覆盖所述半导体衬底的绝缘层的步骤。所述牺牲层包括氧化物层。所述绝缘层包括氮化硅层。所述牺牲层的厚度范围是30埃至50埃。采用氢氟酸溶液去除覆盖所述半导体衬底的第一区域的牺牲层。所述第一区域为NFET区域，所述第二区域为PFET区域。所述第一区域和所述第二区域之间设置有浅沟槽隔离。
根据本发明提供的半导体器件的制作方法，首先形成覆盖半导体衬底第一区域的牺牲层，然后在半导体衬底的第二区域中形成凹槽并生长嵌入式锗硅层，最后去除覆盖半导体衬底第一区域的牺牲层，从而避免在第一区域中产生大量缺陷残留，进而保证半导体器件的性能稳定，提高了产品良率。
参照图1和图2A-2D，其中图1示出了根据本发明示例性实施例的一种半导体器件的制作方法的示意性流程图；图2A-2D示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
本发明提供一种半导体器件的制备方法，如图1所示，该制备方法的主要步骤包括：
步骤S101：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域和第二区域表面上均形成有栅极结构；
步骤S102：形成覆盖所述半导体衬底的第一区域的牺牲层；
步骤S103：在所述半导体衬底的第二区域中形成凹槽；
步骤S104：在所述凹槽中外延生长嵌入式锗硅层；
步骤S105：去除覆盖所述半导体衬底的第一区域的牺牲层。
根据本发明实施例，本发明的半导体器件的制作方法具体包括以下步骤：
首先，执行步骤S101，如图2A所示，提供半导体衬底200，所述半导体衬底包括第一区域Ⅰ和第二区域Ⅱ，所述第一区域Ⅰ和第二区域Ⅱ表面上均形成有栅极结构202。
示例性地，所述半导体衬底200可以是以下所提到的材料中的至少一种：单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为一个实例，半导体衬底200的构成材料选用单晶硅。
示例性地，在半导体衬底200中还形成有隔离结构201，所述隔离结构201为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，隔离结构201将半导体衬底200分为第一区域Ⅰ和第二区域Ⅱ，作为一个实例，第一区域Ⅰ为NFET区域，第二区域Ⅱ为PFET区域。在半导体衬底200中还形成有各种阱(well)结构，为了简化，图示中予以省略。作为一个实例，半导体衬底200中的隔离结构201为浅沟槽隔离(STI)结构。
示例性地，在半导体衬底200的表面上形成有栅极结构202。作为示例，栅极结构202包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。其中，栅极介电层包括氧化物层；栅极材料层包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种；栅极硬掩蔽层包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种。栅极介电层、栅极材料层以及栅极硬掩蔽层的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
接下来，如图2A所示，形成覆盖半导体衬底200的绝缘层203。
示例性地，绝缘层203包括氮化硅层。氮化硅层的形成方法可选用化学气相沉积(CVD)。作为一个实例，在沉积形成SiN时，功率为200W-400W，加热使腔体内的温度至300℃-400℃，腔体内的压力为2Torr-5Torr，采用的沉积气体为硅烷，流量为100sccm-200sccm，载气为氦气，流量为350sccm-450sccm，NH3气体流量为300sccm-500sccm，沉积时间持续3s。
接下来，执行步骤S102，如图2B所示，形成覆盖半导体衬底200的第一区域Ⅰ的牺牲层204。
示例性地，首先，参照图2A，形成覆盖半导体衬底200的牺牲层204。牺牲层204包括氧化物层，作为一个实例，牺牲层204为氧化硅层，形成氧化硅层的方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。接着，通过曝光、显影等工艺在所述牺牲层204上形成图案化的光刻胶层(未示出)，该图案化的光刻胶层覆盖半导体衬底的第一区域Ⅰ；然后以所述图案化的光刻胶层为掩膜，蚀刻去除覆盖所述半导体衬底的第二区域Ⅱ的牺牲层204，以形成覆盖半导体衬底的第一区域Ⅰ的牺牲层204。
接下来，执行步骤S103，如图2B所示，在半导体衬底200的第二区域Ⅱ中形成凹槽。
示例性地，在位于PFET区的栅极结构202和隔离结构201之间的半导体衬底200中形成凹槽。为了有效缩短器件沟道的长度，满足器件尺寸按比例缩小的要求，凹槽的截面形状通常为∑状。作为示例，形成所述∑状凹槽的工艺步骤包括：先采用各向异性的干法蚀刻形成U形凹槽，蚀刻气体包括HBr、Cl2、He和O2，不含有氟基气体；再蚀刻所述U形凹槽，以形成所述∑状凹槽，采用湿法蚀刻工艺实施所述蚀刻，利用湿法蚀刻的蚀刻剂在半导体衬底200的构成材料的不同晶向上的蚀刻速率不同的特性(100晶向和110晶向的蚀刻速率高于111晶向的蚀刻速率)，扩展蚀刻所述U形凹槽以形成所述∑状凹槽。作为示例，所述湿法蚀刻的腐蚀液为四甲基氢氧化铵溶液，温度为30℃-60℃，持续时间依据所述∑状凹槽的期望尺寸而定，一般为100s-300s。
接下来，执行步骤S104，如图2C所示，在所述凹槽中外延生长嵌入式锗硅层205。
示例性地，采用选择性外延生长工艺(SEG)形成嵌入式锗硅层205。所述选择性外延生长工艺包括低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。具体地，采用气体源分子束外延方法生长嵌入式锗硅层205，用硅烷或者乙硅烷作为硅源，同时加入一定量的锗烷。例如，选用GeH4和SiH2Cl2作为反应气体，并选择H2作为载气，沉积的温度为300℃-1000℃，气体压力为1Torr-50Torr。示例性地，嵌入式锗硅层205的含Ge浓度优选为30％-50％，嵌入式锗硅层205的厚度优选为500埃。
在实施所述选择性外延生长工艺之前，可以在凹槽的侧壁和底部形成籽晶层(未示出)。所述籽晶层可以为具有低锗含量的锗硅层。另外，实施所述选择性外延生长工艺之后，可以在嵌入式锗硅层205的顶部形成帽层。形成所述帽层所采用的外延生长工艺与形成嵌入式锗硅层所采用的外延生长工艺在同一个反应腔室中进行，所述帽层的构成材料可以是Si或者SiGe。
在执行上述步骤以后，如图2C所示，NFET区域中覆盖栅极结构202的牺牲层204上形成有大量缺陷。
接下来，执行步骤S105，如图2D所示，去除覆盖所述半导体衬底200的第一区域Ⅰ的牺牲层204。
示例性地，牺牲层204为氧化物层，由于牺牲层204和嵌入式锗硅层205的刻蚀选择比较大，可以采用湿法刻蚀去除牺牲层204，以避免影响锗硅层205的厚度。湿蚀刻法可以采用氢氟酸溶液，例如缓冲氧化物蚀刻剂(buffer oxide etchant(BOE))或氢氟酸缓冲溶液(buffer solution of hydrofluoric acid(BHF))。
根据本发明提供的半导体器件的制作方法，首先形成覆盖半导体衬底第一区域的牺牲层，然后在半导体衬底的第二区域中形成凹槽并生长嵌入式锗硅层，最后去除覆盖半导体衬底第一区域的牺牲层，从而避免在第一区域中产生大量缺陷残留，进而保证半导体器件的性能稳定，提高了产品良率。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种半导体器件的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域和第二区域表面上均形成有栅极结构；
形成覆盖所述半导体衬底的第一区域的牺牲层；
在所述半导体衬底的第二区域中形成凹槽；
在所述凹槽中外延生长嵌入式锗硅层；
去除覆盖所述半导体衬底的第一区域的牺牲层。
2.如权利要求1所述的制作方法，其特征在于，形成覆盖所述半导体衬底的第一区域的牺牲层的步骤包括：
形成覆盖所述半导体衬底的牺牲层；
在所述牺牲层上形成图案化的光刻胶层；
以所述图案化的光刻胶层为掩膜，蚀刻去除覆盖所述半导体衬底的第二区域的牺牲层。
3.如权利要求2所述的制作方法，其特征在于，在形成所述覆盖所述半导体衬底的牺牲层之前还包括形成覆盖所述半导体衬底的绝缘层的步骤。
4.如权利要求1所述的制作方法，其特征在于，所述牺牲层包括氧化物层。
5.如权利要求3所述的制作方法，其特征在于，所述绝缘层包括氮化硅层。
6.如权利要求1所述的制作方法，其特征在于，所述牺牲层的厚度范围是30埃至50埃。
7.如权利要求1所述的制作方法，其特征在于，采用氢氟酸溶液去除覆盖所述半导体衬底的第一区域的牺牲层。
8.如权利要求1所述的制作方法，其特征在于，所述第一区域为NFET区域，所述第二区域为PFET区域。
9.如权利要求1所述的制作方法，其特征在于，所述第一区域和所述第二区域之间设置有浅沟槽隔离。
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