CN107403725A - 氮化硅薄膜去除方法及半导体器件的制作方法 - Google Patents
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- 229910052581 Si3N4 Inorganic materials 0.000 title claims abstract description 79
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 title claims abstract description 79
- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 238000005516 engineering process Methods 0.000 title claims abstract description 24
- 238000002360 preparation method Methods 0.000 title claims abstract description 16
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 35
- 239000010703 silicon Substances 0.000 claims abstract description 34
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 33
- 238000000034 method Methods 0.000 claims abstract description 31
- 238000005530 etching Methods 0.000 claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 20
- 229920005591 polysilicon Polymers 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000007789 gas Substances 0.000 claims description 20
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 14
- 239000001301 oxygen Substances 0.000 claims description 14
- 229910052760 oxygen Inorganic materials 0.000 claims description 14
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 10
- 238000001020 plasma etching Methods 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 3
- 239000010408 film Substances 0.000 description 32
- 238000000407 epitaxy Methods 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- 150000003254 radicals Chemical class 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 229910003978 SiClx Inorganic materials 0.000 description 4
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 229910003811 SiGeC Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- -1 silicon nitrides Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- Inorganic Chemistry (AREA)
- Physics & Mathematics (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
本发明提供一种氮化硅薄膜去除方法，在使用刻蚀工艺去除氮化硅薄膜时，使用可以实现氮化硅对多晶硅和/或磷化硅高选择性的刻蚀气体，其中所述氮化硅对多晶硅和/或磷化硅的选择性高于50。本发明还提出一种半导体器件的制作方法，包括下述步骤：提供半导体衬底，在所述半导体衬底上形成图形化的氮化硅薄膜；以所述图形化的氮化硅薄膜作为遮蔽层来进行后续工艺；使用本发明提出的氮化硅薄膜去除方法去除所述图形化的氮化硅薄膜。本发明提出的氮化硅薄膜的去除方法及半导体器件的制作方法，可以实现氮化硅对多晶硅和/或磷化硅的高选择性，并且可以减少对已形成器件层造成的损伤和损失。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种氮化硅薄膜去除方法及半导体器件的制作方法。
背景技术
在半导体器件的制作过程中常常会采用外延工艺形成源漏极来提高应力作用，以提高载流子迁移率，从而提高半导体器件的性能。例如通常在PMOS器件中形成选择性外延硅锗(SiGe)来在PMOS沟道上形成高的压应变，以提高空穴的迁移率。而随着半导体器件尺寸的进一步缩小，在NMOS器件中采用形成外延磷化硅(SiP)来提高器件性能。在进行SiP外延工艺时，需要使用遮蔽层来遮蔽不需要进行外延生长的区域，例如使用氮化硅，然后当SiP外延工艺完成之后再去除氮化硅遮蔽层。这是一个难度很大的工艺，因为有许多要求，比如SiGe和SiP的零损失和零损伤。
然而，由于SiP刻蚀速率比Si快很多，在去除氮化硅的过程中，很容易造成SiGe损伤和SiP的损失。因此，需要提出一种半导体器件的制作方法，以解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明一方面提供一种氮化硅薄膜的去除方法，其中，在使用刻蚀工艺去除氮化硅薄膜时，使用可以实现氮化硅对多晶硅和/或磷化硅高选择性的刻蚀气体，其中所述氮化硅对多晶硅和/或磷化硅的选择性高于50。
优选地，所述刻蚀气体为C5H7F和氧气的混合气体。
优选地，所述C5H7F的流速为2～50sccm。
优选地，所述C5H7F的流速为8sccm。
优选地，所述氧气的流速为0或大于30sccm。
优选地，其特征在于，在去除所述氮化硅薄膜时使用远程等离子体刻蚀工艺。
本发明提出的氮化硅薄膜的去除方法，可以实现氮化硅对多晶硅和/或磷化硅的高选择性，并且可以减少对已形成器件层造成的损伤和损失。
本发明另一方面提供一种采用半导体器件的制作方法，其包括下述步骤：提供半导体衬底，在所述半导体衬底上形成图形化的氮化硅薄膜；以所述图形化的氮化硅薄膜作为遮蔽层来进行后续工艺；使用上述的氮化硅薄膜去除方法去除所述图形化的氮化硅薄膜。
示例性地，所述后续工艺为蚀刻工艺、离子注入工艺或选择性外延生长工艺。
示例性地，所述后续工艺为选择性外延磷化硅工艺。
示例性地，所述半导体衬底包括NMOS器件区域和PMOS器件区域，在所述NMOS器件区域和PMOS器件区域的半导体衬底上均形成有含硅鳍片，在所述NMOS器件区域和PMOS器件区域的所述含硅鳍片上形成有栅极，在所述NMOS器件区域的所述栅极两侧形成所述选择性外延磷化硅作为所述NMOS器件的源漏极，在所述PMOS器件区域的所述栅极两侧形成所述选择性外延硅锗作为所述PMOS器件的源漏极。
本发明提出的半导体器件的制作方法，利用上述氮化硅薄膜去除方法，因而可以实现氮化硅对多晶硅和/或磷化硅的高选择性，因而不会对已经形成的诸如多晶硅、磷化硅等器件层造成损失和损伤。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了SSY525和CH3F实现的氮化硅对多晶硅的选择性图示；
图2示出一种远程等离子体刻蚀工艺的原理示意图；
图3示出了根据本发明的半导体器件一实施方式的半导体器件制作方法的步骤流程图；
图4A～图4B示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
在半导体器件的制作过程中，会经常使用到氮化硅薄膜，例如使用氮化硅薄膜作为遮蔽层进行诸如刻蚀、离子注入、选择性外延生长等工艺，当完成这些工艺之后需要去除氮化硅薄膜，一般而言使用诸如CH3F的作为刻蚀气体来去除所述氮化硅薄膜，但是当后续工艺形成的器件层刻蚀速率较高时，比如SiP刻蚀速率很高，此时使用CH3F的作为刻蚀气体来去除所述氮化硅薄膜将造成SiP损失，即在去除氮化硅薄膜的同时，也将SiP一部分或大部分去除了，这显然不是期望的结果。
经研究发现，使用SSY525(即，C5H7F)作为刻蚀气体来去除所述氮化硅薄膜，可以实现氮化硅薄膜对多晶硅薄膜或磷化硅薄膜的高选择性。图1示出了SSY525和CH3F实现的氮化硅对多晶硅的选择性图示，纵坐标为氮化硅对多晶硅的选择性，横坐标为氧气速率，其中SSY525速率为8sccm，压力为13Pa，CH3F速率为10sccm，压力为13pa。如图1中(a)所示，使用SSY525作为刻蚀气体时，当氧气速度为0sccm(即没有氧气)或者氧气速率大于30sccm时，PECVD(等离子体增强化学气相沉积)氮化硅(SiNx)和LPCVD(低压化学气相沉积)氮化硅(SiNx)对多晶硅的选择性均高于50，而有图1中(b)图可知，使用CH3F作为刻蚀气体时具体地，PECVD氮化硅和LPCVD化硅对多晶硅的选择性均低于5。
基于上述研究结果，本发明一方面提出了一种氮化硅薄膜去除方法，在使用刻蚀工艺去除氮化硅薄膜时，使用可以实现氮化硅对多晶硅高选择性的刻蚀气体，其中所述氮化硅对多晶硅的选择性高于50。优选地，在所述刻蚀工艺中，使用SSY525和氧气的混合气体作为刻蚀气体。
其中，所述SSY525的流速为2～50sccm，优选地所述SSY525的流速为8sccm。所述氧气的流速为0或大于30sccm。
进一步地，为了在去除氮化硅薄膜时，减少对其他器件层的损伤，在本发明提出的氮化硅薄膜去除工艺中，采用远程等离子体刻蚀工艺。图2示出一种远程等离子体刻蚀工艺的原理示意图。如图2所示，首先将气体导入远端反应腔室1中，在远端反应腔室1中利用等离子体产生自由基，然后通过导管2将自由基送入CDE(chemicaldownstream etch)腔室，在CDE腔室中自由基和晶圆产生反应完成刻蚀。在本发明中即将SSY525和氧气的混合气体导入远端反应腔室1，然后产生各种自由基，这些自由基与CDE腔室中晶圆上的氮化硅薄膜反应，实现氮化硅薄膜的去除。由于是纯化学刻蚀，因而具有很好的刻蚀选择性，即，进一步提高了氮化硅对多晶硅的选择性。并且，由于没有等离子体轰击，因而不会对已形成的器件层造成损伤。
本发明另一方面基于上述氮化硅薄膜去除方法，还提供了一种新的半导体器件的制作方法，下面结合图3和图4A～图4B对本发明的半导体器件的制作方法进行详细说明。
如图3所示，本发明的半导体器件的制作方法包括下述步骤：
步骤301：提供半导体衬底，在所述半导体衬底上形成图形化的氮化硅薄膜。
示例性地，在本发明一实施例中。如图4A所示，提供半导体衬底400，在半导体衬底400上形成图形化的氮化硅层405。
其中，半导体衬底400可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底400的构成材料选用单晶硅。
进一步地，在本发明一实施例中，在形成图形化的氮化硅层405之前，在所述半导体衬底400上已经形成有器件层。例如，在半导体衬底400上形成浅沟槽隔离结构401，通过浅沟槽隔离结构401将半导体衬底400分隔为PMOS器件区域和NMOS器件区域，以及在半导体衬底上形成被沟槽隔离结构401分离的鳍片402。在鳍片402上形成有栅极结构403，在PMOS器件区域的栅极两侧形成选择性外延硅锗(SiGe)来用作PMOS器件的源漏极，这样可以提高PMOS器件空穴的迁移率，进而提高PMOS器件的性能。
步骤302：以所述图形化的氮化硅薄膜作为遮蔽层来进行后续工艺。所述后续工艺为蚀刻工艺、离子注入工艺或选择性外延生长工艺。
示例性地，在本发明一实施例中，图形化的氮化硅层405，通过图形化的氮化硅层405遮蔽不形成磷化硅的区域，暴露用于形成磷化硅的区域。当形成图形化的氮化硅层405之后，以图形化的氮化硅层405为遮蔽层，进行选择性外延磷化硅(SiP)工艺，从而在NMOS器件区域的栅极两侧形成外延磷化硅，从而提高NMOS器件电子迁移率，从而提高NMOS器件的性能。
步骤303：使用本发明提出的上述氮化硅薄膜去除方法去除所述图形化的氮化硅薄膜。
示例性地，在本发明一实施例中，当形成外延磷化硅之后，使用SSY525和氧气的混合气体作为刻蚀气体，并采用远程等离子体刻蚀工艺去除图形化的氮化硅层405，得到的结构如图4B所示。
其中，所述SSY525的流速为2～50sccm，优选地所述SSY525的流速为8sccm。所述氧气的流速为0或大于30sccm。腔室压力为13Pa。
本实施例中，由于使用SSY525和氧气的混合气体作为刻蚀气体，因而可以实现对多晶硅和磷化硅的高选择性，因此在去除图形化的氮化硅层时不会造成磷化硅损失，也不会造成鳍片损失。此外，由于采用远程等离子体刻蚀工艺，因而可以避免等离子体损伤，即在去除图形化的氮化硅层时不会对已形成的器件层，尤其是外延SiGe造成损伤。
可以理解的是，虽然在上述实施例中，以形成外延磷化硅时氮化硅薄膜的去除为例进行说明，但是本发明上述的氮化硅薄膜去除方法以及半导体器件制作方法不限于磷化硅外延工艺中使用，而是可以根据需要在任何去除氮化硅薄膜的工艺中，需要实现氮化硅对多晶硅和/或磷化硅高选择性的工艺中采用。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种氮化硅薄膜的去除方法，其特征在于，在使用刻蚀工艺去除氮化硅薄膜时，使用可以实现氮化硅对多晶硅和/或磷化硅高选择性的刻蚀气体，其中所述氮化硅对多晶硅和/或磷化硅的选择性高于50。
2.根据权利要求1所述的氮化硅薄膜的去除方法，其特征在于，所述刻蚀气体为C5H7F和氧气的混合气体。
3.根据权利要求2所述的氮化硅薄膜的去除方法，其特征在于，所述C5H7F的流速为2～50sccm。
4.根据权利要求3所述的氮化硅薄膜的去除方法，其特征在于，所述C5H7F的流速为8sccm。
5.根据权利要求2所述的氮化硅薄膜的去除方法，其特征在于，所述氧气的流速为0或大于30sccm。
6.根据权利要求1-5中任意一项所述的氮化硅薄膜的去除方法，其特征在于，在去除所述氮化硅薄膜时使用远程等离子体刻蚀工艺。
7.一种半导体器件的制作方法，其特征在于，包括下述步骤：
提供半导体衬底，在所述半导体衬底上形成图形化的氮化硅薄膜；
以所述图形化的氮化硅薄膜作为遮蔽层来进行后续工艺；
使用如权利要求1-6中任意一项所述的氮化硅薄膜去除方法去除所述图形化的氮化硅薄膜。
8.根据权利要求7所述的半导体器件的制作方法，其特征在于，所述后续工艺为蚀刻工艺、离子注入工艺或选择性外延生长工艺。
9.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述后续工艺为选择性外延磷化硅工艺。
10.根据权利要求9所述的半导体器件的制作方法，其特征在于，所述半导体衬底包括NMOS器件区域和PMOS器件区域，在所述NMOS器件区域和PMOS器件区域的半导体衬底上均形成有含硅鳍片，在所述NMOS器件区域和PMOS器件区域的所述含硅鳍片上形成有栅极，在所述NMOS器件区域的所述栅极两侧形成所述选择性外延磷化硅作为所述NMOS器件的源漏极，在所述PMOS器件区域的所述栅极两侧形成所述选择性外延硅锗作为所述PMOS器件的源漏极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610340628.5A CN107403725A (zh) | 2016-05-19 | 2016-05-19 | 氮化硅薄膜去除方法及半导体器件的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610340628.5A CN107403725A (zh) | 2016-05-19 | 2016-05-19 | 氮化硅薄膜去除方法及半导体器件的制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN107403725A true CN107403725A (zh) | 2017-11-28 |
Family
ID=60389498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610340628.5A Pending CN107403725A (zh) | 2016-05-19 | 2016-05-19 | 氮化硅薄膜去除方法及半导体器件的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107403725A (zh) |
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2016
- 2016-05-19 CN CN201610340628.5A patent/CN107403725A/zh active Pending
Patent Citations (4)
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20171128 |
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| RJ01 | Rejection of invention patent application after publication |