TWI788487B - 半導體元件 - Google Patents

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Abstract

本發明揭露一種半導體元件，其特徵在於包含一鰭狀結構設於一基底上、一淺溝隔離環繞該鰭狀結構、一單擴散隔離結構設於該鰭狀結構內並將該鰭狀結構分隔為第一部分以及一第二部分、一第一閘極結構設於該鰭狀結構上、一第二閘極結構設於該淺溝隔離上以及一第三閘極結構設於該單擴散隔離結構上，其中該第三閘極結構寬度大於該第二閘極結構寬度。

Description

半導體元件
本發明是關於一種半導體元件，尤指一種整合單擴散隔離結構與金氧半導體電晶體之半導體元件。
近年來，隨著場效電晶體(field effect transistors,FETs)元件尺寸持續地縮小，習知平面式(planar)場效電晶體元件之發展已面臨製程上之極限。為了克服製程限制，以非平面(non-planar)之場效電晶體元件，例如鰭狀場效電晶體(fin field effect transistor,Fin FET)元件來取代平面電晶體元件已成為目前之主流發展趨勢。由於鰭狀場效電晶體元件的立體結構可增加閘極與鰭狀結構的接觸面積，因此，可進一步增加閘極對於載子通道區域的控制，從而降低小尺寸元件面臨的汲極引發能帶降低(drain induced barrier lowering,DIBL)效應，並可以抑制短通道效應(short channel effect,SCE)。再者，由於鰭狀場效電晶體元件在同樣的閘極長度下會具有更寬的通道寬度，因而可獲得加倍的汲極驅動電流。甚而，電晶體元件的臨界電壓(threshold voltage)亦可藉由調整閘極的功函數而加以調控。
在現行的鰭狀場效電晶體元件製程中，鰭狀結構周圍形成淺溝隔離後通常會以蝕刻方式去除部分鰭狀結構與淺溝隔離形成凹槽，然後填入絕緣物以形成單擴散隔離結構並將鰭狀結構分隔為兩部分。然而現今單擴散隔離結構與金屬閘極的製程在搭配上仍存在許多問題，因此如何改良現有鰭狀場效電晶體製程與架構即為現今一重要課題。
本發明一實施例揭露一種半導體元件，其特徵在於包含一第一閘極結構設於一基底上、一第一磊晶層設於該第一閘極結構一側以及一第二磊晶層設於該第一閘極結構另一側，其中該第一磊晶層以及該第二磊晶層包含不同尺寸。依據本發明一實施例第一磊晶層包含一圓形且第二磊晶層包含一橢圓形，其中第二磊晶層直徑小於第一磊晶層直徑。
本發明另一實施例揭露一種半導體元件，其特徵在於包含一鰭狀結構設於一基底上、一淺溝隔離環繞該鰭狀結構、一單擴散隔離結構設於該鰭狀結構內並將該鰭狀結構分隔為第一部分以及一第二部分、一第一閘極結構設於該鰭狀結構上、一第二閘極結構設於該淺溝隔離上以及一第三閘極結構設於該單擴散隔離結構上，其中該第三閘極結構寬度大於該第二閘極結構寬度。
12:基底
14:鰭狀結構
16:鰭狀結構
20:隔離結構
22:隔離結構
24:金氧半導體電晶體
26:閘極結構
28:閘極結構
30:閘極結構
32:閘極介電層
34:高介電常數介電層
36:功函數金屬層
38:低阻抗金屬層
40:硬遮罩
42:單擴散隔離結構
44:淺溝隔離
46:側壁子
48:源極/汲極區域
52:層間介電層
54:接觸插塞
56:磊晶層
58:磊晶層
R1:直徑
R2:直徑
D1:距離
D2:距離
W1:寬度
W2:寬度
W3:寬度
第1圖為本發明一實施例之一半導體元件之上視圖。
第2圖為第1圖中沿著切線AA’之剖面示意圖。
第3圖為本發明一實施例之一半導體元件之結構示意圖。
第4圖為本發明一實施例之一半導體元件之結構示意圖。
請參照第1圖至第2圖，第1圖為本發明一實施例之一半導體元件之上視圖，第2圖則為第1圖中沿著切線AA’之剖面示意圖。如第1圖至第2圖所示，首先提供一基底12，例如一矽基底或矽覆絕緣(SOI)基板，然後形成至少一鰭狀結構，例如鰭狀結構14、16於基底12上，其中鰭狀結構14、16的底部係被絕緣材料所包覆而形成隔離結構20、22。
依據本發明一實施例，鰭狀結構14、16較佳透過側壁圖案轉移(sidewall image transfer,SIT)技術製得，其程序大致包括：提供一佈局圖案至電腦系統，並經過適當地運算以將相對應之圖案定義於光罩中。後續可透過光微影及蝕刻製程，以形成多個等距且等寬之圖案化犧牲層於基底上，使其個別外觀呈現條狀。之後依序施行沉積及蝕刻製程，以於圖案化犧牲層之各側壁形成側壁子。繼以去除圖案化犧牲層，並在側壁子的覆蓋下施行蝕刻製程，使得側壁子所構成之圖案被轉移至基底內，再伴隨鰭狀結構切割製程(fin cut)而獲得所需的圖案化 結構，例如條狀圖案化鰭狀結構。
除此之外，鰭狀結構14、16之形成方式又可包含先形成一圖案化遮罩(圖未示)於基底12上，再經過一蝕刻製程，將圖案化遮罩之圖案轉移至基底12中以形成鰭狀結構。另外，鰭狀結構14、16之形成方式也可以先形成一圖案化硬遮罩層(圖未示)於基底12上，並利用磊晶製程於暴露出於圖案化硬遮罩層之基底12上成長出例如包含矽鍺的半導體層，而此半導體層即可作為相對應的鰭狀結構。這些形成鰭狀結構的實施例均屬本發明所涵蓋的範圍。
接著可於鰭狀結構14、16上形成至少一金氧半導體電晶體24以及閘極結構26、28於金氧半導體電晶體24兩側，其中金氧半導體電晶體24中的閘極結構30較佳為主動閘極結構而設於金氧半導體電晶體24兩側的閘極結構26、28則為虛置閘極。在本實施例中，閘極結構26、28、30之製作方式可依據製程需求以先閘極(gate first)製程、後閘極(gate last)製程之先高介電常數介電層(high-k first)製程以及後閘極製程之後高介電常數介電層(high-k last)製程等方式製作完成，其中閘極結構26、28、30可依據製程的不同為一多晶矽閘極或金屬閘極。
以本實施例利用後高介電常數介電層製程並搭配金屬閘極置換製程所製作出的閘極結構為例，各閘極結構26、28、30較佳包含一介質層或閘極介電層32、一U型高介電常數介電層34、一U型功函數金屬層36以及一低阻抗金屬層38，且各閘極結構26、28、30上方較加設有一由例如氮化矽所構成的硬遮罩40。由於以高介電常數介電層製 程搭配金屬閘極置換製程將由多晶矽所構成的虛置閘極轉換為金屬閘極乃本領域所熟知技藝，在此不另加贅述。
在本實施例中，高介電常數介電層34包含介電常數大於4的介電材料，例如選自氧化鉿(hafnium oxide，HfO2)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,Al2O3)、氧化鑭(lanthanum oxide,La2O3)、氧化鉭(tantalum oxide,Ta2O5)、氧化釔(yttrium oxide,Y2O3)、氧化鋯(zirconium oxide,ZrO2)、鈦酸鍶(strontium titanate oxide,SrTiO3)、矽酸鋯氧化合物(zirconium silicon oxide,ZrSiO4)、鋯酸鉿(hafnium zirconium oxide,HfZrO4)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi1-xO3,PZT)、鈦酸鋇鍶(barium strontium titanate,BaxSr1-xTiO3,BST)、或其組合所組成之群組。
功函數金屬層36較佳用以調整形成金屬閘極之功函數，使其適用於N型電晶體(NMOS)或P型電晶體(PMOS)。若電晶體為N型電晶體，功函數金屬層36可選用功函數為3.9電子伏特(eV)~4.3eV的金屬材料，如鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)、鋁化鉿(HfAl)或TiAlC(碳化鈦鋁)等，但不以此為限；若電晶體為P型電晶體，功函數金屬層36可選用功函數為4.8eV~5.2eV的金屬材料，如氮化鈦(TiN)、氮化鉭(TaN)或碳化鉭(TaC)等，但不以此為限。功函數金屬層36與低阻抗金屬層38之間可包含另一阻障層(圖未示)，其中阻障層的材料可包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等材 料。低阻抗金屬層38則可選自銅(Cu)、鋁(Al)、鎢(W)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料或其組合。
值得注意的是，如第1圖的上視圖所示，本實施例中的鰭狀結構14、16較佳沿著一第一方向，例如X方向延伸，閘極結構26、28、30較佳沿著與第一方向垂直(例如Y方向)的第二方向延伸，設於閘極結構28正下方的隔離結構20與閘極結構26、28般同樣沿著第二方向延伸，而設於鰭狀結構14、16尾端的隔離結構22則環繞整個鰭狀結構14、16。
在本實施例中，隔離結構20以及隔離結構22較佳為不同製程階段所形成的隔離結構，其中隔離結構20較佳為一般鰭狀結構形成於基底12之後利用另一道蝕刻將鰭狀結構分隔為兩部分(例如鰭狀結構14以及鰭狀結構16)，然後於分隔的鰭狀結構14、16之間填入介電材料所形成的單擴散隔離(single diffusion break,SDB)結構42。隔離結構22則為分隔出所有鰭狀結構14、16後環繞所有鰭狀結構14、16周圍的淺溝隔離44。
另外需注意的是，本實施例金氧半導體電晶體24兩側的隔離結構20、22可選用不同材料以及/或可依據不同製程來完成，例如位於金氧半導體電晶體24兩側的隔離結構20、22可依據產品需求包含不同材料且不同深度的組合或相同材料且不同深度的組合，藉此提升整個元件開啟時的電流。以第2圖所揭露的金氧半導體電晶體為例，閘極結構30左側的隔離結構20以及閘極結構30右側的隔離結構22較佳包含不 同介電材料，其中隔離結構20較佳包含一介電材料甚至具有拉伸應力材料例如氮化矽而隔離結構22則較佳包含氧化矽。
從細部來看，由拉伸應力氮化矽所構成的單擴散隔離結構42上表面較佳略低於鰭狀結構14、16上表面，由氧化矽所構成的淺溝隔離44上表面則較佳切齊鰭狀結構14、16上表面，其中本實施例的單擴散隔離結構42下表面雖約略切齊淺溝隔離44下表面，但依據本發明其他實施例，單擴散隔離結構42又可在其上表面低於淺溝隔離44上表面的情況下其下表面又略低或略高於淺溝隔離44下表面，這些變化型均屬本發明所涵蓋的範圍。
此外本實施例中設於單擴散隔離結構42正上方的閘極結構28較佳跨在兩相鄰的鰭狀結構14、16上並完全覆蓋單擴散隔離結構42，設於左側的閘極結構26則同時重疊或跨在淺溝隔離44與鰭狀結構14上，其中設於單擴散隔離結構42正上方的閘極結構28下表面較佳深入部分鰭狀結構14、16內且略低於鰭狀結構14、16上表面，設於左側的閘極結構26底部則約略切齊鰭狀結構14、16上表面。
如第2圖的剖面所示，各閘極結構26、28、30或閘極電極側壁設有至少一側壁子46，閘極結構30兩側的基底12或鰭狀結構14設有一源極/汲極區域48，源極/汲極區域48表面可選擇性形成金屬矽化物(圖未示)，閘極結構26、28、30上方設有一層間介電層52以及複數個接觸插塞54設於層間介電層52內並電連接源極/汲極區域48。
在本實施例中，側壁子46可為單一側壁子或複合式側壁子，例如可細部包含一偏位側壁子以及一主側壁子。其中偏位側壁子與主側壁子可包含相同或不同材料，且兩者均可選自由氧化矽、氮化矽、氮氧化矽以及氮碳化矽所構成的群組。層間介電層52較佳包含氧化物，接觸插塞54可包含例如鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等阻障層以及選自鎢(W)、銅(Cu)、鋁(Al)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料或其組合的低阻抗金屬層。
從細部來看，閘極結構30一側例如左側的源極/汲極區域48包含一磊晶層56，閘極結構30另一側例如右側的源極/汲極區域48包含另一磊晶層58，其中磊晶層56、58可依據電晶體的型式包含N型或P型摻質使各電晶體具有N型或P型導電型態，同時磊晶層56、58本身又可依據所製備電晶體的型式包含不同磊晶材料。例如若所製備的電晶體為P型金氧半導體電晶體，則磊晶層56、58較佳包含例如鍺化矽(SiGe)等磊晶層。例如若所製備的電晶體為N型金氧半導體電晶體，則磊晶層56、58較佳包含例如磷化矽(SiP)等磊晶層。
值得注意的是，本實施例中的磊晶層56與磊晶層58較佳包含不同尺寸，其中所謂不同尺寸可包含磊晶層56、58間包含不同形狀、不同直徑或其他任何可明確區分磊晶層56、58之間呈現不同大小的特徵或參數。從形狀來看，本實施例中設於閘極結構30左側或閘極結構26、58之間的磊晶層56較佳包含一圓形或約略圓形的輪廓而設於閘極結構30右側或閘極結構28、30之間的磊晶層58則較佳包含一橢圓形或 約略橢圓形的輪廓，其中橢圓形的直徑R1或更具體而言通過橢圓形中心的短軸較佳小於圓形的直徑R2。
由於設於閘極結構30右側的橢圓形磊晶層58直徑R1或短軸較佳小於閘極結構30左側的磊晶層56直徑R2，位於閘極結構28、30之間的距離或更具體而言由閘極結構28之閘極電極左側側壁至閘極結構30之閘極電極右側側壁的距離D1較佳小於閘極結構26、30之間的距離或更具體而言由閘極結構30之閘極電極左側側壁至閘極結構26之閘極電極右側側壁的距離D2。
另外本實施例中的三顆閘極結構26、28、30本身又可依據製程或產品需求包含相同寬度以及/或不同寬度的組合。以第2圖所揭露的實施例為例，設於中間的閘極結構30或閘極電極寬度W1較佳小於左側閘極結構26寬度W2且閘極結構26寬度W2又小於右側閘極結構28寬度W3。但不侷限於此，依據本發明另一實施例設於中間的閘極結構30寬度W1可等於設於左側的閘極結構26寬度W2同時設於左側的閘極結構26寬度W2又可小於設於右側的閘極結構28寬度W3。換句話說閘極結構26與閘極結構30可在具有相同寬度W1、W2下分別小於設於單擴散隔離結構42正上方的閘極結構28寬度W3，這些變化型均屬本發明所涵蓋的範圍。
請再參照第3圖，第3圖為本發明一實施例之半導體元件之結構示意圖。如第3圖所示，相較於第2圖中磊晶層56與磊晶層58之間具有不同大小或閘極結構26、28、30之間具有不同距離，本實施例較佳 在圖案化閘極結構26、28、30時調整閘極結構26、28、30所設置的位置，使閘極結構26、28、30本身具有不同寬度但閘極結構26、28、30之間具有相同間距，同時設於閘極結構30兩側的磊晶層56、58也較佳具有相同大小以及/或相同直徑，藉此提升電晶體元件在漏電流方面的表現。
更具體而言，本實施例設於閘極結構30兩側的磊晶層56、58分別包含一圓形或約略圓形的輪廓，其中設於閘極結構30左側或閘極結構26、30之間的磊晶層56直徑R2較佳等於設於閘極結構30右側或閘極結構28、30之間的磊晶層58直徑R1。
由於設於閘極結構30左側的橢圓形磊晶層56直徑R2較佳等於閘極結構30右側的磊晶層58直徑R1，本實施例位於閘極結構28、30之間的距離D1或更具體而言由閘極結構28左側側壁至閘極結構30右側側壁的距離D1較佳等於閘極結構26、30之間的距離D2或更具體而言由閘極結構30左側側壁至閘極結構26右側側壁的距離D2。
如同前述實施例，本實施例中的三顆閘極結構26、28、30本身又可依據製程或產品需求包含相同寬度以及/或不同寬度的組合。以第3圖所揭露的實施例為例，設於中間的閘極結構30寬度W1較佳小於左側閘極結構26寬度W2且閘極結構26寬度W2又小於右側閘極結構28寬度W3。但不侷限於此，依據本發明另一實施例設於中間的閘極結構30寬度W1可等於設於左側的閘極結構26寬度W2同時設於左側的閘極結構26寬度W2又可小於設於右側的閘極結構28寬度W3。換句話 說閘極結構26與閘極結構30可在具有相同寬度W1、W2下分別小於右側或設於單擴散隔離結構42正上方的閘極結構28寬度W3，這些變化型均屬本發明所涵蓋的範圍。
請再參照第4圖，第4圖為本發明一實施例之半導體元件之結構示意圖。如第4圖所示，相較於第2圖中的磊晶層56與磊晶層58包含不同尺寸，本發明可於形成側壁子46時額外進行一道微影暨蝕刻製程去除或削薄設於閘極結構30右側以及閘極結構28左側的部分側壁子46，如此後續於鰭狀結構14內形成凹槽並填入磊晶層58後設於閘極結構30左側的磊晶層56與右側的磊晶層58便可具有相同大小、形狀以及直徑。換句話說，本實施例中閘極結構28、30的左右側壁分別具有不對稱的側壁子46，其中閘極結構28左側側壁的側壁子46厚度較佳小於右側側壁的側壁子46厚度且閘極結構30右側側壁的側壁子46厚度也小於左側側壁的側壁子46厚度。另外雖然本實施例中設於閘極結構30右側且約略圓形的磊晶層58直徑R1較佳等於左側約略圓形的磊晶層56直徑R2，但閘極結構28、30之間的距離D1仍如第2圖實施例中小於閘極結構26、30之間的距離D2。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
12:基底
14:鰭狀結構
16:鰭狀結構
20:隔離結構
22:隔離結構
24:金氧半導體電晶體
26:閘極結構
28:閘極結構
30:閘極結構
32:閘極介電層
34:高介電常數介電層
36:功函數金屬層
38:低阻抗金屬層
40:硬遮罩
42:單擴散隔離結構
44:淺溝隔離
46:側壁子
48:源極/汲極區域
52:層間介電層
54:接觸插塞
56:磊晶層
58:磊晶層
R1:直徑
R2:直徑
D1:距離
D2:距離
W1:寬度
W2:寬度
W3:寬度

Claims (6)

  1. 一種半導體元件，其特徵在於，包含：一第一閘極結構設於一基底上；一第一磊晶層設於該第一閘極結構一側；一第二磊晶層設於該第一閘極結構另一側，其中該第一磊晶層以及該第二磊晶層包含不同尺寸及不同深度，該第一磊晶層及該第二磊晶層的頂表面包含不同寬度，該第一磊晶層及該第二磊晶層直接接觸該基底，且該第一磊晶層包含一圓形，該第二磊晶層包含一橢圓形，該第二磊晶層直徑小於該第一磊晶層直徑；一鰭狀結構設於該基底上；一淺溝隔離環繞該鰭狀結構；一單擴散隔離結構設於該鰭狀結構內並將該鰭狀結構分隔為第一部分以及一第二部分；一第二閘極結構設於該第一磊晶層旁並設於該淺溝隔離上；一第三閘極結構設於該第二磊晶層旁並設於該單擴散隔離結構上；一第一側壁子設於該第一閘極結構的一側壁上，且位於該第一閘極結構及該第二閘極結構之間；一第二側壁子設於該第一閘極結構的另一側壁上，且位於該第一閘極結構及該第三閘極結構之間；一第三側壁子設於該第二閘極結構的一側壁上，且位於該第一閘極結構及該第二閘極結構之間；以及一第四側壁子設於該第三閘極結構的一側壁上，且位於該第一閘極結構及該第三閘極結構之間，其中該第一磊晶層的該頂表面由該第一 側壁子的一側壁延伸至該第三側壁子的一側壁，該第二磊晶層的該頂表面由該第二側壁子的一側壁延伸至該第四側壁子的一側壁。
  2. 如申請專利範圍第1項所述之半導體元件，其中該鰭狀結構係沿著一第一方向延伸且該單擴散隔離結構係沿著一第二方向延伸。
  3. 如申請專利範圍第2項所述之半導體元件，其中該第一方向垂直於該第二方向。
  4. 如申請專利範圍第1項所述之半導體元件，其中該第一閘極結構寬度小於該第二閘極結構寬度且該第二閘極結構寬度小於該第三閘極結構寬度。
  5. 如申請專利範圍第1項所述之半導體元件，其中該第一閘極結構寬度等於該第二閘極結構寬度且該第二閘極結構寬度小於該第三閘極結構寬度。
  6. 如申請專利範圍第1項所述之半導體元件，其中該第一閘極結構及該第三閘極結構間之寬度小於該第一閘極結構及該第二閘極結構間之寬度。
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