JP2003142654A5 - - Google Patents

Claims (19)

1. 第１のトンネル接合と、
   前記第１のトンネル接合と直列の第２のトンネル接合と、を備え、
   前記第１のトンネル接合は、第１の抵抗状態から第２の抵抗状態に変化し、
   該第１のトンネル接合は、該第２のトンネル接合とは異なるアンチヒューズ特性を持つ、
   メモリ・セル。
2. 前記第２の抵抗状態は、短絡状態である、
   請求項１に記載のメモリ・セル。
3. 前記アンチヒューズ特性は、破壊電圧であり、
   前記第１のトンネル接合は、前記第２のトンネル接合よりも低い破壊電圧を持つ、
   請求項１に記載のメモリ・セル。
4. 前記第１のトンネル接合は、誘電体を含み、
   前記第２のトンネル接合は、誘電体を含む、
   請求項３に記載のメモリ・セル。
5. 前記第１のトンネル接合のトンネリング領域は、前記第２のトンネル接合のトンネリング領域よりも小さい、
   請求項４に記載のメモリ・セル。
6. 前記第１のトンネル接合の前記誘電体は、不均一な厚さを有する、
   請求項４に記載のメモリ・セル。
7. 前記第１のトンネル接合の前記誘電体は、該第１のトンネル接合のトンネリング領域を画定する特徴形状を含む、
   請求項６に記載のメモリ・セル。
8. 前記アンチヒューズ特性は、抵抗であり、
   前記第１のトンネル接合は、書き込みプロセス前に前記第２のトンネル接合よりも高い抵抗を有する、
   請求項１に記載のメモリ・セル。
9. 前記第１のトンネル接合は、誘電体を含み、
   前記第２のトンネル接合は、誘電体を含む、
   請求項８に記載のメモリ・セル。
10. 前記第１のトンネル接合のトンネリング領域は、前記第２のトンネル接合のトンネリング領域よりも小さい、
    請求項９に記載のメモリ・セル。
11. メモリ・セルのアレイと、
    前記メモリ・セルに接続された複数のワード線と、
    前記メモリ・セルに接続された複数のビット線と、を備えるメモリ・アレイであって、
    前記ワード線は、該メモリ・セルにおいて前記ビット線と交差しており、
    前記メモリ・セルのそれぞれは、さらに、
    第１のトンネル接合と、
    前記第１のトンネル接合に直列の第２のトンネル接合と、を備えており、
    前記第１のトンネル接合は、第１の抵抗状態から第２の抵抗状態に変化し、
    該第１のトンネル接合は、該第２のトンネル接合とは異なるアンチヒューズ特性を持つ、
    メモリ・アレイ。
12. 前記第２の抵抗状態は、短絡状態である、
    請求項１１に記載のメモリ・アレイ。
13. 前記アンチヒューズ特性は、破壊電圧であり、
    前記第１のトンネル接合は、前記第２のトンネル接合よりも低い破壊電圧を持つ、
    請求項１１に記載のメモリ・アレイ。
14. 前記第１のトンネル接合は、誘電体を含み、
    前記第２のトンネル接合は、誘電体を含む、
    請求項１３に記載のメモリ・アレイ。
15. 前記第１のトンネル接合のトンネリング領域は、前記第２のトンネル接合のトンネリング領域よりも小さい、
    請求項１４に記載のメモリ・アレイ。
16. 前記第１のトンネル接合の前記誘電体は、不均一な厚さを有しており、さらに、該第１のトンネル接合の該誘電体は、該第１のトンネル接合のトンネリング領域を画定する特徴形状を有する、
    請求項１４に記載のメモリ・アレイ。
17. 前記アンチヒューズ特性は、抵抗であり、
    前記第１のトンネル接合は、書き込みプロセス前に前記第２のトンネル接合よりも高い抵抗を有する、
    請求項１１に記載のメモリ・アレイ。
18. 前記第１のトンネル接合は、誘電体を含み、
    前記第２のトンネル接合は、誘電体を含む、
    請求項１７に記載のメモリ・アレイ。
19. 前記第１のトンネル接合のトンネリング領域は、前記第２のトンネル接合のトンネリング領域よりも小さい、
    請求項１８に記載のメモリ・アレイ。