KR20200000920A - 안티퓨즈 메모리 장치 및 그의 동작 방법 - Google Patents

안티퓨즈 메모리 장치 및 그의 동작 방법 Download PDF

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Abstract

본 기술은 안티퓨즈 메모리 장치 및 그의 동작 방법에 관한 것으로서, 복수의 워드 라인들, 복수의 전압 라인들 및 복수의 비트 라인들에 연결된 복수의 안티퓨즈 메모리 셀들을 포함하는 메모리 셀 어레이, 및 로우 어드레스를 디코딩해서 상기 복수의 안티퓨즈 메모리 셀들 중 타겟 메모리 셀의 워드 라인 구동 신호를 생성하되, 프로그램 동작 시, 상기 워드 라인 구동 신호를 적어도 두 번 이상 활성화하는 로우 디코더를 제공한다.

Description

안티퓨즈 메모리 장치 및 그의 동작 방법{ANTIFUSE MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 안티퓨즈 메모리 장치 및 그의 동작 방법에 관한 것으로서, 더욱 상세하게는, 안티퓨즈 메모리 셀을 액세스하기 위한 스위치를 공유해서 프로그램 동작을 수행하는 안티퓨즈 메모리 장치에 관한 것이다.
메모리 시스템은 소비자용 또는 산업용 여러 전자 장치들, 예를 들면, 컴퓨터, 휴대폰, PDA(Portable Digital Assistant), 디지털 카메라, 게임기, 항법 장치, 등에 적용되어 주 기억 장치 또는 보조 기억 장치로 사용된다. 메모리 시스템을 구현하는 메모리 장치들은 DRAM(Dynamic Random Access Memory), SRAM(Static RAM), 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), FRAM(Ferroelectric RAM), PRAM(Phase-change RAM), MRAM(Magnetoresistive RAM), RRAM(Resistive RAM), 플래시 메모리, 등과 같은 비휘발성 메모리 장치로 구분될 수 있다.
휘발성 메모리 장치는 전원이 차단되면 저장된 데이터를 보존할 수 없다. 반면에 비휘발성 메모리 장치는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다. 비휘발성 메모리 장치 중 ROM은 한 차례만 프로그램이 가능한 OTP ROM(One-Time Programmable ROM)으로서, 금속 퓨즈(metal fuse)를 선택적으로 끊거나 안티퓨즈(antifuse)를 선택적으로 연결함으로써 정보를 저장할 수 있다.
특히, 안티퓨즈는 금속 산화물 반도체(MOS) 캐패시터에 높은 전압을 걸어 유전체를 파괴시킴으로써 선택적으로 연결시킬 수 있고, 연결 여부에 따라서 안티퓨즈를 프로그램할 수 있다. 연결 여부에 따라 흐르는 전류를 감지함으로써 안티퓨즈에 저장된 비트의 논리 값을 판독할 수 있다.
메모리 시스템의 집적도가 증가함에 따라, 메모리 시스템을 구성하는 메모리 셀의 개수 역시 증가하고 있다. 메모리 셀의 개수가 증가할수록 IP(Intellectual Property)를 위한 회로 면적, 즉, 안티퓨즈 메모리 장치의 면적이 커지고, 이는 메모리 시스템의 레이 아웃에 영향을 미칠 수 있다. 따라서, 안티퓨즈 메모리 장치의 면적을 감소하면서도 그 신뢰성을 유지할 수 있는 방안 연구되고 있다.
본 발명은 안티퓨즈 메모리 셀을 액세스하기 위한 스위치를 공유해서 면적을 감소시키면서 프로그램 동작의 신뢰성을 높일 수 있는 안티퓨즈 메모리 장치 및 그의 동작 방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 메모리 장치는, 동작 모드 시, 복수의 워드 라인들, 복수의 전압 라인들 및 복수의 비트 라인들에 연결된 복수의 안티퓨즈 메모리 셀들을 포함하는 메모리 셀 어레이; 및 로우 어드레스를 디코딩해서 상기 복수의 안티퓨즈 메모리 셀들 중 타겟 메모리 셀의 워드 라인 구동 신호를 생성하되, 프로그램 동작 시, 상기 워드 라인 구동 신호를 적어도 두 번 이상 활성화하는 로우 디코더를 포함하는 안티퓨즈 메모리 장치.
본 발명의 또 다른 실시예에 따른 안티퓨즈 메모리 셀은, 플로팅 노드 및 공통 노드 사이에 병렬 연결된 제1 및 제2 안티퓨즈 트랜지스터들; 및 상기 공통 노드 및 비트 라인 사이에 연결된 선택 트랜지스터를 포함하고, 프로그램 동작 시, 상기 선택 트랜지스터를 연속적으로 두 번 턴-온시켜서 상기 제1 및 제2 안티퓨즈 트랜지스터들이 차례로 프로그램될 수 있다.
본 발명의 또 다른 실시예에 따른 안티퓨즈 메모리 장치의 동작 방법은, 로우 어드레스를 디코딩해서 복수의 안티퓨즈 메모리 셀들 중 타겟 메모리 셀의 워드 라인 구동 신호를 생성하되, 프로그램 동작 시, 상기 워드 라인 구동신호를 적어도 두 번 이상 활성화하는 단계; 상기 워드 라인 구동 신호에 응답해, 상기 타겟 메모리 셀을 1차 프로그램하는 단계; 및 상기 워드 라인 구동 신호에 응답해, 상기 타겟 메모리 셀을 2차 프로그램하는 단계를 포함할 수 있다.
본 기술은 하나의 안티퓨즈 메모리 셀에 데이터를 프로그램하기 위한 안티퓨즈 트랜지스터들을 복수로 구비하고, 데이터를 중복으로 프로그램할 수 있다. 복수의 안티퓨즈 트랜지스터들 중 어느 하나의 안티퓨즈 트랜지스터에 불량이 발생한다 해도, 다른 안티퓨즈 트랜지스터를 이용해서 데이터를 보호할 수 있다. 따라서, 안티퓨즈 메모리 장치의 프로그램 동작 및 프로그램된 데이터의 신뢰성을 높일 수 있다.
더 나아가, 안티퓨즈 메모리 셀의 스위치 역할을 하는 선택 트랜지스터가 복수의 안티퓨즈 트랜지스터들에 의해 공유될 수 있다. 따라서, 안티퓨즈 메모리 셀에 포함되는 트랜지스터나 이를 제어하기 위한 신호의 개수를 줄일 수 있다. 결국, 안티퓨즈 메모리 셀의 면적 뿐 아니라 신호를 생성하는 논리 회로나 이를 전달하는 신호 라인에 해당하는 면적까지 감소시켜, 안티퓨즈 메모리 장치의 전반적인 면적을 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 나타내는 블록도.
도 2a는 본 발명의 일 실시예에 따라 도 1에 도시된 메모리 셀 어레이를 나타내는 회로도.
도 2b는 도 2a에 도시된 메모리 셀 어레이의 프로그램 동작을 설명하기 위한 신호 파형도.
도 3a는 본 발명의 또 다른 실시예에 따라 도 1에 도시된 메모리 셀 어레이를 나타내는 회로도.
도 3b는 도 3a에 도시된 메모리 셀 어레이의 프로그램 동작을 설명하기 위한 신호 파형도.
도 4는 본 발명의 실시예에 따른 메모리 장치의 동작을 설명하기 위한 순서도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
도 1은 본 발명의 실시예에 따른 메모리 장치(100)를 나타내는 도면이다. 도 1을 참조하면, 메모리 장치(100)는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(110) 및 복수의 메모리 셀들의 프로그램 동작 및 리드 동작을 수행하기 위한 동작 회로들(120, 130, 140, 150, 160, 170)을 포함할 수 있다.
메모리 셀 어레이(110)는 로우(row) 방향과 컬럼(column) 방향으로 배열되는 복수의 안티퓨즈 메모리 셀들을 포함할 수 있다. 복수의 안티퓨즈 메모리 셀들은 로우 방향의 전압 라인들(VL) 및 워드 라인들(WL)과 컬럼 방향의 비트 라인들(BL) 사이에 연결될 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다. 메모리 셀 어레이(110)의 구조는 도 2a 및 도 3a를 참조하여 보다 더 구체적으로 살펴보기로 한다.
동작 회로들(120, 130, 140, 150, 160, 170)은 제어부(120), 로우 디코더(130), 전압 공급부(140), 워드 라인 구동부(150), 컬럼 디코더(160) 및 센스 앰프부(170)를 포함할 수 있다. 제어부(120)는 외부로부터 입력되는 커맨드(CMD)에 응답해 프로그램 동작 및 리드 동작을 수행하기 위한 내부 명령 신호(CMDi)를 생성할 수 있다.
로우 디코더(130)는 로우 어드레스(RADD)에 응답해 메모리 셀 어레이(110)의 복수의 워드 라인들(WL) 중 타겟 워드 라인을 선택할 수 있다. 즉, 로우 디코더(130)는 로우 어드레스(RADD)를 디코딩해서 메모리 셀 어레이(110)의 복수의 안티퓨즈 메모리 셀들 중 타겟 메모리 셀의 워드 라인 구동 신호(WLD)를 생성할 수 있다. 본 발명의 실시예에 따라, 프로그램 동작을 나타내는 내부 명령 신호(CMDi)가 제어부(120)로부터 입력되면, 즉, 프로그램 동작 시, 로우 디코더(130)는 타겟 메모리 셀의 워드 라인 구동 신호(WLD)를 생성해 적어도 두 번 이상 활성화시킬 수 있다.
전압 공급부(140)는 제어부(120)에 의해 생성되는 내부 명령 신호(CMDi)에 응답해 프로그램 전압(Vpgm) 및 리드 전압(Vread)을 생성할 수 있다. 전압 공급부(140)는 로우 디코더(130)에 의해 생성되는 워드 라인 구동 신호(WLD)에 따라 프로그램 전압(Vpgm) 및 리드 전압(Vread)을 전압 라인들(VL)로 공급할 수 있다. 특히, 프로그램 동작 시, 전압 공급부(140)는 고전압(VPP)을 생성해 전압 라인들(VL)로 공급할 수 있다.
워드 라인 구동부(150)는 로우 디코더(130)에 의해 생성되는 워드 라인 구동 신호(WLD)에 따라 워드 라인들(WL)을 전원 전압(VDD), 또는, 코어 전압(VCORE) 레벨로 구동할 수 있다. 워드 라인 구동부(150)는 워드 라인 구동 신호(WLD)에 해당하는 타겟 메모리 셀의 워드 라인을 활성화시킬 수 있다.
컬럼 디코더(160)는 컬럼 어드레스(CADD)에 응답해 메모리 셀 어레이(110)의 복수의 비트 라인들(BL) 중 타겟 비트 라인을 선택할 수 있다. 즉, 컬럼 디코더(150)는 컬럼 어드레스(CADD)를 디코딩해서 메모리 셀 어레이(110)의 복수의 안티퓨즈 메모리 셀들 중 타겟 메모리 셀의 비트 라인 선택 신호(YI)를 생성할 수 있다.
센스 앰프부(170)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 센스 앰프부(170)는 컬럼 디코더(160)에 의해 생성되는 비트 라인 선택 신호(YI)에 따라 액세스된 타겟 메모리 셀의 데이터를 감지 및 증폭할 수 있다.
도 2a는 본 발명의 일 실시예에 따라 도 1에 도시된 메모리 셀 어레이(110)를 설명하기 위한 회로도이다. 앞서 설명한 것과 같이, 메모리 셀 어레이(110)는 로우 및 컬럼 방향으로 n*n 매트릭스 형태로 배열되는 복수의 안티퓨즈 메모리 셀들을 포함할 수 있다. 도 2a는 4*4 매트릭스 형태의 메모리 셀 어레이(110a)를 일례로 도시하고 있다.
메모리 셀 어레이(110a)는 복수의 워드 라인들(WL1 to WL8), 복수의 전압 라인들(VL1 to VL8), 및 복수의 비트 라인들(BL0 to BL4)에 연결된 복수의 안티퓨즈 메모리 셀들(MC11a to MC44a)을 포함할 수 있다. 각각의 안티퓨즈 메모리 셀들(MC11a to MC44a)은 데이터에 따라 프로그램되는 안티퓨즈 트랜지스터(AT)와 안티퓨즈 트랜지스터(WT)를 선택하기 위한 선택 트랜지스터(ST)로 구성될 수 있다.
대표적으로, 제1 안티퓨즈 메모리 셀(MC11a)을 살펴보면, 제1 전압 라인(VL1)에 인가되는 전압에 따라 프로그램되는 제1 안티퓨즈 트랜지스터(AT1)와 제1 워드 라인(WL1)에 인가되는 전압에 따라 제1 안티퓨즈 트랜지스터(AT1)를 선택하기 위한 제1 선택 트랜지스터(ST1)가 포함될 수 있다. 또한, 제1 안티퓨즈 메모리 셀(MC11a)은 제2 전압 라인(VL2)에 인가되는 전압에 따라 프로그램되는 제2 안티퓨즈 트랜지스터(AT2)와 제2 워드 라인(WL2)에 인가되는 전압에 따라 제2 안티퓨즈 트랜지스터(AT2)를 선택하기 위한 제2 선택 트랜지스터(ST2)를 더 포함될 수 있다.
구체적으로, 제1 안티퓨즈 트랜지스터(AT1) 및 제1 선택 트랜지스터(ST1)는 플로팅 노드(FN)와 대응하는 비트 라인(B1) 사이에 직렬 연결되고, 각각의 게이트 단자들은 제1 전압 라인(VL1) 및 제1 워드 라인(WL1)에 연결될 수 있다. 제2 안티퓨즈 트랜지스터(AT2) 및 제2 선택 트랜지스터(ST2)는 플로팅 노드(FN)와 대응하는 비트 라인(B1) 사이에 직렬 연결되고, 각각의 게이트 단자들은 제2 전압 라인(VL2) 및 제2 워드 라인(WL2)에 연결될 수 있다. 물론, 제1 안티퓨즈 트랜지스터(AT1)와 제2 안티퓨즈 트랜지스터(AT2)는 서로 다른 플로팅 노드에 연결될 수 있다.
결국, 제1 안티퓨즈 메모리 셀(MC11a)은 두 쌍의 안티퓨즈 트랜지스터(AT)와 선택 트랜지스터(ST)를 포함하고 각각을 프로그램함으로써, 프로그램 동작 및 데이터에 대한 신뢰성을 높일 수 있다. 따라서, 제1 안티퓨즈 메모리 셀(MC11a)의 프로그램 동작은 2 단계로 진행될 수 있다
도 2b는 도 2a에 도시된 메모리 셀 어레이(110a)의 프로그램 동작을 설명하기 위한 신호 파형도이다. 대표적으로, 제1 안티퓨즈 메모리 셀(MC11a)의 프로그램 동작을 나타내고 있다.
프로그램 동작 시, 제1 안티퓨즈 메모리 셀(MC11a)이 타겟 메모리 셀로 지정되면, 로우 디코더(140)는 로우 어드레스(RADD)를 디코딩해서 제1 안티퓨즈 메모리 셀(MC11a)에 해당하는 제1 워드 라인 구동 신호(WLD1) 및 제2 워드 라인 구동 신호(WLD2)를 차례로 생성할 수 있다.
제1 워드 라인 구동 신호(WLD1)가 활성화되면, 전압 공급부(140)는 프로그램 전압, 즉, 고전압(VPP)을 제1 전압 라인(VL1)으로 공급하고, 워드 라인 구동부(150)는 제1 워드 라인(WL1)을 전원 전압(VDD) 레벨로 구동, 즉, 활성화시킬 수 있다. 따라서, 제1 선택 트랜지스터(ST1)가 턴-온되고, 제1 안티퓨즈 트랜지스터(AT1)가 게이트 단자에 인가되는 고전압(VPP)에 의해 게이트 절연막이 깨지면서 제1 프로그램 동작이 수행될 수 있다.
이어서, 제2 워드 라인 구동 신호(WLD2)가 활성화되면, 전압 공급부(140)는 고전압(VPP)을 제2 전압 라인(VL2)으로 공급하고, 워드 라인 구동부(150)는 제2 워드 라인(WL2)을 전원 전압(VDD) 레벨로 활성화시킬 수 있다. 따라서, 제2 선택 트랜지스터(ST1)가 턴-온되고, 제2 안티퓨즈 트랜지스터(AT2)가 게이트 단자에 인가되는 고전압(VPP)에 의해 게이트 절연막이 깨지면서 제2 프로그램 동작이 수행될 수 있다.
리드 동작 역시 전압 공급부(140)가 제어부(120)로부터 인가되는 내부 명령 신호(CMDi)에 따라 제1 및 제2 전압 라인들(VL1 및 VL2)에 리드 전압을 공급하는 것을 제외하고 같은 순서로 진행될 수 있다. 리드 동작에 따라, 제1 안티퓨즈 트랜지스터(AT1) 및 제2 안티퓨즈 트랜지스터(AT2) 둘 중 하나라도 프로그램되어 있다면, 제1 안티퓨즈 메모리 셀(MC11a)은 프로그램된 것으로 인지할 수 있다.
따라서, 제1 및 제2 안티퓨즈 트랜지스터들(AT1 및 AT2) 중 어느 하나의 프로그램 동작 시 발생할 수 있는 오류를 보상할 수 있다. 또한, 공정 상에 제1 및 제2 안티퓨즈 트랜지스터들(AT1 및 AT2) 또는 제1 및 제2 선택 트랜지스터들(ST1 및 ST2), 등에 결함이 발생하는 경우 이를 리페어할 수 있다. 반면, 트랜지스터들의 증가된 개수로 인해 제1 안티퓨즈 메모리 셀(MC11a)의 면적이 커질 수 있다.
도 3a는 본 발명의 또 다른 실시예에 따라 도 1에 도시된 메모리 셀 어레이(110)를 설명하기 위한 회로도이다. 도 2a에서 설명한 것과 같이, 도 3a 역시 4*4 매트릭스 형태의 메모리 셀 어레이(110b)를 일례로 도시하고 있어, 중복되는 설명은 생략하기로 한다.
메모리 셀 어레이(110b)는 복수의 워드 라인들(WL1 to WL4), 복수의 전압 라인들(VL1 to VL8), 및 복수의 비트 라인들(BL0 to BL4)에 연결된 복수의 안티퓨즈 메모리 셀들(MC11b to MC44b)을 포함할 수 있다. 각각의 안티퓨즈 메모리 셀들(MC11b to MC44b)은 데이터에 따라 프로그램되는 안티퓨즈 트랜지스터(AT)와 안티퓨즈 트랜지스터(WT)를 선택하기 위한 선택 트랜지스터(ST)로 구성될 수 있다.
대표적으로, 제1 안티퓨즈 메모리 셀(MC11b)을 살펴보면, 제1 전압 라인(VL1)에 인가되는 전압에 따라 프로그램되는 제1 안티퓨즈 트랜지스터(AT1)와 제2 전압 라인(VL2)에 인가되는 전압에 따라 프로그램되는 제2 안티퓨즈 트랜지스터(AT2)가 포함될 수 있다. 그리고, 제1 안티퓨즈 메모리 셀(MC11b)은 제1 워드 라인(WL1)에 인가되는 전압에 따라 제1 안티퓨즈 트랜지스터(AT1) 및 제2 안티퓨즈 트랜지스터(AT2)를 선택하기 위한 선택 트랜지스터(ST)를 더 포함될 수 있다. 즉, 선택 트랜지스터(ST)는 제1 안티퓨즈 트랜지스터(AT1) 및 제2 안티퓨즈 트랜지스터(AT2)에 의해 공유될 수 있다.
구체적으로, 제1 안티퓨즈 트랜지스터(AT1) 및 제2 안티퓨즈 트랜지스터(AT2)는 플로팅 노드(FL)와 공통 노드(CN) 사이에 병렬 연결될 수 있다. 제1 안티퓨즈 트랜지스터(AT1) 및 제2 안티퓨즈 트랜지스터(AT2)의 게이트 단자들은 각각 제1 전압 라인(VL1) 및 제2 전압 라인(VL2)에 연결될 수 있다. 물론, 제1 안티퓨즈 트랜지스터(AT1)와 제2 안티퓨즈 트랜지스터(AT2)는 서로 다른 플로팅 노드에 연결될 수 있다.
선택 트랜지스터(ST)는 공통 노드(CN)와 대응하는 비트 라인(B1) 사이에 연결될 수 있다. 선택 트랜지스터(ST)의 게이트 단자는 제1 워드 라인(WL1) 연결될 수 있다.
결국, 제1 안티퓨즈 메모리 셀(MC11b)은 두 개의 안티퓨즈 트랜지스터들(AT1, AT2)을 포함하고 각각을 프로그램함으로써, 프로그램 동작 및 데이터에 대한 신뢰성을 높일 수 있다. 그리고, 두 개의 안티퓨즈 트랜지스터들(AT1, AT2)이 하나의 선택 트랜지스터(ST)를 공유함으로써 제1 안티퓨즈 메모리 셀(MC11b)의 면적을 줄일 수 있다.
도 3b는 도 3a에 도시된 메모리 셀 어레이(110b)의 프로그램 동작을 설명하기 위한 신호 파형도이다. 대표적으로, 제1 안티퓨즈 메모리 셀(MC11b)의 프로그램 동작을 나타내고 있다.
프로그램 동작 시, 제1 안티퓨즈 메모리 셀(MC11b)이 타겟 메모리 셀로 지정되면, 로우 디코더(140)는 로우 어드레스(RADD)를 디코딩해서 제1 안티퓨즈 메모리 셀(MC11a)에 해당하는 워드 라인 구동 신호(WLD)를 생성할 수 있다. 로우 디코더(140)는 워드 라인 구동 신호(WLD)를 순차적으로 두 번 활성화할 수 있다.
워드 라인 구동 신호(WLD)가 두 번 활성화되는 동안, 전압 공급부(140)는 프로그램 전압, 즉, 고전압(VPP)을 제1 전압 라인(VL1) 및 제2 전압 라인(VL2)에 차례로 공급할 수 있다. 즉, 워드 라인 구동 신호(WLD)가 첫 번째 활성화되면, 전압 공급부(140)는 고전압(VPP)을 제1 전압 라인(VL1)으로 공급할 수 있다. 이어서, 워드 라인 구동 신호(WLD)가 두 번째 활성화되면, 전압 공급부(140)는 고전압(VPP)을 제2 전압 라인(VL2)으로 공급할 수 있다.
워드 라인 구동 신호(WLD)가 두 번 활성화되는 동안, 워드 라인 구동부(150)는 제1 워드 라인(WL1)을 전원 전압(VDD) 레벨로 구동할 수 있다. 워드 라인 구동 신호(WLD)가 활성화될 때마다, 워드 라인 구동부(150)는 제1 워드 라인(WL1)을 활성화시킬 수 있다.
따라서, 프로그램 동작에 따라, 제1 안티퓨즈 메모리 셀(MC11b)은 선택 트랜지스터(ST)를 연속적으로 두 번 턴-온시켜서 제1 안티퓨즈 트랜지스터(AT1) 및 제2 안티퓨즈 트랜지스터(AT2)를 차례로 프로그램할 수 있다. 이를 위해, 제1 워드 라인(WL1)이 첫 번째 활성화될 때, 고전압(VPP)이 제1 전압 라인(VL1)으로 공급될 수 있다. 이어서, 제1 워드 라인(WL1)이 두 번째 활성화될 때, 고저압(VPP)이 제2 전압 라인(VL2)으로 공급될 수 있다.
리드 동작 역시 전압 공급부(140)가 제어부(120)로부터 인가되는 내부 명령 신호(CMDi)에 따라 제1 및 제2 전압 라인들(VL1 및 VL2)에 리드 전압을 공급하는 것을 제외하고 같은 순서로 진행될 수 있다. 리드 동작에 따라, 제1 안티퓨즈 트랜지스터(AT1) 및 제2 안티퓨즈 트랜지스터(AT2) 둘 중 하나라도 프로그램되어 있다면, 제1 안티퓨즈 메모리 셀(MC11b)은 프로그램된 것으로 인지할 수 있다.
본 발명의 실시예에 따르면, 제1 및 제2 안티퓨즈 트랜지스터들(AT1 및 AT2) 중 어느 하나의 프로그램 동작 시 발생할 수 있는 오류를 보상할 수 있다. 또한, 공정 상에 제1 및 제2 안티퓨즈 트랜지스터들(AT1 및 AT2)에 결함이 발생하는 경우 이를 리페어할 수 있다.
더 나아가, 제1 및 제2 안티퓨즈 트랜지스터들(AT1 및 AT2)이 선택 트랜지스터(ST)를 공유함에 따라, 트랜지스터들의 개수 및 대응하는 워드 라인들의 개수를 줄일 수 있다. 로우 어드레스(RADD)를 디코딩해서 생성되는 워드 라인 구동 신호(WLD)의 개수가 줄어 로우 디코더(130)의 로직 회로도 간략해질 수 있다. 따라서, 전반적으로 메모리 장치(100)의 면적을 줄일 수 있다.
도 4는 본 발명의 실시예에 따른 메모리 장치(100)의 동작을 설명하기 위한 순서도이다.
1) 프로그램 커맨드 입력(S410).
호스트(미도시)로부터 프로그램 동작이 요청됨에 따라, 프로그램 동작을 지시하는 커맨드(CMD)가 메모리 장치(100)로 입력될 수 있다. 메모리 장치(100)는 커맨드(CMD)에 응답해 프로그램 동작을 수행하기 위한 내부 명령 신호(CMDi)를 생성할 수 있다. 내부 명령 신호(CMDi)에 응답해 전압 공급부(140)는 프로그램 전압을 생성할 수 있다.
2) 워드 라인 구동 신호 생성(S420).
로우 디코더(130)는 로우 어드레스(RADD)를 디코딩해서 복수의 안티퓨즈 메모리 셀들 중 타겟 메모리 셀의 워드 라인 구동 신호(WLD)를 생성할 수 있다. 프로그램 동작 시, 프로그램 동작을 나타내는 내부 명령 신호(CMDi)가 제어부(120)로부터 입력되면, 로우 디코더(130)는 워드 라인 구동 신호(WLD)를 적어도 두 번 이상 활성화할 수 있다. 활성화되는 워드 라인 구동 신호(WLD)에 따라 타겟 메모리 셀이 두 번 이상 프로그램될 수 있다.
3) 제1 프로그램 동작(S430)
워드 라인 구동 신호의 첫 번째 활성화에 응답해, 워드 라인 구동부(150)는 복수의 워드 라인들(WL) 중 타겟 메모리 셀에 대응하는 하나의 워드 라인을 활성화시킬 수 있다. 타겟 메모리 셀에 대응하는 워드 라인이 활성화되면, 타겟 메모리 셀의 선택 트랜지스터가 턴-온될 수 있다.
또한, 워드 라인 구동 신호의 첫 번째 활성화에 응답해, 전압 공급부(140)는 프로그램 전압을 복수의 전압 라인들(VL) 중 타겟 메모리 셀에 대응하는 제1 전압 라인에 공급할 수 있다. 제1 전압 라인에 공급된 프로그램 전압은 타겟 메모리 셀의 제1 안티퓨즈 트랜지스터로 공급되어, 제1 안티퓨즈 트랜지스터의 게이트 절연막이 파괴되는 제1 프로그램 동작이 수행될 수 있다.
4) 제2 프로그램 동작(S440)
워드 라인 구동 신호의 두 번째 활성화에 응답해, 워드 라인 구동부(150)는 복수의 워드 라인들(WL) 중 타겟 메모리 셀에 대응하는 하나의 워드 라인을 다시 활성화시킬 수 있다. 타겟 메모리 셀에 대응하는 워드 라인이 활성화되면, 타겟 메모리 셀의 선택 트랜지스터가 다시 턴-온될 수 있다.
또한, 워드 라인 구동 신호의 두 번째 활성화에 응답해, 전압 공급부(140)는 프로그램 전압을 복수의 전압 라인들(VL) 중 타겟 메모리 셀에 대응하는 제2 전압 라인에 공급할 수 있다. 제2 전압 라인에 공급된 프로그램 전압은 타겟 메모리 셀의 제2 안티퓨즈 트랜지스터로 공급되어, 제2 안티퓨즈 트랜지스터의 게이트 절연막이 파괴되는 제2 프로그램 동작이 수행될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 복수의 워드 라인들, 복수의 전압 라인들 및 복수의 비트 라인들에 연결된 복수의 안티퓨즈 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    로우 어드레스를 디코딩해서 상기 복수의 안티퓨즈 메모리 셀들 중 타겟 메모리 셀의 워드 라인 구동 신호를 생성하되, 프로그램 동작 시, 상기 워드 라인 구동 신호를 적어도 두 번 이상 활성화하는 로우 디코더를 포함하는
    안티퓨즈 메모리 장치.
  2. 제1항에 있어서,
    상기 워드 라인 구동 신호에 응답해 상기 전압 라인들을 통해 프로그램 전압 및 리드 전압을 공급하는 전압 공급부; 및
    상기 워드 라인 구동 신호에 응답해 상기 워드 라인들을 활성화시키는 워드 라인 구동부를 더 포함하는 안티퓨즈 메모리 장치.
  3. 제2항에 있어서,
    상기 안티 퓨즈 메모리 셀들 각각은,
    상기 복수의 전압 라인들 중 적어도 둘 이상의 전압 라인들을 통해 상기 전압 공급부에 각각 연결된 적어도 둘 이상의 안티퓨즈 트랜지스터들; 및
    상기 복수의 워드 라인들 중 하나의 워드 라인을 통해 상기 워드 라인 구동부에 연결된 선택 트랜지스터를 포함하는 안티퓨즈 메모리 장치.
  4. 제3항에 있어서,
    상기 적어도 둘 이상의 안티퓨즈 트랜지스터들은 플로팅 노드와 공통 노드 사이에 병렬 연결되고, 상기 선택 트랜지스터는 상기 공통 노드와 상기 복수의 비트 라인들 중 대응하는 비트 라인 사이에 연결되는 안티퓨즈 메모리 장치.
  5. 제3항에 있어서,
    상기 프로그램 동작 시, 상기 워드 라인 구동 신호가 첫 번째 활성화되면, 상기 전압 공급부는 상기 프로그램 전압을 상기 타겟 메모리 셀의 적어도 둘 이상의 전압 라인들 중 하나의 전압 라인으로 공급하는 안티퓨즈 메모리 장치.
  6. 제5항에 있어서,
    상기 프로그램 동작 시, 상기 워드 라인 구동 신호가 두 번째 활성화되면, 상기 전압 공급부는 상기 프로그램 전압을 상기 타겟 메모리 셀의 적어도 둘 이상의 전압 라인들 중 나머지 하나의 전압 라인으로 공급하는 안티퓨즈 메모리 장치.
  7. 제3항에 있어서,
    상기 프로그램 동작 시, 상기 워드 라인 구동 신호가 적어도 두 번 이상 활성화될 때마다, 상기 워드 라인 구동부는 상기 타겟 메모리 셀의 워드 라인을 활성화시키는 안티퓨즈 메모리 장치.
  8. 제2항에 있어서,
    컬럼 어드레스를 디코딩해서 상기 복수의 안티퓨즈 메모리 셀들 중 상기 타겟 메모리 셀의 비트 라인 선택 신호를 생성하는 컬럼 디코더; 및
    상기 비트 라인 선택 신호에 응답해, 상기 타겟 메모리 셀의 데이터를 감지 및 증폭하는 센스 앰프부를 더 포함하는 안티퓨즈 메모리 장치.
  9. 플로팅 노드 및 공통 노드 사이에 병렬 연결된 제1 및 제2 안티퓨즈 트랜지스터들; 및
    상기 공통 노드 및 비트 라인 사이에 연결된 선택 트랜지스터를 포함하고,
    프로그램 동작 시, 상기 선택 트랜지스터를 연속적으로 두 번 턴-온시켜서 상기 제1 및 제2 안티퓨즈 트랜지스터들이 차례로 프로그램되는
    안티퓨즈 메모리 셀.
  10. 제9항에 있어서,
    상기 제1 및 제2 안티퓨즈 트랜지스터들의 게이트들은 각각 복수의 전압 라인들 중 제1 및 제2 전압 라인들에 연결된 안티퓨즈 메모리 셀.
  11. 제10항에 있어서,
    상기 선택 트랜지스터의 게이트는 복수의 워드 라인들 중 하나의 워드 라인들에 연결된 안티퓨즈 메모리 셀.
  12. 제11항에 있어서,
    상기 프로그램 동작 시, 상기 하나의 워드 라인이 첫 번째 활성화될 때, 프로그램 전압이 상기 제1 전압 라인으로 공급되는 안티퓨즈 메모리 셀.
  13. 제12항에 있어서,
    상기 프로그램 동작 시, 상기 하나의 워드 라인이 두 번째 활성화될 때, 상기 프로그램 전압이 상기 제2 전압 라인으로 공급되는 안티퓨즈 메모리 셀.
  14. 로우 어드레스를 디코딩해서 복수의 안티퓨즈 메모리 셀들 중 타겟 메모리 셀의 워드 라인 구동 신호를 생성하되, 프로그램 동작 시, 상기 워드 라인 구동 신호를 적어도 두 번 이상 활성화하는 단계;
    상기 워드 라인 구동 신호에 응답해, 상기 타겟 메모리 셀을 1차 프로그램하는 단계; 및
    상기 워드 라인 구동 신호에 응답해, 상기 타겟 메모리 셀을 2차 프로그램하는 단계를 포함하는
    안티퓨즈 메모리 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 프로그램 동작 시, 프로그램 커맨드에 응답해 프로그램 전압을 생성하는 단계를 더 포함하는 안티퓨즈 메모리 장치의 동작 방법.
  16. 제15항에 있어서,
    상기 타겟 메모리 셀을 1차 프로그램하는 단계는,
    상기 워드 라인 구동 신호의 첫 번째 활성화에 응답해, 복수의 워드 라인들 중 상기 타겟 메모리 셀에 대응하는 하나의 워드 라인을 활성화시키는 단계; 및
    상기 워드 라인 구동 신호의 첫 번째 활성화에 응답해, 상기 프로그램 전압을 복수의 전압 라인들 중 상기 타겟 메모리 셀에 대응하는 제1 전압 라인에 공급하는 단계를 포함하는 안티퓨즈 메모리 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 타겟 메모리 셀을 2차 프로그램하는 단계는,
    상기 워드 라인 구동 신호의 두 번째 활성화에 응답해, 상기 복수의 워드 라인들 중 상기 타겟 메모리 셀에 대응하는 상기 하나의 워드 라인을 활성화시키는 단계; 및
    상기 워드 라인 구동 신호의 두 번째 활성화에 응답해, 상기 프로그램 전압을 상기 복수의 전압 라인들 중 상기 타겟 메모리 셀에 대응하는 제2 전압 라인에 공급하는 단계를 포함하는 안티퓨즈 메모리 장치의 동작 방법.
  18. 제15항에 있어서,
    상기 타겟 메모리 셀을 1차 프로그램하는 단계는,
    상기 워드 라인 구동 신호의 첫 번째 활성화에 응답해, 상기 타겟 메모리 셀의 선택 트랜지스터를 턴-온 시키는 단계; 및
    상기 워드 라인 구동 신호의 첫 번째 활성화에 응답해, 상기 프로그램 전압을 상기 타겟 메모리 셀의 제1 안티퓨즈 트랜지스터에 공급하는 단계를 포함하는 안티퓨즈 메모리 장치의 동작 방법.
  19. 제18항에 있어서,
    상기 타겟 메모리 셀을 2차 프로그램하는 단계는,
    상기 워드 라인 구동 신호의 두 번째 활성화에 응답해, 상기 타겟 메모리 셀의 선택 트랜지스터를 턴-온 시키는 단계; 및
    상기 워드 라인 구동 신호의 두 번째 활성화에 응답해, 상기 프로그램 전압을 상기 타겟 메모리 셀의 제2 안티퓨즈 트랜지스터에 공급하는 단계를 포함하는 안티퓨즈 메모리 장치의 동작 방법.
  20. 제19항에 있어서,
    상기 제1 및 제2 안티퓨즈 트랜지스터들은 플로팅 노드와 공통 노드 사이에 병렬 연결되고, 상기 선택 트랜지스터는 상기 공통 노드와 복수의 비트 라인들 중 대응하는 비트 라인 사이에 연결되는 안티퓨즈 메모리 장치의 동작 방법.
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