CN110265072B - 存储器件及其信号线布局 - Google Patents

Abstract

本申请涉及一种存储器件及其信号线布局。一种存储器件包括：多个存储区域，其包括耦接在多个字线与多个位线之间的存储单元；地址解码器，其适用于对地址进行解码以产生与位线相对应的多个选择信号，并将所述选择信号输出到多个信号线；以及多个选择电路，其分别与存储区域相对应，并且适用于响应于通过信号线接收到的选择信号而选择位线，其中，选择电路中的至少一个选择电路以与剩余的选择电路不同的布置来耦接到信号线。

Description

存储器件及其信号线布局

相关申请的交叉引用

本申请要求于2018年3月12日向韩国知识产权局提交的申请号为10-2018-0028616的韩国专利申请的优先权，其公开的全部内容通过引用合并于此。

技术领域

本发明的各种实施例涉及一种存储器件，且更具体地，涉及一种包括在存储器件中的多个存储区域的信号线。

背景技术

通常，存储器件可以是易失性存储器件或非易失性存储器件。

易失性存储器件具有高写入速度和高读取速度，但是在电源被关断或切断时丢失储存于其中的数据。易失性存储器件的示例包括动态随机存取存储器(DRAM)和静态RAM(SRAM)。另一方面，非易失性存储器件具有相对低的写入速度和读取速度，但是即使电源被切断，非易失性存储器件也保留储存于其中的数据。因此，当需要储存无论电源如何都应当被保留的数据时，使用非易失性存储器件。非易失性存储器件的示例包括：只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PCRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电式RAM(FRAM)。快闪存储器件可以是NOR型存储器件或NAND型存储器件。

在存储器件之中，PCRAM具有有限的写入耐久性。写入耐久性可以被定义为：在器件的储存介质失去其可靠性之前能够施加到存储区域的写入(即，编程)周期的数量。因此，当写入操作集中在特定的存储区域上时，存储器件的寿命可能会缩短。为了防止这个，对存储区域执行的写入操作被计数，且被频繁使用的存储区域的数据与未被频繁使用的存储区域的数据被交换，使得存储器件的整个存储区域能够被均匀地使用。

另外，由于存储器件的集成度持续增大，因此在存储器件中的相邻存储单元之间的间隔已经减小了，这可能会因相邻存储单元之间的耦合效应的增强而导致故障。例如，可能会出现如下干扰现象：被执行写入操作的存储单元的数据以及与该存储单元相邻的存储单元的数据因在写入操作期间产生的热量而被损坏。为了防止这种现象，对该存储区域执行的写入操作可以被计数，且被频繁使用的存储区域的数据可以通过使用错误校正码(ECC)的刷洗操作(scrubbing operation)来被恢复。

发明内容

本发明的各种实施例涉及一种能够减少通过写入操作而在存储区域中出现的干扰现象的存储器件。

根据本发明的一个实施例，一种存储器件包括：多个存储区域，其包括耦接在多个字线与多个位线之间的存储单元；地址解码器，其适用于对地址进行解码以产生与所述位线相对应的多个选择信号，并将所述选择信号输出到多个信号线；以及多个选择电路，其分别与所述存储区域相对应，并且适用于响应于通过所述信号线接收到的所述选择信号而选择所述位线，其中，所述选择电路中的至少一个选择电路以与剩余的选择电路不同的布置来耦接到所述信号线。

根据本发明的一个实施例，一种存储器件包括：多个存储区域，其包括耦接在N个字线与N个位线之间的存储单元，其中N是等于或大于3的自然数；地址解码器，其适用于对地址进行解码以产生与所述位线相对应的第一选择信号至第N选择信号；以及多个选择电路，其分别与所述存储区域相对应，并且适用于响应于所述第一选择信号至第N选择信号而选择所述位线，其中，所述选择电路包括：第一选择电路，其适用于响应于所述第一选择信号至第N选择信号之中的第一选择信号和第二选择信号而选择所述位线之中的邻近的位线；以及第二选择电路，其适用于响应于所述第一选择信号至第N选择信号之中的第一选择信号和第(K+1)选择信号而选择所述位线之中的邻近的位线，其中K为大于1且等于或小于N/2-1的自然数。

根据本发明的一个实施例，一种操作具有多个存储区域的存储器件的方法，所述方法包括：使用地址解码器对地址进行解码以产生分别与多个位线相对应的多个选择信号；将所述选择信号输出到多个信号线；以及响应于通过所述信号线接收到的所述选择信号而选择所述位线，其中，分别与所述多个存储区域相对应的多个选择电路中的至少一个选择电路以与剩余的选择电路不同的布置来耦接到所述信号线。

附图说明

图1是示出根据本发明的一个实施例的存储器件的框图。

图2是示出根据本发明的一个实施例的地址解码器的电路图。

图3是示出根据本发明的一个实施例的多个存储块和多个选择电路的电路图。

图4是示出根据本发明的一个实施例的存储器件的操作的示图。

具体实施方式

下面将结合附图更详细地描述本发明的各种实施例。提供这些实施例使得本公开是全面且完整的。本公开中提到的每个“实施例”指的是本文中所公开的发明构思的一个或更多个实施例。此外，不同之处提及的“一个实施例”不一定指的是相同的实施例。所呈现的实施例仅为示例，而非意在限制本发明的范围。

此外，要注意的是，本文中使用的术语是出于描述实施例的目的，而非意在限制本发明。如本文所使用的，单数形式可以包括复数形式，反之亦然，除非上下文另有明确说明。还要理解的是，在本申请文件中使用时术语“包括”、“包括有”、“包含”和/或“包含有”表示存在陈述的特征，但不排除存在或添加一个或更多个其他未陈述的特征。如本文所使用的，术语“和/或”表示一个或更多个有关联的所列项目的任意组合和所有组合。还需注意的是，在本申请文件中，“连接/耦接”不仅指一个组件直接耦接另一个组件，而且指一个组件通过一个或更多个中间组件间接耦接另一个组件。

要理解的是，虽然在本文中可以使用术语“第一”、“第二”、“第三”等来识别各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与具有相同或相似名称的另一个元件区分开。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也能被称为第二元件或第三元件。

附图不一定按比例绘制，并且在一些情况下，为了清楚地示出实施例的特征，比例可能已经被夸大。

图1是示出根据本发明的一个实施例的存储器件100的框图。参考图1，存储器件100可以包括存储单元阵列110、地址解码器120、位线选择电路130、读写电路140、数据输入输出(输入/输出)电路150和控制逻辑160。

存储单元阵列110可以包括多个存储区域(即，多个存储块BLK1至BLKn)。存储块BLK1至BLKn可以通过字线WL1至WLm来耦接到地址解码器120。另外，存储块BLK1至BLKn可以通过位线BL来耦接到位线选择电路130。存储块BLK1至BLKn中的每个存储块可以包括多个单元区块(cell mat)，所述单元区块包括多个存储单元。

地址解码器120可以对从外部设备(例如，存储器控制器)接收的地址ADD进行解码，并产生用于选择字线WL1至WLm和位线BL的地址。地址ADD可以被划分成用于选择字线WL1至WLm的行地址和用于选择位线BL的列地址。地址解码器120可以对地址ADD进行解码以产生与位线BL相对应的选择信号Yi。

位线选择电路130可以包括分别与存储块BLK1至BLKn相对应的多个选择电路SC1至SCn。选择电路SC1至SCn可以响应于从地址解码器120接收的选择信号Yi而选择位线BL。位线选择电路130可以将选中的位线BL耦接到列线CL。

读写电路140可以在控制逻辑160的控制下运行。在读取操作和写入操作期间，读写电路140可以通过数据线DL来与数据输入/输出电路150交换数据DATA。

在读取操作期间，读写电路140可以用作感测放大器以通过选中的位线BL和列线CL来从存储单元阵列110的存储单元读取数据DATA。随后，读写电路140可以通过数据线DL来输出数据DATA。在写入操作期间，读写电路140可以通过数据线DL来接收数据DATA。随后，读写电路140可以用作写入驱动器以通过选中的位线BL和列线CL来将数据DATA储存在存储单元阵列110的存储单元中。

数据输入/输出电路150可以通过数据线DL来耦接到读写电路140。数据输入/输出电路150可以在控制逻辑160的控制下运行。数据输入/输出电路150可以与存储器件100的外部或内部输入/输出缓冲器(未示出)交换数据DATA。

控制逻辑160可以从外部设备或存储器件100的内部输入/输出缓冲器(未示出)接收命令CMD。控制逻辑160可以响应于命令CMD而产生用于控制存储器件100的各种操作的控制信号CTL。控制逻辑160可以控制地址解码器120、读写电路140和数据输入/输出电路150。

虽然图1中未示出，存储器件100还可以包括输入/输出缓冲器。输入/输出缓冲器可以从外部设备接收命令CMD和地址ADD，并将命令CMD和地址ADD分别传输到控制逻辑160和地址解码器120。此外，输入/输出缓冲器可以从外部设备接收数据DATA，并将数据DATA传输到数据输入/输出电路150。输入/输出缓冲器可以将从数据输入/输出电路150接收到的数据DATA传输到外部设备。

图2是示出根据本发明的一个实施例的地址解码器(例如，图1中示出的地址解码器120)的电路图。图2主要示出了用于对列地址进行解码的地址解码器120的适用结构。

地址解码器120可以对地址ADD的部分比特位X0至X2(例如，列地址)进行解码以产生与位线BL相对应的选择信号Y1至Y8。虽然图2示出了用于执行3对8解码操作的地址解码器120的结构来作为示例，但是本发明不限于此。

换言之，分配给地址解码器120的输入地址或输出信号的数量可以变化，并且即使地址的数量与信号的数量相同，地址解码器120也可以包括以各种方式组合的逻辑电路。

图2示出了地址解码器120包括多个反相器INV和多个与门AND来作为示例。此外，作为示例，作如下描述：图1的存储块BLK1至BLKn基于八个选择信号Y1至Y8而包括八个位线BL1至BL8。

地址解码器120可以对地址X0至X2进行解码以产生与位线BL1至BL8相对应的选择信号Y1至Y8。地址解码器120可以将选择信号Y1至Y8输出到第一信号线至第八信号线。地址解码器120可以通过信号线来耦接到图1的选择电路SC1至SCn，并通过信号线来传输选择信号Y1至Y8。

图3是示出根据本发明的一个实施例的存储块和选择电路(例如，图1中示出的存储块BLK1至BLKn和选择电路SC1至SCn)的电路图。

参考图3，存储块BLK1至BLKn中的每个存储块可以包括多个字线WL1至WLm以及与所述字线WL1至WLm交叉的多个位线(例如，8个位线BL1至BL8)。存储块BLK1至BLKn中的每个存储块可以包括耦接在字线WL1至WLm与位线BL1至BL8之间的存储单元MC。存储单元MC可以以矩阵的形式布置在字线WL1至WLm与位线BL1至BL8的交叉区域中以形成单个存储单元区块。存储块BLK1至BLKn可以包括多个存储单元区块。由于存储单元区块具有同样的结构，因此图3示出了存储块BLK1至BLKn中的每个存储块与单个存储单元区块相对应。

图3示出了存储器件100包括相变随机存取存储器(PCRAM)。然而，本发明不限于此。存储单元MC中的每个存储单元可以包括存储元件和选择元件。存储元件可以包括用作可变电阻的相变材料(GST)，而选择元件可以包括二极管。可选地，金属氧化物半导体(MOS)晶体管代替二极管可以用于选择元件。

选择电路SC1至SCn中的每个选择电路可以从地址解码器120接收选择信号Y1至Y8。选择电路SC1至SCn中的每个选择电路可以响应于通过第一信号线至第八信号接收的选择信号Y1至Y8而选择位线BL1至BL8。选择电路SC1至SCn中的至少一个电路(例如，第n选择电路SCn)可以以与其他选择电路SC1至SCn-1不同的布置方式来耦接到第一信号线至第八信号线。

选择电路SC1至SCn中的每个选择电路可以包括将位线BL1至BL8耦接到相应列线CL的第一选择晶体管至第八选择晶体管ST。例如，第一选择电路SC1可以包括第一选择晶体管至第八选择晶体管ST，并且第一选择晶体管至第八选择晶体管ST可以将位线BL1至BL8分别耦接到第一列线CL1。类似地，第n选择电路SCn可以包括第一选择晶体管至第八选择晶体管ST，并且第一选择晶体管至第八选择晶体管ST可以将位线BL1至BL8分别耦接到第n列线CLn。

在这种情况下，在选择电路SC1至SCn-1的每个选择电路中的第一选择晶体管至第八选择晶体管ST可以按照线的编号顺序来依次耦接到第一信号线至第八信号线，以分别接收选择信号Y1至Y8。然而，第n选择电路SCn中的第一选择晶体管至第八选择晶体管ST可以按不同的布置(即，按不同的顺序)来耦接到第一信号线至第八信号线。

在第n选择电路SCn中的第一选择晶体管至第八选择晶体管ST可以依次耦接到第一信号线、第三信号线、第五信号线、第七信号线、第四信号线、第六信号线、第八信号线和第二信号线以分别接收选择信号Y1、Y3、Y5、Y7、Y4、Y6、Y8和Y2。即，在第n选择电路SCn中的第一选择晶体管至第八选择晶体管ST可以通过将线编号跳过2来耦接到第一信号线至第八信号线。以这样的方式，可以跳过相邻的线编号使得线编号不重叠。

虽然图3示出了通过跳过一个线编号并耦接每个“第二”线以建立顺序来将选择电路SCn中的选择晶体管ST耦接到信号线方法，但是本发明不限于此。在本发明的一些实施例中，在第n选择电路SCn中的第一选择晶体管至第八选择晶体管ST可以通过跳过两个线编号并耦接每个“第三”线以建立顺序来耦接到第一信号线至第八信号线。例如，在第n选择电路SCn中的第一选择晶体管至第八选择晶体管ST可以耦接到第一信号线、第四信号线、第七信号线、第二信号线、第五信号线、第八信号线、第三信号线和第六信号线以分别接收选择信号Y1、Y4、Y7、Y2、Y5、Y8、Y3和Y6。

在本发明的一些实施例中，在第n选择电路SCn中的第一选择晶体管至第八选择晶体管ST可以通过将线编号跳过“2”来耦接到第一信号线至第八信号线，而包括在另一个选择电路(例如，第(n-1)选择电路SCn-1)中的第一选择晶体管至第八选择晶体管ST通过将线编号跳过“3”来耦接到第一信号线至第八信号线。即，在跳过“2”的布置中，在第n选择电路SCn中的第一选择晶体管至第八选择晶体管ST可以耦接到第一信号线、第三信号线、第五信号线、第七信号线、第四信号线、第六信号线、第八信号线和第二信号线以分别接收选择信号Y1、Y3、Y5、Y7、Y4、Y6、Y8和Y2，而在跳过“3”的布置中，在第(n-1)选择电路SCn-1中的第一选择晶体管至第八选择晶体管ST可以耦接到第一信号线、第四信号线、第七信号线、第二信号线、第五信号线、第八信号线、第三信号线和第六信号线以分别接收选择信号Y1、Y4、Y7、Y2、Y5、Y8、Y3和Y6。在这种情况下，其他选择电路SC1至SCn-2中的每个选择电路中的第一选择晶体管至第八选择晶体管ST可以依次耦接到第一信号线至第八信号线以分别接收选择信号Y1至Y8。

当达到最高编号的线时，可以应用回绕(wrapping)以使顺序继续。当顺序达到最高编号的线时，该顺序从第一编号的线重新开始。例如，在第n选择电路SCn中的第一选择晶体管至第三选择晶体管ST可以通过将线编号跳过“3”来依次耦接到第一信号线、第四信号线和第七信号线。由于跳过的线编号顺序从第七信号线达到了最高编号的线(即，第八信号线)，因此跳过的线编号顺序可以从第一信号线重新开始。假设依次布置第八信号线、第一信号线和第二信号线，则第四选择晶体管可以通过从第七信号线将线编号跳过“3”来耦接到第二信号线。

当选择之前被耦接的线编号时，可以在与线编号增大的方向相反的方向上再次运用回绕顺序。即，当跳过的线编号的数量与信号线的数量的最大公因数等于或大于2时，在线编号增大时可能存在重叠的信号线。当在回绕顺序中出现重叠的信号线时，回绕顺序可以从具有比该重叠的信号线小{跳过的线编号+1}的线编号的信号线重新开始。即，可以通过将该重叠的信号线的线编号减去{跳过的线编号+1}的数量来减小线编号。

换言之，当第n选择电路SCn中的第一选择晶体管至第四选择晶体管ST通过将线编号跳过“2”来依次耦接到第一信号线、第三信号线、第五信号线和第七信号线时，第五选择晶体管ST可以再次耦接到第一信号线。因此，线编号顺序可以是在相反的方向上从第七信号线移动{跳过的线编号(2)+1}的数量而至第四信号线，且可以通过将线编号跳过“2”而选中第四信号线、第六信号线、第八信号线和第二信号线。

根据本发明的一个实施例，当假设存储块BLK1至BLKn中的每个存储块包括彼此相邻地设置的第一位线至第N位线BL(其中，N是等于或大于4的自然数)时，选择电路SC1至SCn中的每个选择电路可以包括第一选择晶体管至第N选择晶体管ST。选择电路SC1至SCn中的每个选择电路可以响应于通过第一信号线至第N信号线接收的第一选择信号至第N选择信号Yi而选择位线BL。

当至少一个选择电路(例如，SCn)中的第一选择晶体管至第N选择晶体管ST中的每个选择晶体管通过将线编号跳过“K”来耦接到第一信号线至第N信号线(其中，K是大于1且等于或小于{N/2-1}的自然数)时，其他选择电路SC1至SCn-1中的第一选择晶体管至第N选择晶体管ST中的每个选择晶体管可以按线编号顺序依次耦接到第一信号线至第N信号线。换言之，当其他选择电路SC1至SCn-1中的第一选择晶体管和第二选择晶体管ST分别接收第一选择信号和第二选择信号时，选择电路SCn中的第一选择晶体管和第二选择晶体管ST可以分别接收第一选择信号和第(K+1)选择信号。

图4是示出根据本发明的一个实施例的存储器件的操作的示图。虽然描述了存储器件包括8x8的存储单元区块作为示例，但是本发明不限于此。

如上所述，存储器件可以包括以矩阵的形式布置在字线与位线的交叉区域中的存储单元MC。即，图4示出了以存储单元为单位耦接在八个字线与八个位线之间的多个存储区域。

根据本发明的实施例，位线的耦接关系可以针对每个存储区域而不相同。另外，字线的耦接关系可以针对每个存储区域而不相同。作为示例，描述了字线的耦接关系以及位线的耦接关系针对每个存储区域而不相同。

参考图4，八个字线驱动信号WD1至WD8和八个位线选择信号Y1至Y8可以用于选择具有8x8矩阵结构的存储单元之一。地址解码器120可以对行地址和列地址进行解码以产生字线驱动信号WD1至WD8和位线选择信号Y1至Y8。当单个字线基于字线驱动信号WD1至WD8而被激活时，耦接到被激活的字线的存储单元之一可以基于位线选择信号Y1至Y8而被选中，且数据可以从选中的存储单元中被读取和/或被写入到选中的存储单元中。

用于施加字线驱动信号WD1至WD8和/或位线选择信号Y1至Y8的信号线可以针对每个存储区域而不同地布置。从图4的左侧处的第一存储区域中可以看出：第一字线驱动信号至第八字线驱动信号WD1至WD8和位线选择信号Y1至Y8依次地分别与相邻的字线和位线相对应。例如，与第一存储区域相对应的选择电路可以响应于第一位线选择信号Y1至第八位线选择信号Y8而依次选择相邻的位线。

从图4的中部处的第二存储区域中可以看出：第一、第三、第五、第七、第四、第六、第八和第二字线驱动信号WD1、WD3、WD5、WD7、WD4、WD6、WD8和WD2以及位线选择信号Y1、Y3、Y5、Y7、Y4、Y6、Y8和Y2依次地分别与相邻的字线和位线相对应。例如，与第二存储区域相对应的选择电路可以响应于第一、第三、第五、第七、第四、第六、第八和第二位线选择信号Y1、Y3、Y5、Y7、Y4、Y6、Y8和Y2而依次选择相邻的位线。

最后，从图4的右侧处的第三存储区域中可以看出：第一、第四、第七、第二、第五、第八、第三和第六字线驱动信号WD1、WD4、WD7、WD2、WD5、WD8、WD3和WD6以及位线选择信号Y1、Y4、Y7、Y2、Y5、Y8、Y3和Y6依次地分别与相邻的字线和位线相对应。例如，与第三存储区域相对应的选择电路可以响应于第一、第四、第七、第二、第五、第八、第三和第六位线选择信号而依次选择相邻的位线。

图4示出了通过用地址解码器120对行地址和列地址进行解码来将数据写入四个存储单元的操作。换言之，图1的地址解码器120可以产生第三字线驱动信号WD3和第四位线选择信号Y4以将数据写入第一存储单元，并且产生第四字线驱动信号WD4和第三位线选择信号Y3以将数据写入第二存储单元。另外，地址解码器120可以产生第四字线驱动信号WD4和第五位线选择信号Y5以将数据写入第三存储单元，并且产生第五字线驱动信号WD5和第四位线选择信号Y4以将数据写入第四存储单元。

对第一存储单元至第四存储单元执行写入操作的顺序可以变化。然而，在对四个存储单元执行写入操作时，干扰现象可能会因写入操作而出现在邻近的存储单元中。具体地，在第一存储区域中与全部四个存储单元相邻的存储单元(即，与第四字线驱动信号WD4和第四位线选择信号Y4相对应的存储单元)可以受到被执行了四次的写入操作的影响。

如果用于施加字线驱动信号WD1至WD8和/或位线选择信号Y1至Y8的信号线以相同的方式被布置在多个存储区域中，则即使是在除了第一存储区域以外的剩余的存储区域中与第四字线驱动信号WD4和第四位线选择信号Y4相对应的存储单元也可能会受到被执行了四次的写入操作的影响。通常，为了防止干扰现象，当写入操作被执行了预定次数或更多次数时，可以执行读取数据并将所读取的数据重写到同一存储区域中的刷洗操作。在刷洗操作期间，可以使用错误校正码(ECC)来校正数据中出现的错误。然而，当所述多个存储区域中与第四字线驱动信号WD4和第四位线选择信号Y4相对应的存储单元受到写入操作的影响时，可能会出现不可校正的错误(即，超过利用ECC可校正的错误比特位的数量)。

根据本发明的实施例，用于施加字线驱动信号WD1至WD8和/或位线选择信号Y1至Y8的信号线可以针对每个存储区域而不同地布置。因此，如图4中示出的，与在第一存储区域中不同，在第二存储区域和第三存储区域的每个存储区域中，与被执行了写入操作的四个存储单元相邻的共同的存储单元是不存在的。

结果，与在第一存储区域中不同，在第二存储区域和第三存储区域的每个存储区域中，与第四字线驱动信号WD4和第四位线选择信号Y4相对应的存储单元可以不受被执行了四次的写入操作的影响。因此，可以防止多个存储区域中与第四字线驱动信号WD4和第四位线选择信号Y4相对应的存储单元受到写入操作的影响，并且即使出现了错误，该错误也可以等于或低于利用ECC可校正的位线。

字线驱动信号WD1至WD8和/或位线选择信号Y1至Y8的线布置可以随利用ECC可校正的比特位的数量而变化。例如，当利用ECC可校正的比特位的数量是64时，字线驱动信号WD1至WD8和/或位线选择信号Y1至Y8的线布置可以针对64个存储区域中的每个存储区域而不同。随着字线驱动信号WD1至WD8和/或位线选择信号Y1至Y8的不同线布置的数量增大，可以使错误的出现更稳定地分布。

另外，字线驱动信号WD1至WD8和/或位线选择信号Y1至Y8的线布置可以随机地变化。如先前根据本发明的一个实施例描述的，对于每个存储区域，用于施加字线驱动信号WD1至WD8和/或位线选择信号Y1至Y8的信号线可以通过跳过预定数量的线编号来被布置得彼此相邻。信号线可以通过将线编号跳过“2”或“3”来被布置得彼此相邻。当信号线通过跳过线编号的总数的一半或更多来被设置得彼此相邻时，可能出现重叠的线布置。这是因为其中信号线通过将线编号跳过“3”来彼此相邻的线布置与其中信号线通过将线编号跳过“5”来彼此相邻的线布置可以重叠。

根据本发明的实施例，在存储器件的热存储块和冷存储块基于写入操作被执行的次数而被检测出并被交换时，可以防止热存储块移动到存储器件的特定区域。因此，可以防止读取干扰现象因热存储块而出现。由于考虑读取操作被执行的次数而选择性地确定热存储块移动到特定区域，因此可以提高损耗均衡操作的效率。

另外，冷存储块可以基于读取操作被执行的次数而被设置在存储器件的特定区域中。因此，在读取操作期间，可以降低比特位错误率并减少ECC操作或刷洗操作被执行的次数。

根据本发明的实施例，可以防止当数据在多个存储区域中以相同模式被读取或被写入时受到干扰现象影响的存储单元的增加以及比特位错误率的升高。为此，与在每个存储区域中的相同地址相对应的数据可以被储存在被设置在不同物理位置处的存储单元中。因此，虽然干扰现象因这种读取/写入操作而出现，但是该干扰现象可以被限制在存储区域的一些区域内(即，在利用ECC操作可校正的范围之内)。

由于因干扰现象引起的错误被限于一些数据而非整个数据，因此刷洗操作的效率可以升高。因此，可以放松用于确定干扰现象的读取/写入操作的条件，并且可以减少刷洗操作的次数，从而可以减小存储器件的操作负载或降低存储器件的功耗。

虽然已经关于具体实施例描述了本发明，但是这些实施例的意图并非是限制性的，而是描述性的。另外，要注意的是：在不偏离如所附权利要求所限定的本发明的精神和/或范围的情况下，根据本公开的内容，对本领域技术人员明显的是，可以通过替换、改变和修改来以各种方式实现本发明。

Claims (19)

1.一种存储器件，包括：

多个存储区域，其包括耦接在多个字线与多个位线之间的存储单元；

地址解码器，其适用于对地址进行解码以产生与所述位线相对应的多个选择信号，并将所述选择信号输出到多个信号线；以及

多个选择电路，其分别与所述存储区域相对应，并且适用于响应于通过所述信号线接收到的所述选择信号而选择所述位线，

其中，所述选择电路中的至少一个选择电路以与剩余的选择电路不同的布置来耦接到所述信号线，以及

其中，每个所述选择电路通过相同的所述信号线接收所有所述选择信号。

2.根据权利要求1所述的存储器件，其中，所述多个位线包括按顺序相邻设置的第一位线至第N位线，其中N为等于或大于4的自然数。

3.根据权利要求2所述的存储器件，

其中，所述多个选择电路中的每个选择电路包括分别与所述第一位线至第N位线相对应的第一选择晶体管至第N选择晶体管，所述多个选择信号包括第一选择信号至第N选择信号，且所述多个信号线包括第一信号线至第N信号线，

其中，所述地址解码器产生分别与所述第一位线至第N位线相对应的所述第一选择信号至第N选择信号，并且将所述第一选择信号至第N选择信号输出到所述第一信号线至第N信号线。

4.根据权利要求3所述的存储器件，其中，当在所述剩余的选择电路中包括的所述第一选择晶体管至第N选择晶体管按线编号顺序依次地分别耦接到所述第一信号线至第N信号线时，在所述选择电路中的所述至少一个选择电路中包括的所述第一选择晶体管至第N选择晶体管以跳过K的线编号顺序分别耦接到所述第一信号线至第N信号线，K为大于1且等于或小于N/2-1的自然数。

5.根据权利要求4所述的存储器件，其中，当跳过的线编号顺序达到所述第N信号线时，在所述选择电路中的所述至少一个选择电路中包括的所述第一选择晶体管至所述第N选择晶体管以所述跳过的线编号顺序从所述第一信号线重新开始的回绕顺序来耦接到所述第一信号线至第N信号线。

6.根据权利要求5所述的存储器件，其中，当K与N的最大公因数等于或大于2且在所述回绕顺序中出现重叠的信号线时，所述跳过的线编号顺序从具有比所述重叠的信号线小K+1的线编号的信号线重新开始。

7.根据权利要求3所述的存储器件，其中，当在所述剩余的选择电路中包括的所述第一选择晶体管和第二选择晶体管分别接收所述第一选择信号和所述第二选择信号时，在所述选择电路中的所述至少一个选择电路中包括的所述第一选择晶体管和所述第二选择晶体管分别接收所述第一选择信号和第(K+1)选择信号，其中K为大于1且等于或小于N/2-1的自然数。

8.根据权利要求1所述的存储器件，其中，所述多个位线包括按顺序相邻设置的第一位线至第八位线。

9.根据权利要求8所述的存储器件，

其中，所述多个选择电路中的每个选择电路包括分别与所述第一位线至第八位线相对应的第一选择晶体管至第八选择晶体管，且所述多个信号线包括第一信号线至第八信号线，

其中，所述地址解码器产生与所述第一位线至第八位线相对应的第一选择信号至第八选择信号，并且将所述第一选择信号至第八选择信号输出到所述第一信号线至第八信号线。

10.根据权利要求9所述的存储器件，其中，所述选择电路中的所述至少一个选择电路包括如下电路中的至少一个：

第一选择电路，其中所述第一选择晶体管至第八选择晶体管分别耦接到所述第一信号线、第三信号线、第五信号线、第七信号线、第四信号线、第六信号线、第八信号线和第二信号线；以及

第二选择电路，其中所述第一选择晶体管至第八选择晶体管分别耦接到所述第一信号线、第四信号线、第七信号线、第二信号线、第五信号线、第八信号线、第三信号线和第六信号线。

11.一种存储器件，包括：

多个存储区域，其包括耦接在N个字线与N个位线之间的存储单元，其中N是等于或大于3的自然数；

地址解码器，其适用于对地址进行解码以产生与所述位线相对应的第一选择信号至第N选择信号；以及

多个选择电路，其分别与所述存储区域相对应，并且适用于响应于所述第一选择信号至第N选择信号而选择所述位线，

其中，所述选择电路包括：

第一选择电路，其适用于响应于所述第一选择信号至第N选择信号之中的第一选择信号和第二选择信号而选择所述位线之中的相邻的位线；以及

第二选择电路，其适用于响应于所述第一选择信号至第N选择信号之中的第一选择信号和第(K+1)选择信号而选择所述位线之中的相邻的位线，其中K为大于1且等于或小于N/2-1的自然数。

12.根据权利要求11所述的存储器件，

其中，所述多个选择电路中的每个选择电路包括分别与所述N个位线相对应的第一选择晶体管至第N选择晶体管，以及

其中，所述地址解码器将所述第一选择信号至第N选择信号分别输出到第一信号线至第N信号线。

13.根据权利要求12所述的存储器件，其中，当所述第一选择电路的所述第一选择晶体管至第N选择晶体管按线编号顺序依次地分别耦接到所述第一信号线至第N信号线时，所述第二选择电路的所述第一选择晶体管至第N选择晶体管以跳过K的线编号顺序分别耦接到所述第一信号线至第N信号线。

14.根据权利要求13所述的存储器件，其中，当跳过的线编号顺序达到所述第N信号线时，所述第二选择电路的所述第一选择晶体管至所述第N选择晶体管以所述跳过的线编号顺序从所述第一信号线重新开始的回绕顺序来耦接到所述第一信号线至第N信号线。

15.根据权利要求14所述的存储器件，其中，当K与N的最大公因数等于或大于2且在所述回绕顺序中出现重叠的信号线时，所述跳过的线编号顺序从具有比所述重叠的信号线小K+1的线编号的信号线重新开始。

16.根据权利要求11所述的存储器件，其中，当所述位线包括按顺序相邻设置的第一位线至第八位线时，所述第一选择电路响应于第一选择信号至第八选择信号而选择所述第一位线至第八位线。

17.根据权利要求16所述的存储器件，其中，所述第二选择电路响应于所述第一选择信号、第三选择信号、第五选择信号、第七选择信号、第四选择信号、第六选择信号、第八选择信号和第二选择信号而分别选择所述第一位线至第八位线。

18.根据权利要求16所述的存储器件，其中，所述第二选择电路响应于所述第一选择信号、第四选择信号、第七选择信号、第二选择信号、第五选择信号、第八选择信号、第三选择信号和第六选择信号而分别选择所述第一位线至第八位线。

19.一种操作具有多个存储区域的存储器件的方法，所述方法包括：

使用地址解码器对地址进行解码以产生分别与多个位线相对应的多个选择信号；

将所述选择信号输出到多个信号线；以及

响应于通过所述信号线接收到的所述选择信号而选择所述位线，

其中，分别与所述多个存储区域相对应的多个选择电路中的至少一个选择电路以与剩余的选择电路不同的布置来耦接到所述信号线，以及

其中，每个所述选择电路通过相同的所述信号线接收所有所述选择信号。

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