KR20120015725A - 전압 제어 방법 및 이를 이용한 메모리 장치 - Google Patents

전압 제어 방법 및 이를 이용한 메모리 장치 Download PDF

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Abstract

메모리 장치의 전압 제어 방법이 개시된다. 상기 방법은 디스차지 인에이블 신호에 응답하여 복수의 글로벌 비트 라인들을 디스차지 라인에 접속시키는 단계와, 접지 전압보다 높은 전압을 상기 디스차지 라인에 공급하는 단계를 포함한다.

Description

전압 제어 방법 및 이를 이용한 메모리 장치{Voltage control Method And Memory Device thereof}
본 발명의 개념에 따른 실시 예는 메모리 장치에 관한 것으로, 특히 리드 와일 라이트(read-while-write) 동작시 커플링 노이즈(coulping noise)에 강한 메모리 장치 및 이를 이용한 메모리 시스템에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치는 상 변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM), 및 자기 메모리 장치(MRAM: Magnetic RAM) 등을 포함한다.
최근 비휘발성 메모리 장치가 대용량화 및 고집적화됨에 따라, 비휘발성 메모리 장치의 메모리 셀 어레이에는 제1비휘발성 메모리 셀에서 데이터를 리드하는 리드 글로벌 비트 라인과 제2비휘발성 메모리 셀에 데이터를 라이트하는 라이트 글로벌 비트 라인이 함께 구현된다.
예컨대, 하나의 메모리 영역에 대한 라이트 동작을 수행하는 동안 다른 메모리 영역에 대한 리드 동작을 수행하는 리드 와일 라이트 동작이 구현되고 있다. 그러나 상기 리드 와일 라이트 동작 동안, 하나의 글로벌 비트 라인에는 라이트 전압이 인가되고 다른 글로벌 비트 라인에는 리드 전압이 인가되므로, 서로 인접한 글로벌 비트 라인들 사이에는 커플링 노이즈가 발생할 수 있으므로, 반도체 메모리 장치의 데이터 신뢰성이 문제될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 서로 인접한 라이트 글로벌 비트 라인과 리드 글로벌 비트 라인 사이의 커플링 노이즈(coupling noise)를 최소화할 수 있는 방법과 상기 방법을 수행할 수 있는 장치와 시스템을 제공하는 것이다.
본 발명의 실시 예에 따른 메모리 장치의 전압 제어 방법은 디스차지 인에이블 신호에 응답하여 복수의 글로벌 비트 라인들을 디스차지 라인에 접속시키는 단계와, 접지 전압보다 높은 제1전압을 상기 디스차지 라인에 공급하는 단계를 포함한다.
상기 제1전압을 상기 디스차지 라인에 공급하는 단계는 다이오드 접속된 적어도 하나의 트랜지스터의 문턱 전압을 상기 제1전압으로서 공급한다.
상기 메모리 장치의 전압 제어 방법은 상기 복수의 글로벌 비트 라인들 중에서 선택된 글로벌 비트 라인으로 프리차지 전압을 공급하는 단계를 더 포함한다.
상기 메모리 장치의 전압 제어 방법은 상기 접지 전압보다 높은 제2전압으로 상기 선택된 글로벌 비트 라인을 디스차지하는 단계를 더 포함한다.
상기 선택된 글로벌 비트 라인을 디스차지하는 단계는 슬로프 제어신호에 응답하여 상기 제2전압의 디스차지 슬로프를 조절한다.
본 발명의 실시 예에 따른 메모리 장치는 복수의 글로벌 비트 라인들과, 디스차지 라인과, 디스차지 인에이블 신호에 응답하여 상기 복수의 글로벌 비트 라인들을 상기 디스차지 라인에 접속시키기 위한 스위칭 회로와, 접지 전압보다 높은 제1전압을 상기 디스차지 라인으로 공급하기 위한 제1디스차지 회로를 포함한다.
실시 예에 따라 상기 제1디스차지 회로는 상기 디스차지 라인과 접지 사이에 접속된 적어도 하나의 다이오드 접속된 트랜지스터를 포함한다.
다른 실시 예에 따라, 상기 제1디스차지 회로는 상기 디스차지 라인과 접지 사이에 직렬로 접속된 복수의 다이오드 접속된 트랜지스터들과, 각각이 상기 복수의 다이오드 접속된 트랜지스터들 각각과 병렬로 접속된 복수의 스위치들을 포함한다.
또 다른 실시 예에 따라 상기 제1디스차지 회로는 상기 디스차지 라인과 접지 사이에 직렬로 접속된 복수의 다이오드 접속된 트랜지스터들과, 상기 복수의 다이오드 접속된 트랜지스터들 중에서 두 개의 공통 노드와 상기 접지 사이에 접속된 적어도 하나의 스위치를 포함한다.
상기 메모리 장치는 상기 복수의 글로벌 비트 라인들 중에서 선택된 글로벌 비트 라인으로 프리차지 전압을 공급하기 위한 프리차지 회로와, 상기 선택된 글로벌 비트 라인을 상기 접지 전압보다 높은 제2전압으로 디스차지하기 위한 제2디스차지 회로를 더 포함한다.
상기 제1전압과 상기 제2전압은 서로 동일할 수 있다.
실시 예에 따라 상기 제2디스차지 회로는 상기 선택된 글로벌 비트 라인과 접지 사이에 직렬로 접속된 복수의 다이오드 접속된 트랜지스터들과, 각각이 상기 복수의 다이오드 접속된 트랜지스터들 각각과 병렬로 접속된 복수의 스위치들을 포함한다.
다른 실시 예에 따라, 상기 제2디스차지 회로는 슬로프 제어 신호에 응답하여 상기 제2전압의 디스차지 슬로프를 제어하기 위한 슬로프 제어 회로와, 상기 슬로프 제어 회로와 접지 사이에 접속된 다이오드 접속된 적어도 하나의 트랜지스터를 포함한다.
상기 제2디스차지 회로는 상기 적어도 하나의 트랜지스터와 상기 접지 사이에 접속된 바이어스 회로를 더 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 상술한 메모리 장치와, 상기 메모리 장치의 동작을 제어하기 위한 프로세서를 포함한다.
상기 제1디스차지 회로는 상기 디스차지 라인과 접지 사이에 접속된 적어도 하나의 다이오드 접속된 트랜지스터를 포함한다.
상기 메모리 장치는 상기 복수의 글로벌 비트 라인들 중에서 선택된 글로벌 비트 라인으로 프리차지 전압을 공급하기 위한 프리차지 회로와, 상기 선택된 글로벌 비트 라인을 상기 접지 전압보다 높은 제2전압으로 디스차지하기 위한 제2디스차지 회로를 더 포함한다.
상기 메모리 시스템은 PC, 테블릿 PC, SSD(solid state drive), 또는 이동 전화기로 구현될 수 있다.
본 발명의 실시 예에 따른 3차원 메모리 장치는 제1레이어에 구현된 제1로컬 비트 라인과, 제2레이어에 구현된 제2로컬 비트 라인과, 글로벌 비트 라인과, 상기 제1로컬 비트 라인과 상기 제2로컬 비트 라인 중에서 어느 하나를 상기 글로벌 비트 라인에 접속시키기 위한 제1스위치 회로와, 디스차지 라인과, 디스차지 인에이블 신호에 응답하여 상기 글로벌 비트 라인을 상기 디스차지 라인에 접속시키기위한 제2스위치 회로와, 접지 전압보다 높은 제1전압을 상기 디스차지 라인으로 공급하기 위한 제1디스차지 회로를 포함한다.
상기 3차원 메모리 장치는 상기 글로벌 비트 라인으로 프리차지 전압을 공급하기 위한 프리차지 회로와, 상기 글로벌 비트 라인을 상기 접지전압보다 높은 제2전압으로 디스차지하기 위한 제2디스차지 회로를 더 포함한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는 라이트 글로벌 비트 라인의 급격한 전압 변화에 무관하게 서로 인접한 상기 라이트 글로벌 비트 라인과 리드 글로벌 비트 라인과의 커플링 노이즈를 최소화할 수 있는 효과가 있다.
또한, 본 발명의 실시 예에 따른 비휘발성 메모리 장치는 라이트 글로벌 비트 라인의 디스차지 시간을 단축시켜 빠른 라이트 동작을 수행할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 메모리 장치의 블럭도를 나타낸다.
도 2는 도 1에 도시된 메모리 장치의 동작을 구체적으로 설명하기 위한 회로도를 나타낸다.
도 3은 도 2에 도시된 메모리 셀의 일 실시 예를 나타낸다.
도 4는 도 2에 도시된 메모리 셀의 다른 실시 예를 나타낸다.
도 5는 도 3과 도 4에 도시된 상 변화 물질의 특성을 설명하기 위한 그래프를 나타낸다.
도 6은 3차원으로 구현된 도 1에 도시된 메모리 셀 어레이를 나타낸다.
도 7은 도 2에 도시된 제1디스차지 회로의 회로도를 나타낸다.
도 8은 도 1에 도시된 감지 증폭기 및 라이트 드라이버 블럭의 블럭도를 나타낸다.
도 9는 도 8에 도시된 제2디스차지 회로의 회로도를 나타낸다.
도 10은 도 1에 도시된 메모리 장치의 동작을 제어할 수 있는 제어 신호들의 타이밍도를 나타낸다.
도 11은 도 1에 도시된 메모리 장치의 전압 제어 방법을 설명하기 위한 순서도를 나타낸다.
도 12는 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 일 실시 예를 나타낸다.
도 13은 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 나타낸다.
도 14는 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 15는 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 16은 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 17은 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 18은 도 17에 도시된 메모리 시스템을 포함하는 데이터 처리 장치의 실시 예를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 아니 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 메모리 장치의 블럭도를 나타내고, 도 2는 도 1에 도시된 메모리 장치의 동작을 구체적으로 설명하기 위한 회로도를 나타낸다.
도 1 및 도 2에 도시된 메모리 장치(10)는 본 발명의 기술적 사상에 따른 전압 제어 방법을 수행할 수 있는 반도체 장치를 의미하는 것으로서 휘발성 메모리 장치 또는 비휘발성 메모리 장치를 포함한다.
상기 휘발성 메모리 장치는 DRAM(dynamic random access memory), SRAM (Static Random Access Memory), T-RAM(Thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)을 포함한다.
상기 비휘발성 메모리 장치는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리, Ferroelectric RAM(FeRAM or FRAM), Magnetoresistive Random Access Memory(MRAM), Phase-change memory(PRAM), Resistive random-access memory(RRAM), 또는 Nano-RAM(NRAM)을 포함한다.
본 명세서에서는 설명의 편의를 위하여 메모리 장치(10)의 일 예로서 상 변화 메모리 장치(PRAM)를 하나의 예로 들어 설명하나 본 발명의 기술적 사상은 휘발성 메모리 장치 또는 비휘발성 메모리 장치에 적용될 수 있다.
도 1 및 도 2를 참조하면, 비휘발성 메모리 장치(10)는 2차원 또는 3차원으로 구현될 수 있는 메모리 셀 어레이(도 1의 20, 또는 도 6의 20a), 로우 디코더(30), 디스차지 회로 블럭(40), 컬럼 디코더(50), Y-게이팅 회로(60), 감지 증폭기 및 라이트 드라이버 블럭(70), 및 타이밍 제너레이터(80)를 포함한다.
2차원적으로 구현된 메모리 셀 어레이(20)는 복수의 글로벌 비트 라인들 (GBL11~GBLnm), 복수의 서브 어레이들(21-1~21-k), 및 복수의 로컬 비트 라인 선택회로들(22-1~22-k)을 포함한다.
복수의 서브 어레이들(21-1~21-k) 각각의 구조는 실질적으로 동일하므로, 제1서브 어레이(21-1)의 구조와 동작을 설명하기로 한다.
제1서브 어레이(21-1)는 복수의 비휘발성 메모리 셀들(23)을 포함한다. 복수의 비휘발성 메모리 셀들(23) 각각은 복수의 워드 라인들(WL11~WL1n) 각각과 복수의 비트 라인들(LBL11~LBL1j) 각각에 접속된다.
복수의 로컬 비트 라인 선택회로들(22-1~22-k) 각각의 구조는 실질적으로 동일하므로, 제1로컬 비트 라인 선택 회로(22-1)의 구조와 동작을 설명하기로 한다.
제1로컬 비트 라인 선택 회로(22-1)는 복수의 스위칭 회로들을 포함하며, 상기 복수의 스위칭 회로들 각각은 컬럼 디코더(50)로부터 출력된 복수의 로컬 비트 라인 선택 신호들 각각에 따라 복수의 비트 라인들(LBL11~LBL1j) 각각을 제1글로벌 비트라인(GBL11)에 접속한다.
복수의 비휘발성 메모리 셀들(23) 각각은, GST(Ge-Sb-Te)와 같은 상 변화 물질을 이용하여 데이터를 저장할 수 있는 메모리 셀로서, 메모리 소자(memory element)와 선택 소자(select element)를 포함한다.
상기 상 변화 물질은 온도에 따라 2개의 안정된 상태, 즉 결정 상태(crystal state)와 비정질 상태(amorphous state) 중에서 어느 하나의 상태를 갖는다.
도 3은 도 2에 도시된 메모리 셀의 일 실시 예를 나타낸다.
도 3에는 상기 메모리 셀로서 비휘발성 메모리 셀이 도시되어 있고, 비휘발성 메모리 셀(23=23a)은 비트 라인(LBL11)과 워드 라인(WL11) 사이에 직렬로 접속된 메모리 소자(GST)와 선택 소자(D)를 포함한다. 이때, 상 변화 물질(GST)은 메모리 소자로서 사용되고 다이오드(D)는 선택 소자로서 사용된다.
즉, 다이오드(D)의 애노드(anode)는 메모리 소자(GST)에 접속되고 다이오드 (D)의 캐소드(cathode)는 워드 라인(WL1)에 접속된다.
예컨대, 다이오드(D)의 애노드와 캐소드 사이의 전압 차이가 다이오드(D)의 문턱 전압(threshold voltage)보다 높을 때, 비휘발성 메모리 셀(13a)의 메모리 소자(GST)는 비트 라인(BL11)을 통하여 프로그램 전류, 예컨대 셋 전류 또는 리셋 전류를 공급받을 수 있다.
도 4는 도 2에 도시된 메모리 셀의 다른 실시 예를 나타낸다.
도 4에는 상기 메모리 셀로서 비휘발성 메모리 셀이 도시되어 있고, 비휘발성 메모리 셀(23=23b)은 비트 라인(LBL11)과 전원 라인(예컨대, 접지 전압을 공급하는 접지 라인 또는 일정한 전압을 공급하는 전원 라인) 사이에 직렬로 접속된 메모리 소자(GST)와 선택 소자(TR)를 포함한다. 이때, 상 변화 물질(GST)이 메모리 소자로서 사용되고 트랜지스터(TR)가 선택 소자로서 사용된다.
예컨대, 워드 라인(WL11)으로 공급되는 전압이 트랜지스터(TR)의 문턱 전압보다 높으면, 비휘발성 메모리 셀(13b)의 메모리 소자(GST)는 비트 라인(LBL11)을 통하여 프로그램 전류, 예컨대 셋 전류 또는 리셋 전류를 공급받을 수 있다.
도 5는 도 3과 도 4에 도시된 상 변화 물질의 특성을 설명하기 위한 그래프를 나타낸다.
AS는 도 3과 도 4에 도시된 상 변화 물질(GST)이 비정질 상태로 되기 위한 조건, 예컨대 전류를 나타내며, CS는 도 3과 도 4에 도시된 상 변화 물질(GST)이 결정 상태로 되기 위한 조건, 예컨대 전류를 나타낸다.
도 3부터 도 5까지에 도시된 바와 같이, 상 변화 물질(GST)은, 제1시간(T1)동안 비트 라인(BL11)을 통하여 공급되는 전류(AS)에 의해 용융 온도(melting temperature; Tm) 보다 높은 온도로 가열된 후 급속히 냉각되면(quenching), 비정질 상태로 된다.
상 변화 물질(GST)은, 제1시간(T1)보다 긴 제2시간(T2>T1)동안 비트 라인 (BL11)을 통하여 공급되는 전류(CS)에 의해 용융 온도(Tm)보다 낮고 결정화 온도 (crystallization temperature; Tc)보다 높은 온도로 가열된 후 서서히 냉각되면, 결정 상태로 된다.
상 변화 물질(GST)이 비정질 상태를 가질 때의 비휘발성 메모리 셀(23, 23a, 및 23b)의 저항은 상 변화 물질(GST)이 결정 상태를 가질 때의 비휘발성 메모리 셀 (23, 23a, 및 23b)의 저항보다 크다. 따라서 상 변화 물질(GST)은 이러한 저항 차이를 이용하여 데이터를 저장할 수 있다.
상기 비정질 상태는 리셋 상태(reset state)라고 불리며 데이터 '1'을 저장하는 것을 의미하고, 상기 결정 상태는 셋 상태(set state)라고 불리며 데이터 '0'을 저장하는 것을 의미할 수 있다.
다시 도 1 및 도 2를 참조하면, 로우 디코더(30)는 컨트롤 로직의 기능을 수행하는 타이밍 제너레이터(80)로부터 출력된 로우 어드레스들(XADD)을 디코딩하고 디코딩 결과에 따라 메모리 셀 어레이(20)에 구현된 복수의 워드 라인들 중에서 어느 하나의 워드 라인을 선택적으로 구동한다.
디스차지 회로 블럭(40)은 디스차지 라인(43), 스위칭 회로(41), 및 적어도 하나의 제1디스차지 회로(45-1과 45-2)를 포함한다.
스위칭 회로(41)는 복수의 스위치들(41-1~41-m)을 포함하며, 복수의 스위치들(41-1~41-m)은 디스차지 인에이블 신호(DIS_EN)에 응답하여 복수의 글로벌 비트라인들(GBL11~GBL1m)을 디스차지 라인(43)에 접속시킨다. 예컨대, 복수의 스위치들 (41-1~41-m) 각각은 MOS 트랜지스터로 구현될 수 있다.
적어도 하나의 제1디스차지 회로(45-1과 45-2)는 적어도 하나의 스위칭 신호 (SW1과 SW2)에 응답하여 디스차지 라인(43)을 접지 전압보다 높은 제1전압으로 디스차지 한다.
즉, 디스차지 동작 시 디스차지 라인(43)은 접지 전압이 아닌 상기 제1전압으로 디스차지된다. 따라서, 디스차지 라인(43)에 접속된 복수의 글로벌 비트라인들 (GBL11~GBL1m) 각각은 상기 제1전압으로 디스차지 된다.
도 2에서는 설명이 편의를 위하여 두 개의 제1디스차지 회로들(45-1과 45-2)이 도시되어 있으나 이는 예시적인 것에 불과하다. 따라서, 디스차지 라인(43)에 접속될 수 있는 제1디스차지 회로의 개수는 설계 사양에 따라 달라질 수 있다.
컬럼 디코더(50)는 타이밍 제너레이터(80)로부터 출력된 컬럼 어드레스들 (YADD)을 디코딩하고 디코딩 결과에 따라 복수의 글로벌 비트 라인 선택 신호들과 복수의 로컬 비트 라인 선택 신호들을 출력한다.
Y-게이팅 회로(60)는 컬럼 디코더(50)로부터 출력된 복수의 글로벌 비트 라인 선택 신호들(GY1~GYm) 각각에 따라 메모리 셀 어레이(20)와 감지 증폭기 및 라이트 드라이버 블럭(70)의 접속을 제어한다.
예컨대, Y-게이팅 회로(60)에 포함된 복수의 스위치들(61-1~61-m) 각각은 컬럼 디코더(50)로부터 출력된 복수의 글로벌 비트 라인 선택 신호들(GY1~GYm) 각각에 응답하여 복수의 글로벌 비트 라인들(GBL11~GBL1m) 각각과 감지 증폭기 및 라이트 드라이버 블럭(70)의 접속을 제어한다.
감지 증폭기 및 라이트 드라이버 블럭(70)은 라이트 동작 시 라이트 데이터를 Y-게이팅 회로(60)로 공급하거나 또는 리드 동작시 Y-게이팅 회로(60)로부터 출력된 리드 데이터를 감지 증폭한다.
타이밍 제너레이터(80)는 메모리 장치(10)의 전반적인 동작, 예컨대 본 발명의 실시 예에 따른 전압 제어 방법을 이용한 프로그램 동작(또는 라이트 동작)을 제어할 수 있다.
따라서, 타이밍 제너레이터(80)는 디스차지 회로 블럭(40)의 동작을 제어할 수 있는 각 제어 신호(DIS_EN, SW1, 및 SW2)를 발생하고, 또한 감지 증폭기 및 라이트 드라이버 블럭(70)의 동작을 제어할 수 있는 각 제어 신호(VDIS, SW3, SW4, PRE_EN, 및 SDLDIS)를 발생한다.
또한, 타이밍 제너레이터(80)는 외부로부터 입력되는 명령, 예컨대 프로그램 명령 또는 리드 명령에 따라 로우 드레스들(XADD)과 컬럼 어드레스들(YADD)을 발생할 수 있다.
각 디스차지 회로(45-1, 45-2, 및 73)에 구현되는 스위치의 개수에 따라 타이밍 제너레이터(80)로부터 발생하는 스위칭 신호의 개수는 달라질 수 있다.
도 6은 3차원으로 구현된 도 1에 도시된 메모리 셀 어레이를 나타낸다.
도 1, 도 2 및 도 6을 참조하면, 메모리 장치(10)는 3차원으로 구현된 메모리 셀 어레이(20a)를 포함할 수 있다.
메모리 셀 어레이(20a)는 복수의 레이어들(L1~Ln)을 포함한다. 복수의 레이어들(L1~Ln)은 웨이퍼 형태의 적층, 칩 형태의 적층, 또는 셀 적층으로 구현될 수 있다. 각 레이어 사이의 전기적 연결은 TSV(through silicon via), 와이어 본딩 (wire bonding), 또는 범프(bump)를 이용할 수 있다.
제1레이어(L1)에는 복수의 워드 라인들(WL00~WL0n), 복수의 비트 라인들 (BL00~BL0n), 및 복수의 비휘발성 메모리 셀들(23)이 구현된다. 제2레이어(L2)에는 복수의 워드 라인들(WL10~WL1n), 복수의 비트 라인들(BL10~BL1n), 및 복수의 비휘발성 메모리 셀들이 구현된다. 제n레이어(Ln)에는 복수의 워드 라인들(WLn0~WLnn), 복수의 비트 라인들(BLn0~BLnn), 및 복수의 비휘발성 메모리 셀들이 구현된다.
도 6에 도시된 바와 같이, 각 레이어(L1~Ln)에 구현된 각 워드 라인 (WL00~WL0n~WLn0~WLnn)은 서로 접속될 수 있다. 예컨대, 도 1과 도 6에 도시된 바와 같이, 각 워드 라인(WL00, WL10, ..., WLn0)은 서로 접속되어 하나의 워드 라인(WL0)을 형성하고, 각 워드 라인(WL0n, WL1n, ..., WLnn)은 서로 접속되어 하나의 워드 라인(WLn)을 형성할 수 있다. 따라서, 로우 디코더(30)는 각 워드 라인 (WL1~WLn)을 선택적으로 구동할 수 있다.
각 레이어(L1~Ln)에 구현된 각 제1비트 라인(BL00, BL10, ..., BLn0)은 각 선택 스위치(N00, N10, ..., Nn0)를 통하여 제1글로벌 비트 라인(GBL11)에 접속될 수 있다. 각 레이어(L1~Ln)에 구현된 각 제n비트 라인(BL0n, BL1n, ..., BLnn)은 각 제n선택 스위치(N0n, N1n, ..., Nnn)를 통하여 제n글로벌 비트 라인(GBLnm)에 접속될 수 있다.
디스차지 동작 시, 각 글로벌 비트 라인(GBL11~GBLnn)은 접지 전압보다 높은 제1전압으로 디스차지될 수 있다. 각 글로벌 비트 라인(GBL11~GBLnn)이 상기 제1전압으로 디스차지되는 스킴은 도 2를 참조하여 설명된 것과 실질적으로 동일하다.
도 7은 도 2에 도시된 제1디스차지 회로의 회로도를 나타낸다.
도 7을 참조하면, 제1디스차지 회로(45-1)는 다이오드 접속된 적어도 하나의 트랜지스터(D1과 D2)와 적어도 하나의 스위치(TR1과 TR2)를 포함한다.
도 7에서는 설명의 편의를 위하여 두 개의 다이오드 접속된 트랜지스터들(D1과 D2)과 두 개의 스위치들(TR1과 TR2)을 도시한다.
실시 예에 따라 두 개의 다이오드 접속된 트랜지스터들(D1과 D2) 각각은 NMOS 트랜지스터, PMOS 트랜지스터 또는 PN 다이오드로도 구현될 수 있다.
다이오드 접속된 두 개의 트랜지스터들(D1과 D2)은 디스차지 라인(43)과 접지(VSSDIS) 사이에 직렬로 접속된다.
제1스위치(TR1)는 다이오드 접속된 두 개의 트랜지스터들(D1, D2)의 공통 노드와 접지(VSSDIS) 사이에 접속되고, 제2스위치(TR2)는 디스차지 라인(43)과 접지 (VSSDIS) 사이에 접속된다.
제1스위치(TR1) 및 제2스위치(TR2) 각각은 제1스위칭 신호(SW1)와 제2스위칭 신호(SW2) 각각에 따라 개폐된다. 따라서 제1디스차지 회로(45-1)는 제1스위치 (TR1)와 제2스위치(TR2) 각각이 개폐에 따라 다이오드 접속된 트랜지스터(D1과 D2)의 문턱 전압(Vtn)의 1배 또는 2배에 상응하는 접지전압보다 높은 제1전압을 디스차지 라인(43)으로 공급할 수 있다. 따라서, 디스차지 동작 시 디스차지 라인(43)에 접속된 복수의 글로벌 비트 라인들(GBL11~GBL1m) 각각은 상기 제1전압으로 디스차지 될 수 있다.
실시 예에 따라, 제1디스차지 회로(45-1)는 디스차지 라인(43)과 접지 (VSSDIS) 사이에 직렬로 접속된 복수의 다이오드 접속된 트랜지스터들과 복수의 스위치들을 포함할 수 있다. 이때 상기 복수의 스위치들 각각은 상기 트랜지스터들 각각에 병렬로 접속될 수 있다.
또 다른 실시 예에 따라 제1디스차지 회로(45-1)는 전압 분배기로 구현될 수도 있다. 따라서 상기 전압 분배기는 접지 전압보다 높은 전압을 발생할 수 있다.
도 8은 도 1에 도시된 감지 증폭기 및 라이트 드라이버 블럭의 블럭도를 나타낸다.
도 8에는 설명의 편의를 위하여 하나의 프리차지 회로(71)와 하나의 제2디스차지 회로(73)를 도시한다.
프리차지 회로(71)는 프리차지 인에이블 신호(PRE_EN)에 응답하여 데이터 라인(SDL)으로 프리차지 전압으로 프리차지한다.
제2디스차지 회로(73)는 제2디스차지 인에이블 신호(SDLDIS)에 응답하여 데이터 라인(SDL)을 제2전압으로 디스차지한다.
도 9는 도 8에 도시된 제2디스차지 회로의 회로도를 나타낸다.
도 8 및 도 9를 참조하면, 제2디스차지 회로(73)는 슬로프 제어 회로(TRs), 다이오드 접속된 적어도 하나의 트랜지스터(D3과 D4), 적어도 하나의 스위치(TR3과 TR4), 및 바이어스 회로(TRd)를 포함한다.
슬로프 제어 회로(TRs), 다이오드 접속된 적어도 하나의 트랜지스터(D3과 D4), 및 바이어스 회로(TRd)는 데이터 라인(SDL)과 접지(VSS) 사이에 직렬로 접속된다.
도 9에서는 설명의 편의를 위하여 두 개의 다이오드 접속된 트랜지스터들(D3와 D4), 및 두 개의 스위치들(TR3와 TR4)을 도시한다.
제3스위치(TR3)는 복수의 트랜지스터들(D3과 D4)의 공통 노드와 바이어스 회로(TRd) 사이에 접속되고, 제4스위치(TR4)는 슬로프 제어 회로(TRs)와 트랜지스터(D4)의 공통 노드와 바이어스 회로(TRd) 사이에 접속된다.
슬로프 제어 회로(TRs)는 슬로프 제어 신호(VDIS)에 응답하여 데이터 라인 (SDL)의 디스차지 전압(VSDL)의 디스차지 슬로프를 제어할 수 있다.
도 9에서는 슬로프 제어 회로(TRs)로서 트랜지스터를 도시하였으나 이에 한정되는 것은 아니다.
실시 예에 따라, 상기 디스차지 슬로프는 슬로프 제어 회로 (TRs)의 게이트에 공급되는 제어 신호(VDIS)의 레벨을 조절하거나, 슬로프 제어 회로(TRs)의 저항을 조절함으로써 제어될 수 있다.
바이어스 회로(TRd)는 제2디스차지 인에이블 신호(SDLDIS)에 응답하여 데이터 라인(SDL)과 접지 사이에 전류 패스를 형성할 수 있다.
제3스위치(TR3)와 제4스위치(TR4) 각각은 제3스위칭 신호(SW3)와 제4스위칭 신호(SW4) 각각에 따라 개폐되므로, 제2디스차지 회로(73)는 제3스위치(TR3)와 제4스위치(TR4) 각각의 개폐에 따라 각 트랜지스터(D3와 D4)의 문턱 전압을 조절할 수 있다. 따라서, 데이터 라인(SDL)은 접지 전압보다 높은 제2전압(예컨대, Vtn 또는 2Vtn)으로 디스차지 될 수 있다. 여기서, Vtn은 각 트랜지스터(D3와 D4)의 문턱 전압이다.
실시 예에 따라 제2디스차지 회로(73)에 의하여 디스차지 되는 데이터 라인의 전압(VSDL)은 도 2 및 도 7에 도시된 제1디스차지 회로(45-1)에 의해 디스차지 되는 전압과 동일하게 설정될 수 있다.
또한 실시 예에 따라 제3스위치(TR3) 및 제4스위치(TR4) 각각이 제3스위칭 신호(SW3)와 제4스위칭 신호(SW4) 각각에 응답하여 서로 다른 시점에 오프(off)됨으로써, 제2디스차지 회로(73)는 데이터 라인(SDL)을 2단으로 디스차지 할 수도 있다.
본 발명의 실시 예에 따른 전압 제어 방법은 데이터 라인(SDL)의 전압 레벨 (VSDL)을 접지 전압보다 높게 제어할 수 있으므로, 인접한 글로벌 비트 라인에 대한 커플링 노이즈를 최소화할 수 있다.
또한, 실시 예에 따라 복수의 글로벌 비트라인들 중 복수의 라이트 글로벌 비트라인들만이 제2디스차지 회로(73)에 연결되어 리드 글로벌 비트라인들의 디스차지 레벨과 상이한 레벨로 디스차지될 수 있다.
따라서 본 발명의 실시 예에 따른 전압 제어 방법은 인접한 글로벌 비트 라인들이 서로 다른 종류일 때, 예컨대 라이트 글로벌 비트 라인과 리드 글로벌 비트 라인이 서로 인접할 때 더 큰 커플링 노이즈 제거 효과를 얻을 수 있다.
한편, 실시 예에 따라 제3스위치(TR3) 및 제4스위치(TR4) 각각이 상기 2단의 디스차지 후에 온(on) 됨으로써 제2디스차지 회로(73)는 데이터 라인(SDL)을 접지 전압까지 디스차지 할 수도 있다.
즉, 커플링 노이즈의 영향이 최소화된 이후에, 제2디스차지 회로(73)는 데이터 라인(SDL)을 접지 전압으로 디스차지 함으로써 메모리 장치(10)에서 소비되는 스탠바이 전류를 줄일 수 있다.
실시 예에 따라서 라이트 글로벌 비트 라인을 이용하여 리드 동작이 수행될 수 있도록, 제2디스차지 회로(73)뿐만 아니라 적어도 하나의 제1디스차지 회로 (45-1과 45-2)는 대응되는 스위칭 신호에 따라 데이터 라인(SDL)을 접지 전압으로 디스차지 할 수 있다.
도 10은 도 1에 도시된 메모리 장치의 동작을 제어할 수 있는 제어 신호들의 타이밍도를 나타내고, 도 11은 도 1에 도시된 메모리 장치의 전압 제어 방법을 설명하기 위한 순서도를 나타낸다.
도 2, 도 7, 도 9 내지 및 도 11을 참조하면, 디스차지 회로 블럭(40)의 스위칭 회로(41)에 구현된 복수의 스위치들(41-1~41-m) 각각은 타이밍 제너레이터(80)로부터 출력된 제1디스차지 인에이블 신호(DIS_EN)에 응답하여 복수의 글로벌 비트 라인들(GBL11~GBL1m) 각각을 디스차지 라인(43)에 접속한다.
제1스위칭 신호(SW1)와 제2스위칭 신호(SW2) 중에서 어느 하나만이 하이 레벨일 때, 제1디스차지 회로(45-1)는 복수의 글로벌 비트 라인들(GBL11~GBL1m)각각을 접지 전압보다 높은 제1전압, 예컨대 Vtn으로 디스차지 한다(S10).
또한, 제1스위칭 신호(SW1)와 제2스위칭 신호(SW2)가 모두 로우 레벨일 때, 제1디스차지 회로(45-1)는 복수의 글로벌 비트 라인들(GBL11~GBL1m)각각을 접지 전압보다 높은 제1전압, 예컨대 2Vtn으로 디스차지 한다(S10).
제1글로벌 비트 라인 선택 신호(GY1)가 로우 레벨로부터 하이 레벨로 천이하면, 제1전압으로 프리차지된 제1글로벌 비트 라인(GBL11)과 데이터 라인(SDL)은 서로 접속된다.
그 후 프리차지 회로(71)는 하이 레벨을 갖는 프리차지 인에이블 신호 (PRE_EN)에 응답하여 데이터 라인(SDL)을 프리차지 한다(S20).
제2디스차지 회로(73)는 하이 레벨로 천이하는 제2디스차지 인에이블 신호 (SDLDIS)에 응답하여 데이터 라인(DSL)을 제2전압으로 디스차지한다(S30).
이때, 슬로프 조절 회로(TRs)는 슬로프 제어 신호(VDIS)의 레벨에 따라 데이터 라인(SDL)의 전압(VSDL)의 디스차지 슬로프를 제어할 수 있다. 예컨대, 슬로프 제어 신호(VDIS)의 레벨이 증가함에 따라 데이터 라인(SDL)의 전압(VSDL)의 디스차지 슬로프는 더 커질 수 있다.
도 10에 도시된 바와 같이, 슬로프 제어 신호(VDIS)가 각 레벨(VDIS1, VDIS2, 및 VDIS3)을 가질 때, 데이터 라인(SDL)의 전압(VSDL)의 각 디스차지 슬로프는 SLP1, SLP2, 및 SLPS3이다.
도 12는 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 일 실시 예를 나타낸다.
도 12를 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone),또는 무선 인터넷 장치로서 구현될 수 있는 메모리 시스템(100)은 메모리 장치(10)와, 메모리 장치(10)의 데이터 처리 동작, 예컨대 프로그램 비트의 프로그램 동작을 제어할 수 있는 프로세서(110)를 포함한다.
메모리 장치(10)에 저장된 데이터, 예컨대 프로그램된 비트들은 프로세서 (110)의 제어하에 디스플레이(120)를 통하여 디스플레이될 수 있다.
무선 송수신기(130)는 안테나(ANT)를 통하여 무선 신호들을 주거나 받을 수 있다. 예컨대, 무선 송수신기(130)는 안테나(ANT)를 통하여 수신된 무선 신호들을 프로세서(110)가 처리할 수 있는 신호들로 변경할 수 있다.
따라서, 프로세서(110)는 무선 송수신기(130)로부터 출력된 신호들을 처리하고 처리된 신호들을 메모리 장치(10)에 저장하거나 또는 디스플레이(120)를 통하여 디스플레이할 수 있다.
또한, 무선 송수신기(130)는 프로세서(110)로부터 출력된 신호들을 무선 신호들로 변경하고 상기 무선 신호들을 안테나(ANT)를 통하여 출력할 수 있다.
입력 장치(140)는 프로세서(110)의 동작을 제어하기 위한 제어 신호들 또는 프로세서(110)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(110)는 메모리 장치(10)로부터 출력된 데이터, 무선 송수신기(130)로부터 출력된 데이터, 또는 입력 장치(140)로부터 출력된 데이터가 디스플레이(120)를 통하여 디스플레이될 수 있도록 디스플레이(120)의 동작을 제어할 수 있다.
도 13은 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 나타낸다.
도 13을 참조하면, 테블릿 컴퓨터(tablet computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 메모리 시스템(200)은 메모리 장치(10)와 메모리 장치(10)의 데이터 처리 동작을 제어할 수 있는 프로세서(210)를 포함한다.
프로세서(210)는 입력 장치(220)에 의하여 발생한 입력 신호에 따라 메모리 장치(10)에 저장된 데이터를 디스플레이(230)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(220)는 터치패드(touch pad) 또는 컴퓨터 마우스 (computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
도 14는 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 14를 참조하면, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있는 메모리 시스템(300)는 메모리 장치(10), 메모리 컨트롤러 (310), 및 카드 인터페이스(320)를 포함한다.
메모리 컨트롤러(310)는 메모리 장치(10)와 카드 인터페이스(320) 사이에서 데이터의 교환을 제어할 수 있다.
실시 예에 따라, 카드 인터페이스(320)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(320)는 호스트의 프로토콜에 따라 상기 호스트와 메모리 컨트롤러(310) 사이에서 데이터 교환을 인터페이스할 수 있다.
메모리 시스템(300)이 컴퓨터, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트와 접속될 때, 상기 호스트는 카드 인터페이스(320)와 메모리 컨트롤러(310)를 통하여 메모리 장치(10)에 저장된 데이터를 주거나 받을 수 있다.
도 15는 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시예를 나타낸다.
도 15를 참조하면, 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기로 구현될 수 있는 메모리 시스템(400)은 메모리 장치 (10)와 메모리 장치(10)의 데이터 처리 동작을 제어할 수 있는 프로세서(410)를 포함한다.
메모리 시스템(400)의 이미지 센서(420)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 프로세서(410)의 제어 하에 메모리 장치(10)에 저장되거나 또는 디스플레이(430)를 통하여 디스플레이된다.
또한, 메모리 장치(10)에 저장된 상기 디지털 신호들은 프로세서(410)의 제어 하에 디스플레이(430)를 통하여 디스플레이된다.
도 16은 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시예를 나타낸다.
도 16을 참조하면, 메모리 시스템(500)는 메모리 장치(10), 및 메모리 장치(10)의 동작을 제어할 수 있는 CPU(510)를 포함한다.
메모리 시스템(500)은 CPU(510)의 동작 메모리(operation memory)로서 사용될 수 있는 메모리 장치(550)를 포함한다. 메모리 장치(550)는 ROM과 같은 비휘발성 메모리로 구현될 수 있다.
메모리 시스템(500)에 접속된 호스트는 메모리 인터페이스(520)와 호스트 인터페이스(540)를 통하여 메모리 장치(10)와 데이터를 주거나 받을 수 있다.
CPU(510)의 제어에 따라 동작하는 ECC(error correction code) 블럭(530)은 메모리 인터페이스(520)를 통하여 메모리 장치(10)로부터 읽혀진 데이터에 포함된 에러를 검출하고 정정할 수 있다.
CPU(510)는 버스(501)를 통하여 메모리 인터페이스(520), ECC 블럭(530), 호스트 인터페이스(540), 및 메모리 장치(550) 사이에서 데이터의 교환을 제어할 수 있다.
메모리 시스템(500)은 USB(Universal Serial Bus) 메모리 드라이브 또는 메모리 스틱(memory stick)으로 구현될 수 있다.
도 17은 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시예를 나타낸다.
도 17을 참조하면, 메모리 시스템(600)는 SSD(solid state drive)와 같은 데이터 저장 장치로 구현될 수 있다. 메모리 시스템(600)는 복수의 메모리 장치들 (10)과 복수의 메모리 장치들(10) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(610)를 포함할 수 있다. 메모리 시스템(600)는 메모리 모듈로 구현될 수 있다.
도 18은 도 17에 도시된 메모리 시스템를 포함하는 데이터 처리 장치의 실시 예를 나타낸다.
도 17과 도 18을 참조하면, RAID(redundant array of independent disks) 시스템으로 구현될 수 있는 데이터 저장 장치(700)는 RAID 컨트롤러(710)와 복수의 모듈들(600-1~400-n; n는 자연수)을 포함할 수 있다.
복수의 메모리 모듈들(600-1~600-n) 각각은 도 39에 도시된 메모리 시스템(600)일 수 있다. 복수의 메모리 모듈들(600-1~600-n)은 RAID 어레이를 구성할 수 있다.
데이터 저장 장치(700)는 PC(personal computer) 또는 SSD로 구현될 수 있다.
프로그램 동작시 RAID 컨트롤러(710)는, 호스트로부터 출력된 프로그램 명령에 따라, 상기 호스트로부터 출력된 프로그램 데이터를 RAID 레벨 정보에 기초하여 복수의 RAID 레벨들 중에서 선택된 어느 하나의 RAID 레벨에 따라 복수의 메모리 모듈들(600-1~600-n) 중에서 어느 하나의 메모리 모듈로 출력할 수 있다.
또한, 읽기 동작시, RAID 컨트롤러(710)는, 호스트로부터 출력된 읽기 명령에 따라, RAID 레벨 정보에 따라 복수의 RAID 레벨들 중에서 선택된 어느 하나의 RAID 레벨에 따라 복수의 메모리 모듈들(600-1~600-n) 중에서 어느 하나의 메모리 모듈로부터 읽혀진 데이터를 상기 호스트로 전송할 수 있다.
본 명세서에서 사용된 m, n, k, j 또는 nm은 해당하는 구성 요소들이 여러 개 임을 나타내기 위하여 사용된 것으로서 구성 요소들의 수가 반드시 동일함을 의미하지는 않는다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 메모리 장치
20: 메모리 셀 어레이
30: 로우 디코더
40: 디스차지 블럭
41: 스위칭 회로
43: 디스차지 라인
45-1, 45-2: 제1디스차지 회로
50: 컬럼 디코더
60: Y-게이팅 회로
70: 감지 증폭기 및 라이트 드라이버 블럭
80: 타이밍 제너레이터

Claims (10)

  1. 디스차지 인에이블 신호에 응답하여 복수의 글로벌 비트 라인들을 디스차지 라인에 접속시키는 단계; 및
    접지 전압보다 높은 제1전압을 상기 디스차지 라인에 공급하는 단계를 포함하는 메모리 장치의 전압 제어 방법.
  2. 제1항에 있어서, 상기 제1전압을 상기 디스차지 라인에 공급하는 단계는,
    다이오드 접속된 적어도 하나의 트랜지스터의 문턱 전압을 상기 제1전압으로서 공급하는 메모리 장치의 전압 제어 방법.
  3. 제1항에 있어서, 상기 메모리 장치의 전압 제어 방법은,
    상기 복수의 글로벌 비트 라인들 중에서 선택된 글로벌 비트 라인으로 프리차지 전압을 공급하는 단계; 및
    상기 접지 전압보다 높은 제2전압으로 상기 선택된 글로벌 비트 라인을 디스차지하는 단계를 더 포함하는 메모리 장치의 전압 제어 방법.
  4. 복수의 글로벌 비트 라인들;
    디스차지 라인;
    디스차지 인에이블 신호에 응답하여 상기 복수의 글로벌 비트 라인들을 상기 디스차지 라인에 접속시키기 위한 스위칭 회로; 및
    접지 전압보다 높은 제1전압을 상기 디스차지 라인으로 공급하기 위한 제1디스차지 회로를 포함하는 메모리 장치.
  5. 제4항에 있어서, 상기 제1디스차지 회로는,
    상기 디스차지 라인과 접지 사이에 접속된 적어도 하나의 다이오드 접속된 트랜지스터를 포함하는 메모리 장치.
  6. 제4항에 있어서, 상기 메모리 장치는,
    상기 복수의 글로벌 비트 라인들 중에서 선택된 글로벌 비트 라인으로 프리차지 전압을 공급하기 위한 프리차지 회로; 및
    상기 선택된 글로벌 비트 라인을 상기 접지 전압보다 높은 제2전압으로 디스차지하기 위한 제2디스차지 회로를 더 포함하는 메모리 장치.
  7. 제4항에 기재된 메모리 장치; 및
    상기 메모리 장치의 동작을 제어하기 위한 프로세서를 포함하는 메모리 시스템.
  8. 제7항에 있어서, 상기 제1디스차지 회로는,
    상기 디스차지 라인과 접지 사이에 접속된 적어도 하나의 다이오드 접속된 트랜지스터를 포함하는 메모리 시스템.
  9. 제1레이어에 구현된 제1로컬 비트 라인;
    제2레이어에 구현된 제2로컬 비트 라인;
    글로벌 비트 라인;
    상기 제1로컬 비트 라인과 상기 제2로컬 비트 라인 중에서 어느 하나를 상기 글로벌 비트 라인에 접속시키기 위한 제1스위치 회로;
    디스차지 라인;
    디스차지 인에이블 신호에 응답하여 상기 글로벌 비트 라인을 상기 디스차지 라인에 접속시키기위한 제2스위치 회로; 및
    접지 전압보다 높은 제1전압을 상기 디스차지 라인으로 공급하기 위한 제1디스차지 회로를 포함하는 3차원 메모리 장치.
  10. 제9항에 있어서, 상기 3차원 메모리 장치는,
    상기 글로벌 비트 라인으로 프리차지 전압을 공급하기 위한 프리차지 회로; 및
    상기 글로벌 비트 라인을 상기 접지전압보다 높은 제2전압으로 디스차지하기 위한 제2디스차지 회로를 더 포함하는 3차원 메모리 장치.

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