JP5101017B2 - 半導体メモリ装置及びデータの書き込み方法 - Google Patents

Description

本発明は、半導体メモリ装置に係り、特に、メモリアレイのバイアシングレベルを制御することによって動作速度を向上させ又はセンシング動作を安定させた半導体メモリ装置及びデータの書き込み方法に関する。

相変化メモリ（Ｐｈａｓｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＰＲＡＭ）は、温度変化による相転移によって抵抗値が変化する相変化物質（Ｇｅ−Ｓｂ−Ｔｅ）のような物質を利用してデータを保存する不揮発性メモリ素子である。

図１は、ＰＲＡＭの単位セルの等価回路図を示す図面である。単位セルＣは、一つのＰ−ＮダイオードＤ及び一つの相変化物質ＧＳＴを備える。ビットラインＢＬには、相変化物質ＧＳＴが連結され、相変化物質ＧＳＴは、ダイオードＤのＰ−ジャンクションに、ワードラインＷＬは、Ｎ−ジャンクションに連結される。ＰＲＡＭのセルの相変化物質（Ｇｅ−Ｓｂ−Ｔｅ）は、温度及び加熱時間によって相変化物質を結晶化するか、または非結晶化させることによって情報を保存する。相変化物質の相変化のために、一般的に９００℃以上の高温が必要であり、これは、ＰＲＡＭセルに流れる電流を利用したジュール熱によって得られる。

以下、書き込み動作を説明する。相変化物質に電流を流して、相変化物質を溶融点以上に加熱した後に急冷させれば、相変化物質が非結晶化形態となって情報“１”を保存する。このような状態をリセット状態という。

相変化物質を結晶化温度以上に加熱して所定時間維持した後に冷却させれば、相変化物質が結晶化形態となって情報“０”を保存する。これをセット状態という。

読み出し動作は、ビットライン及びワードラインを選択して特定メモリセルを選択した後、外部から電流を流して相変化物質の抵抗状態による電圧変化の差として“１”と“０”とを区分する。

図２は、図１の単位セルから構成されたメモリセルアレイを備える半導体メモリ装置を示す図面である。図２のメモリアレイセルの構造は、特許文献１及び特許文献２に開示されている。

図２に示すように、半導体メモリ装置２００は、メモリセルアレイＭＡＹ及びワードラインドライバ２１０を備える。メモリセルアレイＭＡＹは、対応するビットラインＢＬ０ないしＢＬｋ−１及びワードラインＷＬ０，ＷＬ１，ＷＬ２に連結される単位セルＣを備える。

図２には、ｋ個のビットラインＢＬ０ないしＢＬｋ−１及び３個のワードラインＷＬ０，ＷＬ１，ＷＬ２のみが図示されているが、当業者ならば、ビットラインＢＬ０ないしＢＬｋ−１の数とワードラインＷＬ０，ＷＬ１，ＷＬ２の数とが、図２に開示されたものに限定されないということが理解できるであろう。

データの書き込みのために、ビットラインＢＬ０ないしＢＬｋ−１のうち何れか一つのビットラインが選択されれば、ワードラインドライバ２１０は、ワードラインＷＬ０，ＷＬ１，ＷＬ２のうち一つのワードラインを選択する。ここで、選択されたワードラインは、ローレベルとなる。

例えば、第１ビットラインＢＬ０が選択され、第１ワードラインＷＬ０が選択されれば、第１ビットラインＢＬ０に印加された書き込み電流が第１ビットラインＢＬ０と第１ワードラインＷＬ０とに連結された単位セルを通じて流れる。それにより、第１ビットラインＢＬ０と第１ワードラインＷＬ０とに連結された単位セルの相変化物質の状態が変化してデータが保存される。それぞれのワードラインＷＬ０，ＷＬ１，ＷＬ２は、抵抗Ｒ＿ＷＬを有するが、ワードラインＷＬ０，ＷＬ１，ＷＬ２は、データの書き込み動作時に電流パスとして作用するため、抵抗Ｒ＿ＷＬが最小化されなければならない。ところが、図２に示すメモリセルアレイＭＡＹは、ワードラインＷＬ０，ＷＬ１，ＷＬ２の抵抗が大きいため、ワードラインに連結することができる単位セルの数が制限される。

また、大きい抵抗を有するワードラインＷＬ０，ＷＬ１，ＷＬ２を駆動するために、ワードラインドライバ２１０が大きい駆動能力を有する必要がある。

第１ビットラインＢＬ０と第１ワードラインＷＬ０との間に連結されたメモリセルにデータを書き込む場合、第１ビットラインＢＬ０に書き込み電流が印加され、第１ワードラインＷＬ０が、ワードラインドライバ２１０によってローレベルとして選択され、第２ワードラインＷＬ１及び第３ワードラインＷＬ２は、フローティング状態になる。

このとき、第１ビットラインＢＬ０は、印加された書き込み電流によって比較的に高い電圧レベルを維持しており、第２ワードラインＷＬ１及び第３ワードラインＷＬ２は、フローティング状態で比較的に低い電圧レベルを維持しているので、第１ビットラインＢＬ０と第２ワードラインＷＬ１及び第３ワードラインＷＬ２との間に連結された単位セルを通じて電流が流れ、このような電流によって単位セルの相変化物質の状態が変化し得る。

すなわち、図２のメモリ装置２００は、選択されたビットラインから選択されず、フローティング状態であるワードラインに電流が流れうるので、メモリ装置２００の動作速度及び安定したセンシング動作が難しくなるという問題がある。
米国特許第６,６６７,９００号明細書 米国特許第６,５６７,２９６号明細書

本発明が達成しようとする技術的課題は、選択されていないワードラインの電圧レベルを所定電圧レベルに維持させて、選択されたビットラインから選択されていないワードラインへの電流の流れを防止する構造を有する半導体メモリ装置を提供することである。

本発明が達成しようとする他の技術的課題は、選択されていないワードラインの電圧レベルを所定電圧レベルに維持させて、選択されたビットラインから選択されていないワードラインへの電流の流れを防止するデータの書き込み方法を提供することである。

前記課題を達成するための本発明の実施形態に係る半導体メモリ装置は、メモリセルアレイ及びバイアス回路を備える。

メモリセルアレイは、第１端が、複数個の第１ラインのうち対応する第１ラインに連結され、第２端が、複数個の第２ラインのうち対応する第２ラインに連結されるメモリセルを複数個備える。

バイアス回路は、前記第２ラインのうち選択された第２ラインを第１電圧レベルにバイアシングし、選択されていない第２ラインを第２電圧レベルにバイアシングする。前記第１電圧レベルは、接地電圧レベルであり、前記第２電圧レベルは、電源電圧レベルである。前記バイアス回路は、前記複数個の第２ラインのそれぞれと接地電圧との間に連結されるＮＭＯＳトランジスタと、前記複数個の第２ラインのそれぞれと電源電圧との間に連結されるＰＭＯＳトランジスタと、を備える。

前記ＮＭＯＳトランジスタのそれぞれは、ドレインが前記第２ラインに連結され、ソースが接地電圧に連結され、ゲートにメインワードライン信号が印加され、前記ＰＭＯＳトランジスタは、ドレインが前記第２ラインに連結され、ソースが電源電圧に連結され、ゲートに前記メインワードライン信号が印加される。

半導体メモリ装置は、ワードラインイネーブル信号及びブロックアドレスに応答して、複数個の前記メインワードライン信号を発生させるワードラインドライバをさらに備える。

電源電圧と前記ＰＭＯＳトランジスタのソースとの間に連結されるダイオードトランジスタをさらに備える。前記第２電圧レベルは、前記電源電圧レベルから前記ダイオードトランジスタのしきい電圧レベルを減算した電圧レベルである。

前記バイアス回路は、メインワードライン信号に応答して、前記選択された第２ラインを前記第１電圧レベルにバイアシングするインバータを備える。半導体メモリ装置は、ワードラインイネーブル信号及びブロックアドレスに応答して、複数個の前記メインワードライン信号を発生させるワードラインドライバをさらに備える。前記メモリセルは、前記第１ラインに連結される相変化物質と、前記相変化物質と前記第２ラインとの間に連結されるダイオードと、を備える。

前記他の技術的課題を達成するための本発明の他の実施形態に係るデータの書き込み方法は、第１端が、複数個の第１ラインのうち対応する第１ラインに連結され、第２端が、複数個の第２ラインのうち対応する第２ラインに連結される相変化メモリセルを複数個備える半導体メモリ装置の選択された第１ラインと選択された第２ラインとに連結される選択されたメモリセルにデータを書き込む方法に関する。

前記データの書き込み方法は、前記選択された第１ラインを所定の電圧レベルにバイアシングするステップ、前記選択された第２ラインを第１電圧レベルにバイアシングするステップ、及び残りの選択されていない第２ラインを第２電圧レベルにバイアシングするステップを含む。

前記技術的課題を達成するための本発明の他の実施形態に係る半導体メモリ装置は、複数個の第１ライン、複数個の第２ライン及びメモリセルアレイを備える。

メモリセルアレイは、第１端が、前記複数個の第１ラインのうち対応する第１ラインに連結され、第２端は、前記複数個の第２ラインのうち対応する第２ラインに連結されるメモリセルを複数個備える。

選択された第２ラインは、第１電圧レベルにバイアシングされ、選択されていない第２ラインは、第２電圧レベルにバイアシングされる。

半導体メモリ装置は、前記第２ラインの電圧レベルを制御するバイアス回路をさらに備え、前記バイアス回路は、前記選択された第２ラインを前記第１電圧レベルにバイアシングするＮＭＯＳトランジスタと、前記選択されていない第２ラインを前記第２電圧レベルにバイアシングするＰＭＯＳトランジスタと、を備える。

前記技術的課題を達成するための本発明の他の実施形態に係る半導体メモリ装置は、第１端が、前記複数個の第１ラインのうち対応する第１ラインに連結され、第２端が、前記複数個の第２ラインのうち対応する第２ラインに連結されるメモリセルを複数個備えるメモリセルアレイと、メインワードライン信号に応答して、選択された第２ラインは第１電圧レベルにバイアシングし、選択されていない第２ラインは第２電圧レベルにバイアシングするインバータと、を備える。前記インバータは、入力端に前記メインワードライン信号を受信し、出力端が前記第２ラインに連結される。

本発明に係る半導体メモリ装置及びデータの書き込み方法は、選択されていないワードラインの電圧レベルを一定の電圧レベルに維持させて、選択されたビットラインから選択されていないワードラインへの電流の流れを防止することによって、メモリセルの安定したセンシング動作を保証し、動作速度を向上させうる。

本発明及びその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の好ましい実施形態を例示する添付図面及び図面に記載された内容が参照されるべきである。

以下、添付した図面を参照して、本発明の好ましい実施形態を説明することによって本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ構成要素を示す。

図３は、本発明の実施形態に係る半導体メモリ装置を示す図面である。図３に示すように、本発明の実施形態に係る半導体メモリ装置３００は、メモリセルアレイＭＡＹ及びバイアス回路ＢＳ０，ＢＳ１，ＢＳ２を備える。また、半導体メモリ装置３００は、後述するワードラインドライバ３１０をさらに備える。

図３の半導体メモリ装置３００は、ＰＲＡＭ装置である。各メモリセルは、第１ラインに連結される相変化物質、及び、その相変化物質と第２ラインと間に連結されるダイオードを備える。

図３に示すように、メモリセルアレイＭＡＹには、周辺回路部３３０及びカラムデコーダ３２０が連結される。

周辺回路部３３０は、書き込みドライバ（図示せず）とセンス増幅回路（図示せず）とを備え得る。カラムデコーダ３２０は、カラム選択信号Ｙ０ないしＹｎ−１に応答してターンオンまたはターンオフされるトランジスタＴＲ０、ＴＲ１ないしＴＲｎ−１を備える。メモリセルアレイＭＡＹは、第１端が複数個の第１ラインＢＬ０ないしＢＬｎ−１のうち対応する第１ラインに連結され、第２端が複数個の第２ラインＬＷＬ０，ＬＷＬ１，ＬＷＬ２のうち対応する第２ラインに連結されるメモリセルを複数個備える。第１ラインＢＬ０ないしＢＬｎ−１は、ビットラインであり、第２ラインＬＷＬ０，ＬＷＬ１，ＬＷＬ２は、ワードラインである。

図３には、ｎ個の第１ラインＢＬ０ないしＢＬｎ−１が示される。ここで、ｎは、自然数であって、任意の数である。また、図３には、３個の第２ラインＬＷＬ０，ＬＷＬ１，ＬＷＬ２が示されているが、第２ラインの数は３個に限定されない。

バイアス回路ＢＳ０，ＢＳ１，ＢＳ２は、第２ラインＬＷＬ０，ＬＷＬ１，ＬＷＬ２のうち選択された第２ラインを第１電圧レベルにバイアシングし、選択されていない第２ラインを第２電圧レベルにバイアシングする。ここで、第１電圧レベルは、接地電圧レベルであり、第２電圧レベルは、電源電圧レベルである。また、ここで“選択”という用語は、第２ラインに連結されたメモリセルにデータを書き込むために、対応する第２ラインがワードラインドライバ３１０によって活性化されることを意味する。

図３の本発明の実施形態に係る半導体メモリ装置３００は、選択されたワードラインの電圧レベルを接地電圧レベルに維持させ、選択されていない残りのワードラインがフローティング状態にされることを防止して、選択されたビットラインから選択されていないワードラインに電流が流れることを防止する。

図３に示すように、バイアス回路ＢＳ０，ＢＳ１，ＢＳ２は、複数個の第２ラインＬＷＬ０，ＬＷＬ１，ＬＷＬ２のそれぞれと接地電圧ＶＳＳとの間に連結されるＮＭＯＳトランジスタＮＴＲ０１ないしＮＴＲ２３、及び、複数個の第２ラインＬＷＬ０，ＬＷＬ１，ＬＷＬ２のそれぞれと電源電圧ＶＤＤとの間に連結されるＰＭＯＳトランジスタＰＴＲ０，ＰＴＲ１，ＰＴＲ２を備える。

図３に示す例においては、それぞれの第２ラインＬＷＬ０，ＬＷＬ１，ＬＷＬ２に連結されるＮＭＯＳトランジスタの数が３個であるが、必ずしもこれに限定されるものではない。第２ラインＬＷＬ０，ＬＷＬ１，ＬＷＬ２に連結されるメモリセルの数によって、そして、第２ラインＬＷＬ０，ＬＷＬ１，ＬＷＬ２の長さによって、ＮＭＯＳトランジスタの数は適切に決定され得る。

以下、バイアス回路ＢＳ０，ＢＳ１，ＢＳ２の構造及び動作をさらに詳細に説明する。ＮＭＯＳトランジスタＮＴＲ０１ないしＮＴＲ２３のドレインは、対応する第２ラインＬＷＬ０，ＬＷＬ１，ＬＷＬ２にそれぞれ連結され、ソースは接地電圧ＶＳＳに連結され、対応するメインワードライン信号ＳＷＬ０，ＳＷＬ１，ＳＷＬ２がＮＭＯＳトランジスタＮＴＲ０１ないしＮＴＲ２３のゲートに印加される。

ＰＭＯＳトランジスタＰＴＲ０，ＰＴＲ１，ＰＴＲ２は、ドレインが対応する第２ラインＬＷＬ０，ＬＷＬ１，ＬＷＬ２に連結され、ソースが電源電圧ＶＤＤに連結され、ゲートに対応するメインワードライン信号ＳＷＬ０，ＳＷＬ１，ＳＷＬ２が印加される。

ワードラインドライバ３１０は、ワードラインイネーブル信号Ｘ０，Ｘ１，Ｘ２及びブロックアドレスＢＬＫ０，ＢＬＫ１，ＢＬＫ２に応答して複数個のメインワードライン信号ＳＷＬ０，ＳＷＬ１，ＳＷＬ２を発生させる。選択された第２ラインに対応するメインワードライン信号はハイレベルにされ、選択されていない第２ラインに対応するメインワードライン信号は、ローレベルにされる。

例えば、カラムデコーダ３２０の第１カラム選択信号Ｙ０が活性化されて、第１トランジスタＴＲ０がターンオンされ、第１ビットラインＢＬ０に書き込み電流が印加されると仮定する。第１ビットラインＢＬ０と第１ワードラインＬＷＬ０（ローカルワードラインでありうる）との間に連結されたメモリセルにデータを書き込むと仮定する。

第１ワードラインイネーブル信号Ｘ０と第１ブロックアドレスＢＬＫ０とがハイレベルとして入力されれば、ＮＡＮＤゲートＮ０及びインバータＩ０は、第１メインワードライン信号ＳＷＬ０をハイレベルにする。第１ワードラインＬＷＬ０を選択するために、第１メインワードライン信号ＳＷＬ０はハイレベルになり、残りのメインワードライン信号ＳＬＷ１，ＳＷＬ２はローレベルになる。

それにより、第１バイアス回路ＢＳ０のＮＭＯＳトランジスタＮＴＲ０１，ＮＴＲ０２，ＮＴＲ０３は、ハイレベルの第１メインワードライン信号ＳＷＬ０に応答してターンオンされ、第１ワードラインＬＷＬ０の電圧レベルがローレベルになる。

このとき、第１バイアス回路ＢＳ０のＰＭＯＳトランジスタＰＴＲ０はターンオフされる。第１ビットラインＢＬ０に印加された書き込み電流は、メモリセル及び第１ワードラインＬＷＬ０を通じて接地に流れる。それにより、メモリセルにデータが保存される。

ローレベルの第２メインワードライン信号ＳＷＬ１及び第３メインワードライン信号ＳＷＬ２によって、第２バイアス回路ＢＳ１及び第３バイアス回路ＢＳ２のＰＭＯＳトランジスタＰＴＲ１，ＰＴＲ２はターンオンされ、第２ワードラインＬＷＬ１及び第３ワードラインＬＷＬ２の電圧レベルは電源電圧レベルになる。

第２ワードラインＬＷＬ１及び第３ワードラインＬＷＬ２の電圧レベルが電源電圧レベルであるので、第１ビットラインＢＬ０に印加された書き込み電流が第２ワードラインＬＷＬ１及び第３ワードラインＬＷＬ２に流れ得ない。したがって、メモリセルＣ２，Ｃ３は、第１ビットラインＢＬ０の書き込み電流によって影響を受けず、安定した書き込み動作が可能である。

図４は、本発明の他の実施形態に係る半導体メモリ装置を示す図面である。図４の半導体メモリ装置４００の構造は、図３の半導体メモリ装置３００の構造と同じである。但し、図４の半導体メモリ装置４００のバイアス回路ＢＳ０，ＢＳ１，ＢＳ２の構造が、図３の半導体メモリ装置３００のバイアス回路ＢＳ０，ＢＳ１，ＢＳ２の構造と異なる。

例えば、図４の半導体メモリ装置４００のバイアス回路ＢＳ０，ＢＳ１，ＢＳ２は、電源電圧ＶＤＤとＰＭＯＳトランジスタＰＴＲ０，ＰＴＲ１，ＰＴＲ２のソースとの間に連結されるダイオードトランジスタＤＴＲ０、ＤＴＲ１、ＤＴＲ２をさらに備える。ダイオードトランジスタＤＴＲ０、ＤＴＲ１、ＤＴＲ２によって選択されていないワードライン（前記例で第２ワードラインＬＷＬ１及び第３ワードラインＬＷＬ２）の電圧レベルは、電源電圧ＶＤＤレベルからダイオードトランジスタＤＴＲ０、ＤＴＲ１、ＤＴＲ２のしきい電圧レベルを減算した電圧レベルとなる。

図４に示すように、ビットラインに印加される書き込み電流の電圧レベルは、電源電圧ＶＤＤレベルより低い。したがって、選択されていないワードラインの電圧レベルを、電源電圧ＶＤＤレベルより一定の程度に低い電圧レベルに維持させうる。

図５は、本発明のさらに他の実施形態に係る半導体メモリ装置を示す図面である。図５に示すように、図５の半導体メモリ装置５００の構造は、図３の半導体メモリ装置３００の構造と同じである。但し、図５の半導体メモリ装置５００のバイアス回路ＢＳ０，ＢＳ１，ＢＳ２の構造が、図３の半導体メモリ装置３００のバイアス回路ＢＳ０，ＢＳ１，ＢＳ２の構造と異なる。

図５の半導体メモリ装置５００のバイアス回路ＢＳ０，ＢＳ１，ＢＳ２は、メインワードライン信号ＳＷＬ０，ＳＷＬ１，ＳＷＬ２に応答して選択された第２ラインを第１電圧レベルにバイアシングするインバータＩ０１ないしＩ２３を備える。

インバータＩ０１ないしＩ２３は、図３のバイアス回路ＢＳ０，ＢＳ１，ＢＳ２のＰＭＯＳトランジスタＰＴＲ０，ＰＴＲ１，ＰＴＲ２とＮＭＯＳトランジスタＮＴＲ０１ないしＮＴＲ３３との機能を行う。例えば、第１メインワードライン信号ＳＷＬ０がハイレべルに発生し、残りのメインワードライン信号ＳＷＬ１，ＳＷＬ２がローレベルに発生すると仮定する。

それにより、第１バイアス回路ＢＳ０のインバータＩＯ１，Ｉ０２，Ｉ０３は、第１ワードラインＬＷＬ０をローレベルにする。第２バイアス回路ＢＳ１及び第３バイアス回路ＢＳ２のインバータＩ１１ないしＩ２３は、第２ワードラインＬＷＬ２及び第３ワードラインＬＷＬ３をハイレべルにする。したがって、図５の半導体メモリ装置５００のバイアス回路ＢＳ０，ＢＳ１，ＢＳ２は、図３の半導体メモリ装置３００のバイアス回路ＢＳ０，ＢＳ１，ＢＳ２と同じ機能を行う。

以下、他の課題を達成するための本発明の実施形態に係るデータの書き込み方法が説明される。本発明に係るデータの書き込み方法は、本発明に係る半導体メモリ装置３００，４００，５００のうち何れか一つによって行われ得る。さらに、本発明に係るデータの書き込み方法は、本発明に係る半導体メモリ装置３００，４００，５００以外の半導体メモリ装置によって行われても良い。前記半導体メモリ装置は、第１端が、複数個の第１ラインのうち対応する第１ラインに連結され、第２端が、複数個の第２ラインのうち対応する第２ラインに連結されるメモリセルを複数個備える。

本発明に係るデータの書き込み方法において、半導体メモリ装置の選択された第１ライン及び選択された第２ラインに連結される選択されたメモリセルにデータが書き込まれる。

さらに詳細に説明すれば、まず、前記選択された第１ラインを所定の電圧レベルにバイアシングする。ここで、第１ラインはビットラインであり、選択された第１ラインは、データを印加しようとするメモリセルに連結されたビットラインを意味する。すなわち、第一のステップは、データを書き込むための書き込み電流をビットラインに印加する動作である。

そして、前記選択された第２ラインを第１電圧レベルにバイアシングする。選択された第２ラインは、データを書き込もうとするメモリセルに連結されたワードラインを意味する。第１電圧レベルは、ローレベルであって、データを書き込もうとするメモリセルに連結されたワードラインの電圧レベルをローレベルにする。

最後に、選択されていない第２ラインを第２電圧レベルにバイアシングする。選択されていない第２ラインは、データを書き込もうとするメモリセルに連結されたワードラインを除いた残りのワードラインを意味する。

第２電圧レベルは、ハイレベルであって、データを書き込もうとするメモリセルに連結されたワードラインを除いた残りのワードラインの電圧レベルをハイレベルにする。このような方法によって、選択されたビットラインから選択されていないワードラインに電流が流れることを防止できる。

以上、図面及び明細書で最適の実施形態が開示された。ここで特定の用語が使用されたが、これは、単に本発明を説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的な思想によって決まらねばならない。

本発明は、半導体メモリ装置に関連した技術分野に好適に適用され得る。

ＰＲＡＭの単位セルの等価回路図を示す図面である。 図１の単位セルから構成されたメモリセルアレイを備える従来の半導体メモリ装置を示す図面である。 本発明の実施形態に係る半導体メモリ装置を示す図面である。 本発明の他の実施形態に係る半導体メモリ装置を示す図面である。 本発明のさらに他の実施形態に係る半導体メモリ装置を示す図面である。

符号の説明

３００ 半導体メモリ装置
３１０ ワードラインドライバ
３２０ カラムデコーダ
３３０ 周辺回路部
ＭＡＹ メモリセルアレイ
ＢＳ０，ＢＳ１，ＢＳ２ バイアス回路
Ｙ０ないしＹｎ−１ カラム選択信号
ＴＲ０、ＴＲ１ないしＴＲｎ−１ トランジスタ
ＢＬ０ないしＢＬｎ−１ 第１ライン
ＬＷＬ０，ＬＷＬ１，ＬＷＬ２ 第２ライン
ＶＳＳ 接地電圧
ＶＤＤ 電源電圧
ＮＴＲ０１ないしＮＴＲ２３ ＮＭＯＳトランジスタ
ＰＴＲ０，ＰＴＲ１，ＰＴＲ２ ＰＭＯＳトランジスタ
ＳＷＬ０，ＳＷＬ１，ＳＷＬ２ メインワードライン信号
Ｘ０，Ｘ１，Ｘ２ ワードラインイネーブル信号
ＢＬＫ０，ＢＬＫ１，ＢＬＫ２ ブロックアドレス
Ｎ０ ＮＡＮＤゲート
Ｉ０ インバータ

Claims (11)

1. 第１端は、複数個の第１ラインのうち対応する第１ラインに連結され、第２端は、複数個の第２ラインのうち対応する第２ラインに連結されるメモリセルを複数個備えるメモリセルアレイと、
   前記第２ラインのうち選択された第２ラインを第１電圧レベルにバイアシングし、選択されていない第２ラインを第２電圧レベルにバイアシングするバイアス回路と、
   電源電圧とＰＭＯＳトランジスタのソースとの間に連結されるダイオードトランジスタと
   を備え、
   前記第２電圧レベルは、
   前記電源電圧レベルから前記ダイオードトランジスタのしきい電圧レベルを減算した電圧レベルであり、
   前記バイアス回路は、
   前記複数個の第２ラインのそれぞれと接地電圧との間に連結されるＮＭＯＳトランジスタと、
   前記複数個の第２ラインのそれぞれと電源電圧との間に連結される前記ＰＭＯＳトランジスタと、を備えることを特徴とする半導体メモリ装置。
2. 前記ＮＭＯＳトランジスタのそれぞれは、
   ドレインが前記第２ラインに連結され、ソースが接地電圧に連結され、ゲートにメインワードライン信号が印加され、
   前記ＰＭＯＳトランジスタは、
   ドレインが前記第２ラインに連結され、ソースが電源電圧に連結され、ゲートに前記メインワードライン信号が印加されることを特徴とする請求項１に記載の半導体メモリ装置。
3. ワードラインイネーブル信号及びブロックアドレスに応答して、複数個の前記メインワードライン信号を発生させるワードラインドライバをさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
4. 前記バイアス回路は、メインワードライン信号に応答して、前記選択された第２ラインを前記第１電圧レベルにバイアシングするインバータを備えることを特徴とする請求項１に記載の半導体メモリ装置。
5. ワードラインイネーブル信号及びブロックアドレスに応答して、複数個の前記メインワードライン信号を発生させるワードラインドライバをさらに備えることを特徴とする請求項４に記載の半導体メモリ装置。
6. 前記メモリセルは、前記第１ラインに連結される相変化物質と、前記相変化物質と前記第２ラインとの間に連結されるダイオードと、を備えることを特徴とする請求項１に記載の半導体メモリ装置。
7. 前記第１ラインは、ビットラインであり、
   前記第２ラインは、ワードラインであることを特徴とする請求項１に記載の半導体メモリ装置。
8. 第１端は、複数個の第１ラインのうち対応する第１ラインに連結され、第２端は、複数個の第２ラインのうち対応する第２ラインに連結される相変化メモリセルを複数個備える半導体メモリ装置の選択された第１ラインと選択された第２ラインとに連結される、選択されたメモリセルにデータを書き込む方法において、
   前記選択された第１ラインを所定の電圧レベルにバイアシングするステップと、
   前記選択された第２ラインを第１電圧レベルにバイアシングするステップと、
   残りの選択されていない第２ラインを第２電圧レベルにバイアシングするステップと、を含み、
   前記第２電圧レベルは、電源電圧レベルからダイオードトランジスタのしきい電圧レベルを減算した電圧レベルであり、
   電源電圧とＰＭＯＳトランジスタのソースとの間に連結されるダイオードトランジスタと、
   複数個の前記第２ラインのそれぞれと接地電圧との間に連結されるＮＭＯＳトランジスタと、
   複数個の前記第２ラインのそれぞれと電源電圧との間に連結される前記ＰＭＯＳトランジスタと、を備えることを特徴とするデータの書き込み方法。
9. 複数個の第１ライン及び複数個の第２ラインと、
   第１端は、前記複数個の第１ラインのうち対応する第１ラインに連結され、第２端は、前記複数個の第２ラインのうち対応する第２ラインに連結されるメモリセルを複数個備えるメモリセルアレイと、
   電源電圧とＰＭＯＳトランジスタのソースとの間に連結されるダイオードトランジスタと
   を備え、
   選択された第２ラインは、第１電圧レベルにバイアシングされ、
   選択されていない第２ラインは、第２電圧レベルにバイアシングされ、
   前記第２電圧レベルは、
   前記電源電圧レベルから前記ダイオードトランジスタのしきい電圧レベルを減算した電圧レベルであり、
   前記第２ラインの電圧レベルを制御するバイアス回路をさらに備え、
   前記バイアス回路は、
   前記選択された第２ラインを前記第１電圧レベルにバイアシングするＮＭＯＳトランジスタと、
   前記選択されていない第２ラインを前記第２電圧レベルにバイアシングする前記ＰＭＯＳトランジスタと、を備えることを特徴とする半導体メモリ装置。
10. 前記ＮＭＯＳトランジスタのそれぞれは、
    ドレインが前記第２ラインに連結され、ソースが接地電圧に連結され、ゲートにメインワードライン信号が印加され、
    前記ＰＭＯＳトランジスタは、
    ドレインが前記第２ラインに連結され、ソースが電源電圧に連結され、ゲートに前記メインワードライン信号が印加されることを特徴とする請求項９に記載の半導体メモリ装置。
11. ワードラインイネーブル信号及びブロックアドレスに応答して、複数個の前記メインワードライン信号を発生させるワードラインドライバをさらに備えることを特徴とする請求項９に記載の半導体メモリ装置。

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