JP4614775B2

JP4614775B2 - 電気ヒューズ回路

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Publication number: JP4614775B2
Application number: JP2005006960A
Authority: JP
Inventors: 真一角; 政志縣; 政則白濱; 利昭川崎; 竜二西原
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2005-01-14
Filing date: 2005-01-14
Publication date: 2011-01-19
Anticipated expiration: 2025-01-14
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Description

本発明は、電気ヒューズ素子に電流を導通させてその電気ヒューズ素子を溶断してプログラムする電気ヒューズ回路に関するものである。

従来、電気ヒューズ装置（電気ヒューズ回路）は、ポリシリコン等で形成された電気ヒューズ素子を用いて構成され、高周波半導体デバイスのトリミング用プログラムデバイス等の半導体集積回路（ＬＳＩ）に広く使用されていた。このような電気ヒューズ装置を内蔵した半導体集積回路において、電気ヒューズ素子は、バイポーラトランジスタを用いて１アンペア程度の大電流を流して溶断することによりプログラムされている。

近年、半導体集積回路においては、ゲート材料としてポリシリコン上に金属材料をシリサイド化して形成し、ゲート材料を低抵抗化するプロセスが開発された。そこで、ゲート材料に電流を流すことにより、上面のシリサイド層を切断し、高抵抗化するような仕組みを利用した電気ヒューズ素子の技術が現れ出した。１３０ｎｍや９０ｎｍプロセス世代では電気ヒューズ素子に電流を導通させて溶断する際に、溶断に必要な瞬時電流は、電気ヒューズ素子１個あたり１０〜３０ミリアンペアである。

このような電気ヒューズ装置を高周波デバイスのトリミングデバイス等で使用する場合、電気ヒューズ素子の搭載数は、システムＬＳＩ、１チップあたり、せいぜい４〜８個であるため、テスタを用いて同時に１回で溶断可能であった。

以上のように、半導体集積回路に使用されている従来の電気ヒューズ装置（例えば、特許文献１を参照）について、以下に説明する。
図９は従来から半導体集積回路に使用されている電気ヒューズ装置の構成例を示す回路図である。図９において、３１は電気ヒューズ素子、３２は電気ヒューズ素子３１と直列に接続されたＰＭＯＳトランジスタ、３３は出力をＰＭＯＳトランジスタのゲートに接続されたＮＡＮＤ回路である。

この電気ヒューズ装置の溶断動作について、以下に説明する。
ＮＡＮＤ回路３３にはプログラム信号が入力され、プログラム選択された電気ヒューズ素子３１は、プログラム信号によりＰＭＯＳ３２がオンして電流が導通される。電気ヒューズ素子３１は、シリサイドやポリシリコンもしくはメタルの微細パターンで形成され、所定の電流が導通されると熱溶断され、断線や抵抗上昇が発生する。これにより、プログラムされない初期の電気ヒューズ素子抵抗と、プログラムされ高抵抗化された電気ヒューズ素子の抵抗値を読み出すことで、信号状態０／１を認識することができる。このようにして電気ヒューズ装置を実現することができる。
特表平１１−５１２８７９号（第３１頁、第３図）

近年、システムＬＳＩの大規模化に伴い、メモリの搭載数は増大している。メモリの搭載数が増加すると、それだけ欠陥のあるメモリセルが増加する。また、微細化が進むことで、その数もますます増加する傾向にある。それら欠陥のあるメモリを救済するために、従来からＤＲＡＭやＳＲＡＭ等のＲＡＭの冗長救済にはメタルヒューズが使われている。

ところが、最近、ポリ上のシリサイドを切断するタイプの電気ヒューズ素子が現れ、微少な電流で溶断できることからヒューズ素子の周囲への影響やダメージも小さく、電気ヒューズ装置の回路構成をメタルヒューズ並み、あるいはそれ以下の大きさで実現することができるようになった。そのため、電気ヒューズ装置は、高周波デバイスのトリミングデバイスとしてだけでなく、ＲＡＭ冗長として使用することが可能となり、その需要はますます大きくなってきている。

ここで、システムＬＳＩへ搭載するＲＡＭ冗長救済用の電気ヒューズ素子の搭載数は、１チップあたり、５００〜１０００個である。また、電気ヒューズ素子に電流を導通させて溶断する際に、溶断に必要な瞬時電流は、１３０ｎｍや９０ｎｍプロセス世代では電気ヒューズ素子１個あたり１０〜３０ミリアンペアである。そのため、ＲＡＭの冗長救済用に電気ヒューズ装置を用いる場合、１０００本の電気ヒューズ素子を１回でプログラムしようとすると、１０アンペア程度の瞬時電流が必要となる。

しかしながら、既存の汎用テスタでは、上記のようなプログラムに対応して、１０アンペアの電流を供給し、ＬＳＩチップ内部の電気ヒューズ装置へ１０アンペアの電流を集中的に流すことは困難であり、専用のテスタが必要となる。

また、これに対して、電気ヒューズ装置として、１０００個の電気ヒューズ回路ブロックを独立に持ち、各電気ヒューズ素子を順次１本ずつ溶断する仕組みとした場合でも、多数の制御端子を必要（電気ヒューズ回路ブロック１個当たり４個の制御端子を持つ場合、４０００個の制御端子が必要）とするため、システムＬＳＩへの搭載は不可能である。そのため、このような電気ヒューズ装置は、ＲＡＭの冗長救済用としてシステムＬＳＩに搭載することができないという問題点を有していた。

本発明は、上記従来の問題点を解決するもので、例えばＲＡＭ冗長救済用などのように電気ヒューズ素子を多数必要とする場合でも、それらの電気ヒューズ素子を容易にＬＳＩ内部に搭載することができるとともに、既存の汎用テスタを用いて容易に多数の電気ヒューズ素子を溶断してプログラムすることができる電気ヒューズ回路を提供する。

上記の課題を解決するために、本発明の請求項１に記載の電気ヒューズ回路は、ヒューズ素子と前記ヒューズ素子に直列接続されたスイッチトランジスタとを持つ複数個のヒューズコアと、前記ヒューズ素子をプログラムするために前記複数個のヒューズコアに接続されたシフトレジスタとを有し、前記シフトレジスタは、前記プログラムを可能とするプログラムイネーブル信号を順次転送し、前記複数個のヒューズコアは、前記シフトレジスタからの前記プログラムイネーブル信号と前記プログラムのためのデータ情報に従って、前記スイッチトランジスタを順次導通し前記ヒューズ素子をプログラムする電気ヒューズ回路であって、前記シフトレジスタは、第１のＣＭＯＳゲート回路と、前記第１のＣＭＯＳゲート回路の出力が入力される第１のＣＭＯＳインバータ回路と、前記第１のＣＭＯＳインバータ回路の出力が入力され、前記第１のＣＭＯＳインバータ回路と共に閉ループ回路を構成する第１のトライステート型ＣＭＯＳインバータ回路と、前記第１のＣＭＯＳインバータ回路の出力が入力される第２のＣＭＯＳゲート回路と、前記第２のＣＭＯＳゲート回路の出力が入力される第２のＣＭＯＳインバータ回路と、前記第２のＣＭＯＳインバータ回路の出力が入力され、前記第２のＣＭＯＳインバータ回路と共に閉ループ回路を構成する第２のトライステート型ＣＭＯＳインバータ回路と、を備え、初段のシフトレジスタの第１のＣＭＯＳゲート回路に入力されたプログラムイネーブル信号を、プログラムクロック信号に同期して順次転送する構成としたことを特徴とする。

以上により、ヒューズ素子を、順次１本ずつ、あるいはテスタの電流供給能力以内の瞬時電流が流れる本数ごとに同時に溶断することができ、しかも、複数のヒューズコアをシリアル接続した複数段のシフトレジスタに順次接続することにより、少ない端子数で構成することができる。

また、本発明の請求項２に記載の電気ヒューズ回路は、ヒューズ素子と前記ヒューズ素子に直列接続されたスイッチトランジスタとを持つ複数個のヒューズコアと、前記ヒューズ素子をプログラムするために前記複数個のヒューズコアに接続されたシフトレジスタとを有し、前記シフトレジスタは、その初段の入力がＨあるいはＬに固定され、その初段の入力をプログラムクロック信号に同期して順次伝達するＤＦＦ回路と、前記ＤＦＦ回路がプログラムクロック信号に同期して、前記初段の入力を順次伝達する過程で生じる前記ＤＦＦ回路の内部信号の変化をうけて、前記プログラムを可能とするプログラムイネーブル信号を生成するＮＯＲ回路とを有し、前記複数個のヒューズコアは、前記シフトレジスタからの前記プログラムイネーブル信号と前記プログラムのためのデータ情報に従って、前記スイッチトランジスタを順次導通し前記ヒューズ素子をプログラムする電気ヒューズ回路であって、前記ＤＦＦ回路は、前段のシフトレジスタの出力を入力するマスター回路、および前記マスター回路の出力を入力とし、その入力した前記マスター回路の出力を次段のシフトレジスタへ出力するスレーブ回路からなり、前記プログラムイネーブル信号を生成する前記ＮＯＲ回路は、初段のシフトレジスタの入力を順次伝達する過程で生じる前記マスター回路とスレーブ回路の出力信号の変化をうけて、１ショットのパルス波形である前記プログラムイネーブル信号を生成し、前記マスター回路は、第１のＣＭＯＳゲート回路と、前記第１のＣＭＯＳゲート回路の出力が入力される第１のＣＭＯＳインバータ回路と、前記第１のＣＭＯＳインバータ回路の出力が入力され、前記第１のＣＭＯＳインバータ回路と共に閉ループ回路を構成する第１のトライステート型ＣＭＯＳインバータ回路と、からなり、前記スレーブ回路は、前記第１のＣＭＯＳインバータ回路の出力が入力される第２のＣＭＯＳゲート回路と、前記第２のＣＭＯＳゲート回路の出力が入力される第２のＣＭＯＳインバータ回路と、前記第２のＣＭＯＳインバータ回路の出力が入力され、前記第２のＣＭＯＳインバータ回路と共に閉ループ回路を構成する第２のトライステート型ＣＭＯＳインバータ回路と、からなる構成としたことを特徴とする。

以上により、初段のシフトレジスタへの入力信号を制御する必要がなく、さらに端子数を削減することができる。
また、本発明の請求項３に記載の電気ヒューズ回路は、請求項１または請求項２記載の電気ヒューズ回路であって、前記シフトレジスタは、前記プログラムイネーブル信号をプログラムクロック信号に同期して前記複数個のヒューズコアのうち１個ずつに順次入力し、前記複数個のヒューズコアは、前記プログラムイネーブル信号の入力ごとに、前記スイッチトランジスタを１個ずつ導通する構成としたことを特徴とする。

以上により、ヒューズ素子を順次１本ずつ溶断することを可能とし、既存の汎用テスタを用いて溶断することができ、しかも、複数のヒューズコアをシリアル接続した複数段のシフトレジスタに順次接続することにより、少ない端子数で構成することができる。

また、本発明の請求項４に記載の電気ヒューズ回路は、請求項１または請求項２記載の電気ヒューズ回路であって、前記複数個のヒューズコアが、複数のブロックに分割され、ブロックごとに前記プログラムイネーブル信号の入力を共通とし、前記シフトレジスタは、前記プログラムイネーブル信号をプログラムクロック信号に同期して前記複数のブロックのうちの１ブロック毎に順次入力し、前記複数個のヒューズコアは、前記１ブロック単位で前記プログラムイネーブル信号の入力ごとに、前記スイッチトランジスタを、一斉に導通する構成としたことを特徴とする。

以上により、テスタの電流供給能力以内の瞬時電流が流れる本数ごとに同時に溶断することにより、ヒューズ素子を１本ずつ溶断するよりもヒューズ素子のプログラムにかかる時間を短縮することができ、しかもヒューズコア１個に対し、シフトレジスタの段数をさらに削減することが可能となり回路数をより削減することができ、また、複数のヒューズコアをシリアル接続した複数段のシフトレジスタに順次接続することにより、少ない端子数で構成することができる。

以上のように本発明によれば、ヒューズ素子を、順次１本ずつ、あるいはテスタの電流供給能力以内の瞬時電流が流れる本数ごとに同時に溶断することができ、しかも、複数のヒューズコアをシリアル接続した複数段のシフトレジスタに順次接続することにより、少ない端子数で構成することができる。

また、初段のシフトレジスタへの初期の入力信号をＨ／Ｌに固定し、ＤＦＦ回路とそのマスター・スレーブ信号を用いて１ショットパルスを生成する構成のシフトレジスタを有することで、初段のシフトレジスタへの入力信号を制御する必要がなく、さらに端子数を削減することができる。

また、ヒューズ素子を順次１本ずつ溶断することを可能とし、既存の汎用テスタを用いて溶断することができ、しかも、複数のヒューズコアをシリアル接続した複数段のシフトレジスタに順次接続することにより、少ない端子数で構成することができる。

また、テスタの電流供給能力以内の瞬時電流が流れる本数ごとに同時に溶断することにより、ヒューズ素子を１本ずつ溶断するよりもヒューズ素子のプログラムにかかる時間を短縮することができ、しかもヒューズコア１個に対し、シフトレジスタの段数をさらに削減することが可能となり回路数をより削減することができ、また、複数のヒューズコアをシリアル接続した複数段のシフトレジスタに順次接続することにより、少ない端子数で構成することができる。

以上の結果、例えばＲＡＭ冗長救済用などのように電気ヒューズ素子を多数必要とする場合でも、それらの電気ヒューズ素子を容易にＬＳＩ内部に搭載することができるとともに、既存の汎用テスタを用いて容易に多数の電気ヒューズ素子を溶断してプログラムすることができる。

以下、本発明の実施の形態を示す電気ヒューズ回路について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１の電気ヒューズ回路を説明する。

図１は本実施の形態１の電気ヒューズ回路の構成を示す回路図であり、複数（ｎ）個のヒューズ素子を１つのモジュールとして構成した場合の電気ヒューズ回路を示したものである。図１の電気ヒューズ回路において、１はｎ個の電気ヒューズコア、２はｎ段のシフトレジスタである。

電気ヒューズコア１において、３は一端が電源（ＶＤＤ）に接続された電気ヒューズ素子、４は電気ヒューズ素子３と直列に接続されソースが接地端子に接続されたＮＭＯＳトランジスタ、５は入力をプログラムデータ信号Ｄｉ（ｉ＝１〜ｎ）とシフトレジスタ２からのプログラムイネーブル信号Ｓｉ（ｉ＝１〜ｎ）とし、出力をＮＭＯＳトランジスタ４のゲートに入力するプログラム信号ＩＮｉ（ｉ＝１〜ｎ）とする２入力ＡＮＤ回路である。

シフトレジスタ２は、初段にプログラムコントロール信号ＰＣＯＮＴを入力し、１段目からｎ段目まで、前段の出力を次段の入力に接続する（プログラムイネーブル伝達信号Ａ１〜Ａｎ）構成でシリアルにつながれている。また、プログラムクロック信号ＰＣＬＫは、シフトレジスタ２の１段目からｎ段目まで全て共通に接続されている。さらに、シフトレジスタ２から出力されるプログラムイネーブル信号Ｓ１〜Ｓｎは、各々、１段目からｎ段目までの電気ヒューズコアのプログラムイネーブル信号として１本ずつ接続されている。

次に、図２を用いて、図１のシフトレジスタ２の具体的な回路構成について説明する。
図２は図１に示すシフトレジスタ２のｉ段目の構成を示す回路図である。図２のシフトレジスタ２において、６はＰＭＯＳトランジスタのゲートがプログラムクロック信号ＰＣＬＫに接続され、ＮＭＯＳトランジスタのゲートがプログラムクロック信号ＰＣＬＫの反転信号ＮＰＣＬＫに接続され、入力が（ｉ−１）段目の出力であるプログラムイネーブル伝達信号Ａｉ−１に接続されるＣＭＯＳゲート回路、７はＣＭＯＳゲート回路６の出力を入力とするインバータ、８はインバータ７の出力を入力とし、ＰＣＬＫを制御信号（Ｈｉｇｈでイネーブル）とし、出力をＣＭＯＳゲート回路６の出力とインバータ７の入力の接続点に接続するトライステート型インバータ回路、９はＰＭＯＳトランジスタのゲートがプログラムクロック信号ＰＣＬＫの反転信号ＮＰＣＬＫに接続され、ＮＭＯＳトランジスタのゲートがプログラムクロック信号ＰＣＬＫに接続され、入力がインバータ７の出力に接続されるＣＭＯＳゲート回路、１０はＣＭＯＳゲート回路９の出力を入力とし、出力をプログラムイネーブル伝達信号Ａｉとプログラムイネーブル信号Ｓｉとするインバータ回路、１１はインバータ１０の出力を入力とし、ＮＰＣＬＫを制御信号（Ｈｉｇｈでイネーブル）とし、出力をＣＭＯＳゲート回路９の出力とインバータ１０の入力の接続点に接続するトライステート型インバータ回路である。

以上のように構成された電気ヒューズ回路の動作について、図３を参照しながら以下に説明する。
図３は本実施の形態１の電気ヒューズ回路の動作を示す波形図である。

まず、電気ヒューズコア１のｉ段目の動作について説明する。
電気ヒューズ素子３をプログラム（溶断）する際、プログラムしたい電気ヒューズ素子に対応するプログラムデータＤｉをＨｉｇｈ（Ｈ）にし、プログラムしたくない電気ヒューズ素子に対応するプログラムデータＤｉをＬｏｗ（Ｌ）にして、２入力ＡＮＤ回路５の一方の入力端子に入力しておく。あるタイミングで実際にプログラムするには、プログラムイネーブル信号Ｓｉをパルス信号として、２入力ＡＮＤ回路５のもう一方の入力端子に入力する。

プログラムイネーブル信号ＳｉがＨである間だけプログラムが可能であり、プログラムデータＤｉがＨである場合、２入力ＡＮＤ回路５の出力ＩＮｉはＨとなり、ＮＭＯＳトランジスタ４がオンされ、電気ヒューズ素子３に電流が流れることによって、電気ヒューズ素子３は溶断される。一方、プログラムデータＤｉがＬである場合は、プログラムイネーブル信号ＳｉがＨであっても２入力ＡＮＤ回路５の出力ＩＮｉはＬとなり、ＮＭＯＳトランジスタ４はオフされており、電気ヒューズ素子３には電流が流れず、電気ヒューズ素子３は溶断されない。

ここで、電気ヒューズ回路全体の動作としてみた場合について以下に説明する。
例えば、まず始めに、ｎ個の電気ヒューズコア１に対して、１〜ｎ個目まで（１，０，…，１）とプログラムする場合、（Ｄ１，Ｄ２，…，Ｄｎ）＝（１，０，…，１）と入力しておく。

次に、シフトレジスタ２の初段に初期のプログラムイネーブル信号ＰＣＯＮＴを、プログラムクロック信号ＰＣＬＫの立ち上がりエッジに対して十分セットアップを保って、ＬからＨに立ち上げる。初段シフトレジスタには、信号ＰＣＬＫがＬの間に、ＣＭＯＳゲート回路６（図２の回路図参照）がオンされ、信号ＰＣＯＮＴのＨが入力される。信号ＰＣＬＫがＬからＨに立ち上がると、ＣＭＯＳゲート回路６はオフされ、インバータ７およびトライステート型インバータ回路８によりラッチされ、インバータ７の出力にＬが出力される。また、ＣＭＯＳゲート回路９がオンされることで、プログラムイネーブル信号Ｓ１および、プログラムイネーブル伝達信号Ａ１にはＨが出力される。信号ＰＣＯＮＴは、信号ＰＣＬＫがＨの区間にＬへ立ち下げられる。

次に、信号ＰＣＬＫがＨからＬに立ち下がると、再びＣＭＯＳゲート回路６がオンし、信号ＰＣＯＮＴのＬが入力される。ＣＭＯＳゲート回路９はオフし、インバータ１０およびトライステート型インバータ回路１１によりラッチされ、プログラムイネーブル信号Ｓ１および、プログラムイネーブル伝達信号Ａ１はＨで保持される。信号ＰＣＬＫがＬの区間に、２段目のシフトレジスタの入力にはプログラムイネーブル伝達信号Ａ１＝Ｈが入力される。

上で述べたように、プログラムクロック信号ＰＣＬＫの周期的なクロック動作を繰り返す毎に、信号ＰＣＬＫの１周期分の幅を持つパルス信号として、プログラムイネーブル信号Ｓｉ（ｉ＝１〜ｎ）が順次生成され、同様にプログラムイネーブル伝達信号Ａｉ（ｉ＝１〜ｎ）が順次次段のシフトレジスタに伝達されていく。

電気ヒューズコア１の２入力ＡＮＤ回路５にプログラムイネーブル信号Ｓｉのパルス信号が入力されると、先に述べたようにプログラムが可能な状態になるので、プログラムデータ（Ｄ１，Ｄ２，…，Ｄｎ）＝（１，０，…，１）に合わせて、２入力ＡＮＤ回路５の出力ＩＮｉ（ｉ＝１〜ｎ）の状態が、信号ＰＣＬＫの立ち上がりエッジに合わせて決まっていく。図３では、ＩＮ１がＨになり、そのパルス幅の区間だけＮＭＯＳトランジスタ４がオンし、１個目の電気ヒューズ素子３が溶断される。また、ＩＮ２はＬになり、ＮＭＯＳトランジスタ４はオフし、２個目の電気ヒューズ素子３は溶断されない。ＩＮｎは、ＩＮ１と同様であり、ｎ個目の電気ヒューズ素子３は溶断される。

このように、シフトレジスタ２を用いて転送されるプログラムイネーブル信号Ｓｉのパルス信号を用い、電気ヒューズ素子３を１本ずつ溶断することで、既存の汎用テスタを用いて溶断することができ、しかも、シフトレジスタ２をシリアルに接続することで、少ない端子数で構成でき、システムＬＳＩへ搭載することができるという優れた電気ヒューズ回路を実現することができる。
（実施の形態２）
本発明の実施の形態２の電気ヒューズ回路を説明する。

図４は本実施の形態２の電気ヒューズ回路の構成を示す回路図であり、複数（ｎ）個の電気ヒューズ素子を１つのモジュールとして構成した場合の電気ヒューズ回路を示したものである。なお、図１と同一のものは同一の符号を付与している。

図４において、２０はｎ段のシフトレジスタである。シフトレジスタ２０は、図１とは異なり、初段への入力を電源（Ｈレベル）に固定している。また、シフトレジスタ２０は、１段目からｎ段目まで、前段の出力を次段の入力に接続する構成でシリアルにつながれており、各段毎にプログラムイネーブル伝達信号Ｂ１〜Ｂｎを出力する。また、プログラムクロック信号ＰＣＬＫは、シフトレジスタ２０の１段目からｎ段目まで全て共通に接続されている。さらに、シフトレジスタ２０から出力されるプログラムイネーブル信号Ｆ１〜Ｆｎは、各々、１段目からｎ段目までの電気ヒューズコア１のプログラムイネーブル信号として１本ずつ接続されている。

次に、図５において、図４に示すシフトレジスタ２０の具体的な回路構成について説明する。
図５は図４に示すシフトレジスタ２０のｉ段目の構成を示す回路図である。図５において、図２と同一のものは同一の符号を付与している。図５に示すシフトレジスタ２０において、２１はＤＦＦ回路、２２は２入力ＮＯＲ回路である。ＤＦＦ回路２１は、（ｉ−１）段目の出力であるプログラムイネーブル伝達信号Ｂｉ−１を入力とし、内部信号ＭＯＵＴおよびＳＯＵＴを２入力ＮＯＲ回路２２の入力へ引き渡し、さらにプログラムイネーブル伝達信号Ｂｉを出力する。２入力ＮＯＲ回路２２は、ＤＦＦ回路２１の内部信号ＭＯＵＴおよびＳＯＵＴを入力し、プログラムイネーブル信号Ｆｉを出力する。

さらに、ＤＦＦ回路２１の内部において、２３はプログラムクロック信号ＰＣＬＫに同期して信号Ｂｉ−１を入力し信号ＭＯＵＴを出力するマスター、２４は信号ＰＣＬＫに同期して半周期遅れて、マスター２３の出力信号ＭＯＵＴを入力し、信号ＳＯＵＴ（＝Ｂｉ）を出力するスレーブである。

また、マスター２３において、構成は図２のＣＭＯＳゲート回路６、インバータ７、トライステート型インバータ回路８と同じであるが、異なる点はＣＭＯＳゲート回路６のＮＭＯＳトランジスタのゲートへの入力信号がＰＣＬＫであり、ＰＭＯＳトランジスタのゲートへの入力信号がＮＰＣＬＫであり、トライステート型インバータ回路８のイネーブル信号がＮＰＣＬＫであることである。

次に、スレーブ２４においても同様に、構成は図２のＣＭＯＳゲート回路９、インバータ１０、トライステート型インバータ回路１１と同じであるが、異なる点はＣＭＯＳゲート回路９のＮＭＯＳトランジスタのゲートへの入力信号がＮＰＣＬＫであり、ＰＭＯＳトランジスタのゲートへの入力信号がＰＣＬＫであり、トライステート型インバータ回路１１のイネーブル信号がＰＣＬＫであることである。

以上のように構成された電気ヒューズ回路の動作について、図６を参照しながら以下に説明する。
まず始めに、実施の形態１と同様に、ｎ個の電気ヒューズコア１に対して、１〜ｎ個目まで（１，０，…，１）とプログラムする場合、（Ｄ１，Ｄ２，…，Ｄｎ）＝（１，０，…，１）と入力しておく。

シフトレジスタ２０において、ＤＦＦ回路２１におけるマスター２３の出力信号ＭＯＵＴはＨに設定され、スレーブ２４の出力信号ＳＯＵＴはＬに初期値が設定されているとする。シフトレジスタ２０の初段のシフトレジスタには、実施の形態１に示したプログラムコントロール信号ＰＣＯＮＴの代わりに、電源（Ｈレベル）に固定された信号を入力する。ＰＣＬＫがＬの間に、ＣＭＯＳゲート回路６（図５の回路図参照）がオフされ、シフトレジスタ初段へはＨに固定された信号は入力されない。このため、信号ＭＯＵＴ、ＳＯＵＴ（＝Ｂ１）は初期状態のままなので、ＮＯＲ回路２２の出力であるプログラムイネーブル信号はＬ状態である。

次に、信号ＰＣＬＫがＬからＨに立ち上がると、ＣＭＯＳゲート回路６はオンされ、シフトレジスタ初段へはＨが入力される。このとき、信号ＭＯＵＴはＨからＬに遷移する。また、ＣＭＯＳゲート回路９はオフされ、インバータ１０およびトライステート型インバータ回路１１によりラッチされ、信号ＳＯＵＴ（＝Ｂ１）は初期状態Ｌのまま保持される。これにより、信号ＭＯＵＴのＨからＬへの遷移、および信号ＳＯＵＴのＬをうけてＮＯＲ回路２２の出力であるプログラムイネーブル信号はＬからＨ状態に遷移する。

次に、信号ＰＣＬＫがＨからＬへ立ち下がるとき、ＣＭＯＳゲート回路６はオフされ、マスター２３の出力信号ＭＯＵＴはインバータ７およびトライステート型インバータ回路８によりラッチされＬに保持される。また、ＣＭＯＳゲート回路９はオンされるので、信号ＳＯＵＴ（＝Ｂ１）はＬからＨ状態に遷移する。

これにより、信号ＭＯＵＴのＬ状態および信号ＳＯＵＴのＬからＨ状態への遷移をうけて、ＮＯＲ回路２２の出力であるプログラムイネーブル信号はＨからＬ状態に遷移する。信号ＰＣＬＫがＬの区間に、２段目のシフトレジスタの入力にはプログラムイネーブル伝達信号Ｂ１＝Ｈが入力される。

上で述べたように、プログラムクロック信号ＰＣＬＫの周期的なクロック動作を繰り返す毎に、信号ＰＣＬＫの半周期分の幅を持つパルス信号として、プログラムイネーブル信号Ｆｉ（ｉ＝１〜ｎ）が順次生成され、同様にプログラムイネーブル伝達信号Ｂｉ（ｉ＝１〜ｎ）が順次次段のシフトレジスタに伝達されていく。信号Ｂｉはシフトレジスタ２０の初段がＨに固定されているので、一度ＬからＨ状態に遷移するとそのままである。

電気ヒューズコア１の２入力ＡＮＤ回路５にプログラムイネーブル信号Ｆｉのパルス信号が入力されると、実施の形態１で述べたようにプログラムが可能な状態になるので、プログラムデータ（Ｄ１，Ｄ２，…，Ｄｎ）＝（１，０，…，１）に合わせて、２入力ＡＮＤ回路５の出力ＩＮｉ（ｉ＝１〜ｎ）の状態が順次決まっていく。図６では、ＩＮ１がＨになり、そのパルス幅の区間だけＮＭＯＳトランジスタ４がオンし、１個目の電気ヒューズ素子３が溶断される。また、ＩＮ２はＬになり、ＮＭＯＳトランジスタ４はオフし、２個目の電気ヒューズ素子３は溶断されない。ＩＮｎは、ＩＮ１と同様であり、ｎ個目の電気ヒューズ素子３は溶断される。

このように、シフトレジスタ初段の入力をＨに固定し、マスター２３の出力とスレーブ２４の出力とを２入力ＮＯＲ回路２２に入力し、プログラムクロック信号ＰＣＬＫに同期してＤＦＦ回路２１が動作し、シフトレジスタ初段の入力を順次、伝達する過程で２入力ＮＯＲ回路２２から出力される１ショットのパルス波形を、プログラムイネーブル信号として用いることで、初段のシフトレジスタ回路への入力信号を制御する必要がなく、さらに端子数を削減することができ、テストを容易化できるという優れた電気ヒューズ回路を実現することができる。
（実施の形態３）
本発明の実施の形態３の電気ヒューズ回路を説明する。

図７は本実施の形態３の電気ヒューズ回路の構成を示す回路図であり、複数（ｎ）個の電気ヒューズ素子を１つのモジュールとして構成した場合の電気ヒューズ回路を示したものである。ここで、図４と同一のものは同一の符号を付与している。

図７において、２０はｎ／４段のシフトレジスタである。シフトレジスタ２０は、図４と同様に初段への入力を電源（Ｈレベル）に固定している。また、シフトレジスタ２０は、１段目からｎ／４段目まで、前段の出力を次段の入力に接続する構成でシリアルにつながれており、プログラムイネーブル伝達信号をＢ１〜Ｂｎ／４とする。また、シフトレジスタ２０から出力されるプログラムイネーブル信号Ｆ１〜Ｆｎ／４は、各々ｎ個の電気ヒューズコア１うちの４個ずつを１ブロックとして、各々電気ヒューズコア４個に共通のプログラムイネーブル信号に接続されている。シフトレジスタ２０の具体的な回路構成は、図５と同じである。

以上のように構成された電気ヒューズ回路の動作について、図８を参照しながら以下に説明する。
簡単のため、ｎ個の電気ヒューズコア１に対して、１〜４個目までは１データを、５〜８個目までは０データを、…、（ｎ−３）〜ｎ個目までは１データをと言うように、４個分単位で同じプログラムデータＤｉを入力しておく。シフトレジスタ２０において、回路動作は実施の形態２と同一である。シフトレジスタ２０の出力であるプログラムイネーブル信号Ｆｉ（ｉ＝１〜ｎ／４）は、電気ヒューズコア１の４個分単位へ、プログラムクロック信号ＰＣＬＫの周期に合わせて順次入力される。

電気ヒューズコア１の２入力ＡＮＤ回路５にプログラムイネーブル信号Ｆｉのパルス信号が入力されると、実施の形態１で述べたようにプログラムが可能な状態になるので、プログラムデータに合わせて、２入力ＡＮＤ回路５の出力ＩＮｉ（ｉ＝１〜ｎ）の状態が決まる。図８では、ＩＮ１〜ＩＮ４がＨになり、そのパルス幅の区間だけＮＭＯＳトランジスタ４がオンし、１〜４個目の電気ヒューズ素子３が溶断される。また、ＩＮ５〜ＩＮ８はＬになり、ＮＭＯＳトランジスタ４はオフし、５〜８個目の電気ヒューズ素子３は溶断されない。ＩＮｎ−３〜ＩＮｎは、ＩＮ１〜ＩＮ４と同様であり、ｎ−３〜ｎ個目の電気ヒューズ素子３は溶断される。

このように、実施の形態２の場合の効果に加え、テスタが供給できる電流能力以内の瞬時電流が流れる複数本のヒューズを同時に溶断することで、ヒューズコア１個に対し、１個のシフトレジスタを持つ実施の形態２の電気ヒューズ回路に比べ、シフトレジスタの段数を削減できることで（シフトレジスタ２０の段数は、本実施の形態の場合、実施の形態２の場合の１／４個）、回路数を削減することができ、しかも、プログラムにかかる時間を短縮することができるという優れた電気ヒューズ回路を実現することができる。

本発明の電気ヒューズ回路は、例えばＲＡＭ冗長救済用などのように電気ヒューズ素子を多数必要とする場合でも、それらの電気ヒューズ素子を容易にＬＳＩ内部に搭載することができるとともに、既存の汎用テスタを用いて容易に多数の電気ヒューズ素子を溶断してプログラムすることができるもので、ＤＲＡＭやＳＲＡＭ等のＲＡＭ冗長救済用等の電気ヒューズ回路として有用である。

本発明の実施の形態１の電気ヒューズ回路の構成を示す回路図同実施の形態１の電気ヒューズ回路におけるシフトレジスタの構成を示す回路図同実施の形態１の電気ヒューズ回路の動作を示す波形図本発明の実施の形態２の電気ヒューズ回路の構成を示す回路図同実施の形態２の電気ヒューズ回路におけるシフトレジスタの構成を示す回路図同実施の形態２の電気ヒューズ回路の動作を示す波形図本発明の実施の形態３の電気ヒューズ回路の構成を示す回路図同実施の形態３の電気ヒューズ回路の動作を示す波形図従来の電気ヒューズ装置の構成を示す回路図

符号の説明

１電気ヒューズコア
２、２０シフトレジスタ
３電気ヒューズ素子
４ＮＭＯＳトランジスタ
５２入力ＡＮＤ回路
６、９ＣＭＯＳゲート回路
７、１０ＣＭＯＳインバータ
８、１１トライステート型ＣＭＯＳインバータ
２１ＤＦＦ回路
２２２入力ＮＯＲ回路
２３マスター
２４スレーブ
３１電気ヒューズ素子
３２ＰＭＯＳトランジスタ
３３ＮＡＮＤ回路

Claims

ヒューズ素子と前記ヒューズ素子に直列接続されたスイッチトランジスタとを持つ複数個のヒューズコアと、前記ヒューズ素子をプログラムするために前記複数個のヒューズコアに接続されたシフトレジスタとを有し、
前記シフトレジスタは、前記プログラムを可能とするプログラムイネーブル信号を順次転送し、
前記複数個のヒューズコアは、前記シフトレジスタからの前記プログラムイネーブル信号と前記プログラムのためのデータ情報に従って、前記スイッチトランジスタを順次導通し前記ヒューズ素子をプログラムする電気ヒューズ回路であって、
前記シフトレジスタは、
第１のＣＭＯＳゲート回路と、
前記第１のＣＭＯＳゲート回路の出力が入力される第１のＣＭＯＳインバータ回路と、
前記第１のＣＭＯＳインバータ回路の出力が入力され、前記第１のＣＭＯＳインバータ回路と共に閉ループ回路を構成する第１のトライステート型ＣＭＯＳインバータ回路と、
前記第１のＣＭＯＳインバータ回路の出力が入力される第２のＣＭＯＳゲート回路と、
前記第２のＣＭＯＳゲート回路の出力が入力される第２のＣＭＯＳインバータ回路と、
前記第２のＣＭＯＳインバータ回路の出力が入力され、前記第２のＣＭＯＳインバータ回路と共に閉ループ回路を構成する第２のトライステート型ＣＭＯＳインバータ回路と、
を備え、初段のシフトレジスタの第１のＣＭＯＳゲート回路に入力されたプログラムイネーブル信号を、プログラムクロック信号に同期して順次転送する
ことを特徴とする電気ヒューズ回路。
ヒューズ素子と前記ヒューズ素子に直列接続されたスイッチトランジスタとを持つ複数個のヒューズコアと、前記ヒューズ素子をプログラムするために前記複数個のヒューズコアに接続されたシフトレジスタとを有し、
前記シフトレジスタは、その初段の入力がＨあるいはＬに固定され、その初段の入力をプログラムクロックに同期して順次伝達するＤＦＦ回路と、前記ＤＦＦ回路がプログラムクロック信号に同期して、前記初段の入力を順次伝達する過程で生じる前記ＤＦＦ回路の内部信号の変化をうけて、前記プログラムを可能とするプログラムイネーブル信号を生成するＮＯＲ回路とを有し、
前記複数個のヒューズコアは、前記シフトレジスタからの前記プログラムイネーブル信号と前記プログラムのためのデータ情報に従って、前記スイッチトランジスタを順次導通し前記ヒューズ素子をプログラムする電気ヒューズ回路であって、
前記ＤＦＦ回路は、前段のシフトレジスタの出力を入力するマスター回路、および前記マスター回路の出力を入力とし、その入力した前記マスター回路の出力を次段のシフトレジスタへ出力するスレーブ回路からなり、前記プログラムイネーブル信号を生成する前記ＮＯＲ回路は、初段のシフトレジスタの入力を順次伝達する過程で生じる前記マスター回路とスレーブ回路の出力信号の変化をうけて、１ショットのパルス波形である前記プログラムイネーブル信号を生成し、
前記マスター回路は、
第１のＣＭＯＳゲート回路と、
前記第１のＣＭＯＳゲート回路の出力が入力される第１のＣＭＯＳインバータ回路と、
前記第１のＣＭＯＳインバータ回路の出力が入力され、前記第１のＣＭＯＳインバータ回路と共に閉ループ回路を構成する第１のトライステート型ＣＭＯＳインバータ回路と、からなり、
前記スレーブ回路は、
前記第１のＣＭＯＳインバータ回路の出力が入力される第２のＣＭＯＳゲート回路と、
前記第２のＣＭＯＳゲート回路の出力が入力される第２のＣＭＯＳインバータ回路と、
前記第２のＣＭＯＳインバータ回路の出力が入力され、前記第２のＣＭＯＳインバータ回路と共に閉ループ回路を構成する第２のトライステート型ＣＭＯＳインバータ回路と、からなる
ことを特徴とする電気ヒューズ回路。
請求項１または請求項２記載の電気ヒューズ回路であって、前記シフトレジスタは、前記プログラムイネーブル信号をプログラムクロック信号に同期して前記複数個のヒューズコアのうち１個ずつに順次入力し、前記複数個のヒューズコアは、前記プログラムイネーブル信号の入力ごとに、前記スイッチトランジスタを１個ずつ導通することを特徴とする電気ヒューズ回路。
請求項１または請求項２記載の電気ヒューズ回路であって、前記複数個のヒューズコアが、複数のブロックに分割され、ブロックごとに前記プログラムイネーブル信号の入力を共通とし、前記シフトレジスタは、前記プログラムイネーブル信号をプログラムクロック信号に同期して前記複数のブロックのうちの１ブロック毎に順次入力し、前記複数個のヒューズコアは、前記１ブロック単位で前記プログラムイネーブル信号の入力ごとに、前記スイッチトランジスタを、一斉に導通することを特徴とする電気ヒューズ回路。