JP2001023392A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ワード線ドライブ信号コントロール信号とノ
ーマルロウイネーブル信号の活性化タイミングを最適化
し、スペアロウとノーマルロウのマルチセレクションを
防止する。 【解決手段】 スペアロウ置換回路（１０Ａ）において
ヒューズ素子を擬似的に溶断状態に設定するトランスミ
ッションゲート（ＳＴ０〜ＳＴｎ）を配置し、またワー
ド線ドライブ信号発生回路（６）へ与えられるワード線
ドライブ信号コントロール信号ＲＸＴＤのタイミング
を、変更可能に設定しかつヒューズ素子でプログラム可
能に設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に不良メモリセルを救済するための冗長回路
を備える半導体記憶装置に関する。より特定的には、こ
の発明は、冗長行を使用するスペア使用指示信号とワー
ド線駆動タイミングを与えるワード線ドライブ信号コン
トロール信号とに従ってアドレス指定されたワード線を
選択状態へ駆動する構成の半導体記憶装置に関する。

【０００２】

【従来の技術】図１３は、従来の半導体記憶装置の全体
の構成を概略的に示す図である。図１３において半導体
記憶装置（半導体メモリ）１は、行列状に配列される複
数のメモリセルを有するメモリセルアレイ２と、制御信
号入力ピン（入力ノード）１６に与えられた制御信号に
従ってアドレス入力ピン（入力ノード）１５に与えられ
たアドレス信号に従ってアドレス指定されたメモリセル
を選択するための周辺回路４と、この周辺回路４により
選択されたメモリセルに対しデータの書込／読出を行な
うためのデータ入出力回路３を含む。このデータ入出力
回路３は、データ入出力ピン（データ入出力ノード）１
４を介して選択メモリセルと外部装置との間でデータの
授受を行なう。

【０００３】メモリセルアレイ２は、ノーマルメモリセ
ルが行列状に配列されるノーマルメモリセルアレイ２ｎ
と、このノーマルメモリセルアレイ２ｎにおける不良メ
モリセルを置換により救済するためのスペアメモリセル
アレイ２ｓを含む。

【０００４】周辺回路４は、このメモリセルアレイ２の
行および列それぞれを選択する回路およびデータの入出
力を制御するための回路を含むが、図１３においては、
行選択動作に関連する部分の構成を概略的に示す。

【０００５】周辺回路４は、制御信号入力ピン１６を介
して与えられる制御信号に従って、指定された動作モー
ドを行なうための内部制御信号を発生する制御信号発生
回路４ａと、この制御信号発生回路４ａからの制御信号
に従って、アドレス入力ピン１５に与えられたアドレス
信号をロウアドレス信号ビットＲＡ０〜ＲＡｋとして判
定して取込み、かつプリデコードするロウアドレス信号
変換回路１３と、ノーマルメモリセルアレイ２ｎの不良
行を示す不良行アドレスを記憶し、ロウアドレス信号変
換回路１３からのプログラム信号ＸＨ０−ＸＨｎに従っ
て対応のスペア行指定信号を生成するスペアロウ置換回
路１０と、制御信号発生回路４ａの制御の下に、スペア
ロウ置換回路１０の活性／非活性を制御するスペアプリ
チャージ信号／ＳＲＰを発生するスペアロウプリチャー
ジ信号発生回路１１と、制御信号発生回路４ａからのア
レイ活性化指示信号ＡＣＴに従ってワード線を選択状態
へ駆動するタイミングを与えるワード線ドライブ信号コ
ントロール信号ＲＸＴを生成するＲＸＴ信号発生回路８
と、ロウアドレス信号変換回路１３からの行ブロック指
定信号ＲＢＳとプログラム信号ＸＨ０−ＸＨｎとスペア
ロウ置換回路１０からのスペアロウ指示信号ＳＲＥ０〜
ＳＲＥｐとに従って、ワード線ドライブ信号ＲＸ０〜Ｒ
ＸｍおよびＳＲＸ０〜ＳＲＸｐを生成するワード線ドラ
イブ信号発生回路６と、ロウアドレス信号変換回路１３
からのプリデコード信号ＸＡ０〜ＸＡｌとワード線ドラ
イブ信号とに従ってアドレス指定された行に対応して配
置されるワード線を駆動するためのワード線ドライブ信
号ＷＬ０〜ＷＬｍおよびＳＷＬ０〜ＳＷＬｐを生成する
ロウデコーダ５を含む。ノーマルメモリセルアレイ２ｎ
のワード線へは、ノーマルワード線ドライブ信号ＷＬ０
〜ＷＬｍが伝達され、スペアメモリセルアレイ１０ｓの
スペア行（スペアワード線）には、スペア行ドライブ信
号ＳＷＬ０〜ＳＷＬｐが伝達される。

【０００６】（ｍ＋１）は、行ブロック選択信号が指定
する行ブロック内に含まれるノーマル行のセットの数に
等しい。ここで、「１セット」は一度にスペア行に置換
されるノーマル行を示す。

【０００７】行ブロック選択信号ＲＢＳは、ノーマルメ
モリセルアレイ２ｎの行ブロックを指定する。すなわ
ち、ノーマルメモリセルアレイ２ｎは、所定数の行単位
でブロックに分割され、選択メモリセルを含むブロック
のみが選択状態へ駆動され、残りの非選択行ブロックは
プリチャージ状態に維持される。スペアメモリセルアレ
イ２ｓも、各行ブロックに対応して設けられるスペア行
の組を含む。

【０００８】図１４は、図１３に示すスペアロウ置換回
路１０の構成を概略的に示す図である。このスペアロウ
置換回路１０は、行ブロック指定信号ＲＢＳが指定する
行ブロックに対応して設けられるスペア行ドライブ信号
ＳＷＬ０〜ＳＷＬｐそれぞれに対応して設けられるスペ
アロウ判定回路１０−０〜１０−ｐを含む。スペアロウ
判定回路１０−０〜１０−ｐにより、スペアワード線ド
ライブ信号ＳＷＬ０−ＳＷＬｐがそれぞれ、不良行指定
時、選択状態へ駆動される。スペア判定回路１０−０〜
１０−ｐそれぞれに対応して、１または複数のスペアロ
ウが設けられる。１つのスペア判定回路に対応して設け
られるスペアロウを、１セットのスペアロウと以下称
す。１セットのノーマル行に複数のノーマル行が含まれ
るとき、１つの行をプリデコード信号ＸＡ０−ＸＡｌで
選択する。

【０００９】スペア判定回路１０−０〜１０−ｐは、同
一構成を有するため、図１４においては、スペア判定回
路１０−０の構成を代表的に示す。

【００１０】図１４においてスペア判定回路１０−０
は、内部ノードＮＤａに互いに並列に接続される溶断可
能なリンク素子（以下ヒューズ素子と称す）Ｈ０−Ｈｎ
と、これらのヒューズ素子Ｈ０−Ｈｎのそれぞれと接地
ノードの間に接続されかつそれぞれのゲートにプログラ
ム信号ＸＨ０−ＸＨｎを受けるｎチャネルＭＯＳトラン
ジスタＮＸ０−ＮＸｎと、スペアプリチャージ信号／Ｓ
ＲＰの活性化時導通し、ノードＮＤａを電源電圧Ｖｃｃ
レベルにプリチャージするｐチャネルＭＯＳトランジス
タＰＱ１と、ノードＮＤａの信号を反転するインバータ
ＩＶ１と、インバータＩＶ１の出力信号に応答して選択
的にノードＮＤａを電源電圧Ｖｃｃレベルに充電するｐ
チャネルＭＯＳトランジスタＰＱ２と、インバータＩＶ
１の出力信号を反転してスペア行イネーブル信号ＳＲＥ
０を出力するインバータＩＶ２を含む。

【００１１】スペアプリチャージ信号／ＳＲＰは、スタ
ンバイ状態時（アレイ活性化指示信号ＡＣＴの非活性化
時）、Ｌレベルの活性状態に設定され、スペア判定回路
１０−０においてノードＮＤａは、Ｈレベルにプリチャ
ージされる。

【００１２】プログラム信号ＸＨ０−ＸＨｎは、プリデ
コード信号Ｘ０−Ｘｍから形成される。ここで、２（ｍ
＋１）≦ｎ≦２^m+1 である。ヒューズ素子Ｈ０−Ｈｎの
いずれかが導通状態にあれば、プログラム信号ＸＨ０−
ＸＨｎに従って、ノードＮＤａがＬレベルに駆動され、
応じて、スペアロウイネーブル信号ＳＲＥ０もＬレベル
の非活性状態に駆動される。

【００１３】一方、このＨレベルに対応するプログラム
信号に対して設けられたヒューズ素子を溶断することに
より、不良ロウアドレスがプログラムされる。たとえ
ば、（Ｘ０，Ｘ１）＝（０，０），（１，０），（０，
１），および（１，１）に対し（ＸＨ０，ＸＨ１，ＸＨ
２，ＸＨ３）＝（１，０，０，０），（０，１，０，
０），（０，０，１，０）および（０，０，０，１）に
変換する。（Ｘ０，Ｘ１）＝（０，０）に不良が存在す
ると、ヒューズ素子Ｈ０を溶断する。この場合、不良行
アドレス（Ｘ０，Ｘ１）＝（０，０）が与えられたと
き、残りのプログラム信号ＸＨ１−ＸＨ３はすべて
“０”（Ｌレベル）であり、ＭＯＳトランジスタＮＸ１
〜ＮＸ３が非導通状態である。ＭＯＳトランジスタＮＸ
０が導通状態となっても、対応のヒューズ素子Ｈ０が溶
断状態である。したがって、ノードＮＤａは、プリチャ
ージ状態のＨレベルを維持し、スペアロウイネーブル信
号ＳＲＥ０がＨレベルを維持する。一方、（Ｘ０，Ｘ
１）＝（１，０），（０，１），および（１，１）が与
えられたとき、ＭＯＳトランジスタＮＸ１−ＮＸ３がそ
れぞれ導通し、スペアロウイネーブル信号ＳＲＥ０はＬ
レベルとなる。これにより、不良行アドレスが指定され
たか否かの判定が行なわれる。プリデコード信号Ｘ０−
Ｘｍからプログラム信号ＸＨ０−ＸＨｎを生成するに
は、下表のように種々の方法がある。

【００１４】

【表１】

【００１５】各欄の組合せでＸＨｉを“１”に設定す
る。図１５は、図１３に示すワード線ドライブ信号発生
回路６の構成を示す図である。図１５において、ワード
線ドライブ信号発生回路６は、スペアロウ置換回路１０
からのスペアロウイネーブル信号ＳＰＲＥ０−ＳＰＲＥ
ｐを受けるＮＯＲ回路ＮＧ０と、ＮＯＲ回路ＮＧ０の出
力するノーマルロウイネーブル信号ＮＲＥと図１３に示
すＲＸＴ信号発生回路８からのワード線ドライブ信号コ
ントロール信号ＲＸＴと行ブロック選択信号ＲＢＳを受
けるＡＮＤ回路ＡＧ０と、ワード線ドライブ信号コント
ロール信号ＲＸＴと行ブロック選択信号ＲＢＳを受ける
ＡＮＤ回路ＡＧ１と、ワード線ドライブ信号ＲＸ０−Ｒ
Ｘｍそれぞれに対応して設けられ、ＡＮＤ回路ＡＧ０の
出力信号とプリデコード信号Ｘ０−Ｘｍをそれぞれ受け
るＡＮＤ回路ＡＸ０−ＡＸｍと、スペアロウドライブ信
号ＳＲＸ０−ＳＲＸｐそれぞれに対応して設けられ、Ａ
ＮＤ回路ＡＧ１の出力信号とスペアロウイネーブル信号
ＳＰＲＥ０−ＳＰＲＥｐをそれぞれ受けるＡＮＤ回路Ｓ
ＡＸ０−ＳＡＸｐを含む。これらのワード線ドライブ信
号ＲＸ０〜ＲＸｍおよびＳＲＸ０〜ＳＲＸｐがロウデコ
ーダ５へ与えられる。

【００１６】スペアロウイネーブル信号ＳＰＲＥ０−Ｓ
ＰＲＥｐは、スタンバイ状態時においてＨレベルであ
り、ノーマルロウイネーブル信号ＮＲＥが応じてＬレベ
ルとなる。アクティブサイクル（メモリセル選択サイク
ル）において、不良行アドレスが指定されたとき、この
不良行アドレスに対応して設けられるスペアロウイネー
ブル信号ＳＰＲＥｉがＨレベルを維持し、残りのスペア
ロウイネーブル信号がＬレベルとなる。したがって、こ
の不良行アドレスが指定されたときには、ノーマルロウ
イネーブル信号ＮＲＥはＬレベルを維持する。この状態
においてはＡＮＤ回路ＡＧ０の出力信号はＬレベルであ
り、ＡＮＤ回路ＡＸ０−ＡＸｍの出力信号は、プリデコ
ード信号Ｘ０−Ｘｍの状態にかかわらずＬレベルとな
り、応じてワード線ドライブ信号ＲＸ０〜ＲＸｍは、Ｌ
レベルを維持する。これにより、ノーマルメモリセルア
レイの不良行に対応して設けられたワード線は非選択状
態に保持される。

【００１７】一方、ＡＮＤ回路ＡＧ１は、ワード線ドラ
イブ信号コントロール信号ＲＸＴがＨレベルに立上がる
と、その出力信号がＨレベルとなる（行ブロック選択信
号ＲＢＳが選択状態を示すＨレベルのとき）。応じて、
スペアロウイネーブル信号に従ってＡＮＤ回路ＳＡＸ０
〜ＳＡＸｐのいずれかからのスペアロウドライブ信号Ｓ
ＲＸｉがＨレベルとなり、不良ノーマルロウを救済すべ
きスペアロウに対し、Ｈレベルのスペアワード線駆動信
号ＳＲＸｉが伝達される。これにより、不良行の救済が
行なわれる。

【００１８】アドレス指定された行が正常な場合、スペ
アロウイネーブル信号ＳＰＲＥ０〜ＳＰＲＥｐは、アク
ティブサイクル時すべてＬレベルに駆動され、ノーマル
ロウイネーブル信号ＮＲＥがＨレベルに立上がる。この
状態においては、行ブロック選択信号ＲＢＳがＨレベル
であれば、ワード線ドライブ信号コントロール信号ＲＸ
Ｔの立上がりに応答してＡＮＤ回路ＡＧ０の出力信号が
Ｈレベルとなり、プリデコード信号Ｘ０〜Ｘｍに従っ
て、ワード線ドライブ信号ＲＸ０〜ＲＸｍのいずれかが
選択状態へ駆動され、ノーマル行が選択状態へ駆動され
る。

【００１９】図１６は、図１３に示すロウデコーダの構
成を概略的に示す図である。図１６においては、１つの
ロウデコード回路５ａに関連する部分の構成を代表的に
示す。図１６において、ロウデコーダ５は、プリデコー
ド信号ＸＡ０，／ＸＡ０〜ＸＡｌ，／ＸＡｌをデコード
するロウデコード回路５ａと、ロウデコード回路５ａの
相補出力信号とワード線ドライブ信号ＲＸ０〜ＲＸｍを
それぞれ受け、対応のワード線ＷＬａ０〜ＷＬａｍを選
択状態へ駆動するワード線ドライバ５ｂ０〜５ｂｍを含
む。

【００２０】１つのロウデコード回路５ａに対し、（ｍ
＋１）本のワード線ＷＬａ０〜ＷＬａｍが設けられる。
ロウデコード回路５ａは、プリデコード信号ＸＡ０，／
ＸＡ０〜ＸＡｌ，／ＸＡｌの適当な組合せを受けるＮＡ
ＮＤ回路ＮＧと、ＮＡＮＤ回路ＮＧの出力信号を反転す
るインバータＩＧを含む。このロウデコード回路５ａに
割当てられたプリデコード信号ＸＡ０〜ＸＡｌおよび／
ＸＡ０〜／ＸＡｌの組がＨレベルのとき、ＮＡＮＤ回路
ＮＧの出力信号がＬレベルとなる。

【００２１】ワード線ドライバ５ｂ０〜５ｂｍは、同一
構成を有し、図１６においては、ワード線ドライバ５ｂ
０の構成を代表的に示す。ワード線ドライバ５ｂ０は、
ロウデコード回路５ａのインバータＩＧの出力信号がＨ
レベルのとき導通し、ワード線ドライブ信号ＲＸ０をノ
ーマルワード線ＷＬａ０上に伝達するｎチャネルＭＯＳ
トランジスタＮＱａと、ロウデコード回路５ａのＮＡＮ
Ｄ回路ＮＧの出力信号がＨレベルのとき導通し、ノーマ
ルワード線ＷＬａ０を接地電圧レベルに放電するｎチャ
ネルＭＯＳトランジスタＮＱｂを含む。ワード線ドライ
バ５ｂ１〜５ｂｍへは、それぞれワード線ドライブ信号
ＲＸ１〜ＲＸｍが与えられる点が、このワード線ドライ
バ５ｂ０と異なる。

【００２２】不良行アドレスの指定時においては、１つ
のロウデコード回路５ａに対して設けられたノーマルワ
ード線ＷＬａ０〜ＷＬａｍが１つの単位として救済され
る場合もあり、また１つのワード線単位で救済が行なわ
れる場合もある。したがって、１セットのスペアロウ
は、１本のスペアワード線または（ｍ＋１）本のスペア
ワード線を含む。１セットのうち、１つのロウがプリデ
コード信号ＸＡ０，／ＸＡ０〜ＸＡｌ，／ＸＡｌにより
特定され、置換される。

【００２３】スペアワード線に対しても、この図１６に
示すロウデコーダと同様スペアロウデコード回路および
スペアワード線ドライバが設けられる。単に、ワード線
ドライブ信号ＲＸ０〜ＲＸｍに代えて、スペアロウドラ
イブ信号ＳＲＸ０〜ＳＲＸｐが与えられる点が異なるだ
けである。次に、この図１３から図１６に示す半導体記
憶装置の動作を、図１７に示す信号波形図を参照して説
明する。

【００２４】時刻Ｔａ以前のスタンバイ状態において
は、図１３に示す制御信号発生回路４ａからのアレイ活
性化信号ＡＣＴはＬレベルの非活性状態にある。この状
態においては、図１３に示すスペアロウプリチャージ信
号発生回路１１からのスペアロウプリチャージ信号スペ
アＳＲＰがＬレベルであり、図１４に示すｐチャネルＭ
ＯＳトランジスタＰＱ１が導通状態にあり、スペア判定
回路１０−０〜１０−ｐにおいては、ノードＮＤａが電
源電圧Ｖｃｃレベルにプリチャージされており、応じて
スペアロウイネーブル信号ＳＰＲＥ０〜ＳＰＲＥｐはす
べてＨレベルにある。したがって、図１５に示すＮＯＲ
回路ＮＧ０からのノーマルロウイネーブル信号ＮＲＥ
は、Ｌレベルにある。

【００２５】時刻Ｔａにおいてアクティブサイクルが始
まり、アレイ活性化信号ＡＣＴがＨレベルに立上がる。
このアクティブサイクル時においては、アレイ活性化信
号ＡＣＴに従ってスペアロウプリチャージ信号／ＳＲＰ
がＨレベルとなり、図１４に示すｐチャネルＭＯＳトラ
ンジスタＰＱ１が非導通状態となる。不良行以外のノー
マルロウがアドレス指定された場合には、図１４に示す
スペアロウ置換回路１０からのスペアロウイネーブル信
号ＳＲＥ０〜ＳＲＥｐがすべてＬレベルに立下がり、応
じて図１５に示すＮＯＲ回路ＮＲ０からのノーマルロウ
イネーブル信号ＮＲＥがＨレベルに立上がる。

【００２６】このプリデコード動作およびスペア行指定
判定動作と並行して行ブロック選択動作が行なわれ、行
ブロック選択信号ＲＢＳがＨレベルに立上がる。

【００２７】アレイ活性化信号ＡＣＴに従って所定のタ
イミングでワード線ドライブ信号コントロール信号ＲＸ
ＴがＨレベルに立上がる。応じて、図１５に示すＡＮＤ
回路ＡＧ０の出力信号がＨレベルとなり、プリデコード
信号Ｘ０〜Ｘｍに従って、ワード線ドライブ信号ＲＸ０
〜ＲＸｍのいずれかが、Ｈレベルの選択状態へ駆動され
る。一方、スペア選択用のＡＮＤ回路ＳＡＸ０〜ＳＡＸ
１は、スペアロウイネーブル信号ＳＲＥ０〜ＳＲＥｐが
すべてＬレベルであり、スペアワード線ドライブ信号Ｓ
ＲＸ０〜ＳＲＸｐをすべてＬレベルの非選択状態に維持
する。

【００２８】アクティブサイクルが時刻Ｔｂにおいて完
了すると、アレイ活性化信号ＡＣＴがＬレベルに立下が
り、ワード線ドライブ信号コントロール信号ＲＸＴがＬ
レベルに立下がり、選択状態のノーマルワード線ドライ
ブ信号ＲＸ０−ＲＸｍのいずれかが非選択状態へ駆動さ
れる。

【００２９】一方、このアレイ活性化信号ＡＣＴの非活
性化に応答して、スペアロウプリチャージ信号／ＳＲＰ
がＬレベルとなり、再び、図１４に示すｐチャネルＭＯ
ＳトランジスタＰＱ１が導通し、ノードＮＤａを電源電
圧Ｖｃｃレベルにプリチャージし、スペアロウイネーブ
ル信号ＳＲＥ０〜ＳＲＥｐがすべてＨレベルに復帰す
る。応じてまたノーマルロウイネーブル信号ＮＲＥがＬ
レベルの非活性状態へ駆動される。

【００３０】時刻Ｔｃにおいて再びアクティブサイクル
が始まり、不良行がアドレス指定された場合を考える。
アクティブサイクルが始まり、アレイ活性化信号ＡＣＴ
がＨレベルの活性状態に立上がると、応じて、スペアロ
ウプリチャージ信号／ＳＲＰがＨレベルに立上がり、図
１４に示すスペアロウ判定回路１０−０〜１０−ｐそれ
ぞれにおいて、ノードＮＤａのプリチャージ動作が完了
する。このアレイ活性化信号ＡＣＴの活性化に従って、
ロウアドレス信号ビットＲＡ０−ＲＡｋ（図１０参照）
が取込まれ、図１３に示すロウアドレス信号変換回路１
３からプログラム信号ＸＨ０〜ＸＨｎが生成される。

【００３１】不良行がアドレス指定されているため、ス
ペア判定回路１０−０〜１０−ｐのいずれかにおいて、
ノードＮＤａの放電経路がヒューズ素子の溶断により遮
断されており、この不良行に対応するスペアロウイネー
ブル信号ＳＲＥ０〜ＳＲＥｐのいずれかがＨレベルを維
持する。このとき、ノードＮＤａは、図１４に示すイン
バータＩＶ１の出力信号がＬレベルであり、ｐチャネル
ＭＯＳトランジスタＰＱ２により、電源電圧Ｖｃｃレベ
ルに保持される。スペアロウイネーブル信号ＳＲＥ０〜
ＳＲＥｐのいずれかがＨレベルを維持するため、図１５
に示すＮＯＲ回路ＮＧ０からのノーマルロウイネーブル
信号ＮＲＥは、Ｌレベルを維持し、ＡＮＤ回路ＡＧ０の
出力信号は、Ｌレベルを維持する。これにより、図１５
に示すＡＮＤ回路ＡＸ０〜ＡＸｍから出力されるワード
線ドライブ信号ＲＸ０〜ＲＸｍは、Ｌレベルに固定され
る。

【００３２】一方、アレイ活性化信号ＡＣＴの活性化に
従って所定のタイミングでワード線ドライブ信号コント
ロール信号ＲＸＴが活性化されると、ＡＮＤ回路ＡＧ１
の出力信号がＨレベルとなり（行ブロック選択信号ＲＢ
Ｓは選択状態にある）、このスペアロウイネーブル信号
に対応するスペアワード線ドライブ信号（ＳＲＸ０−Ｓ
ＲＸｐのいずれか）が選択状態へ駆動される。これによ
り、ノーマルワード線に代えてスペアワード線が選択状
態へ駆動され、不良行の置換による救済が実現される。

【００３３】

【発明が解決しようとする課題】図１８（Ａ）および
（Ｂ）は、１つのスペア判定回路におけるヒューズ素子
のプログラム状態を概略的に示す図である。図１８
（Ａ）においては、ヒューズ素子Ｈ０〜Ｈｎのうち、ヒ
ューズ素子Ｈ０のみが導通状態にあり、残りのヒューズ
素子Ｈ１〜Ｈｎは溶断されている。したがって、この図
１８（Ａ）に示すプログラム状態時においては、ノード
ＮＤａは、１つのＭＯＳトランジスタＮＸ０により接地
電圧レベルへ放電される。

【００３４】一方、図１８（Ｂ）に示すプログラム状態
においては、ヒューズ素子Ｈ０〜Ｈｎはすべて導通状態
にある。このプログラム状態においては、ノードＮＤａ
は、複数のＭＯＳトランジスタＮＸ１〜ＮＸｎにより接
地電圧レベルへ放電される。したがって、図１９に示す
ように、ノーマルロウアクセス時において、図１８
（Ａ）のプログラム状態でのノードＮＤａは、その放電
速度が遅く（直線Ｂ）、また図１８（Ｂ）に示すプログ
ラム状態においても、プログラム信号ＸＨ０−ＸＨｎの
うちＨレベルとなる信号の数は、与えられるロウアドレ
スにより異なり、信号ＳＲＥＦは、立下がり速度がばら
つく（直線Ａ−直線Ｂ）。したがって、スペアロウイネ
ーブル信号ＳＲＥ０−ＳＲＥｐの立下がりタイミングに
時間差が生じることになる。一方、ワード線ドライブ信
号コントロール信号ＲＸＴは、アクティブサイクルが始
まったとき、アレイ活性化信号ＡＣＴに応答して予め定
められたタイミングで活性化される。この時間差によ
り、以下に述べる問題が生じる。

【００３５】図２０（Ａ）は、スペアロウイネーブル信
号ＳＲＥ０−ＳＲＥｐの非活性化タイミングに時間差が
ある場合のノーマルロウアクセス時の動作波形を示す図
である。アクティブサイクルが始まり、アレイ活性化信
号ＡＣＴが活性化されると、図示しないスペアロウプリ
チャージ信号／ＳＰＲが非活性状態となり、与えられた
プリデコード信号Ｘ０−Ｘｎに従って、スペアロウイネ
ーブル信号ＳＲＥ０−ＳＲＥｐがある時間幅をもってＬ
レベルに立下がる。ノーマルロウイネーブル信号ＮＲＥ
は、スペアロウイネーブル信号ＳＲＥ０−ＳＲＥｐの否
定論理和をとって生成されるため、スペアロウイネーブ
ル信号ＳＲＥ０−ＳＲＥｐの最も遅い非活性化に応答し
て活性状態へ駆動される。ノーマルロウイネーブル信号
ＮＲＥの活性化の後、アレイ活性化信号ＡＣＴの活性化
に従ってワード線ドライブ信号コントロール信号ＲＸＴ
がＨレベルに駆動される。この場合には、スペアロウイ
ネーブル信号ＳＲＥ０−ＳＲＥｐはすべて非活性状態に
あるため、スペアワード線ＳＷＬは非選択状態を維持
し、このワード線ドライブ信号コントロール信号ＲＸＴ
に従ってノーマルワード線ＷＬが選択状態へ駆動され
る。

【００３６】したがって、このスペアロウイネーブル信
号ＳＲＥ０−ＳＲＥｐの時間幅が比較的短く、ノーマル
ロウイネーブル信号ＮＲＥが活性化されてからワード線
ドライブ信号コントロール信号ＲＸＴが活性状態へ駆動
される場合、正常にノーマルワード線が選択状態へ駆動
される。

【００３７】一方、図２０（Ｂ）に示すように、スペア
ロウイネーブル信号ＳＲＥ０−ＳＲＥｐの非活性化タイ
ミングの時間幅が大きい場合でも、ノーマルロウイネー
ブル信号ＮＲＥは、最も遅いスペアロウイネーブル信号
の非活性化に応答して活性化され、その活性化が遅れ
る。このノーマルロウイネーブル信号ＮＲＥの活性化タ
イミングよりもワード線ドライブ信号コントロール信号
ＲＸＴの活性化タイミングが早い場合、ワード線ドライ
ブ信号コントロール信号ＲＸＴの活性化に従って、スペ
アワード線ＳＷＬが選択状態へ駆動される（最も遅く非
活性化されるスペアロウイネーブル信号が活性状態にあ
るため）。

【００３８】次いで、このスペアロウイネーブル信号Ｓ
ＲＥ０−ＳＲＥｐがすべて非活性化され、ノーマルロウ
イネーブル信号ＮＲＥがＨレベルの活性状態へ駆動され
ると、今度は、ワード線ドライブ信号ＲＸＴおよびノー
マルロウイネーブル信号ＮＲＥに従ってノーマルワード
線ＷＬが選択状態へ駆動される。したがって、この図２
０（Ｂ）に示すタイミング関係では、不良行以外のノー
マル行アクセス時においてスペアワード線およびノーマ
ルワード線が選択されるという「マルチセレクション」
の問題が生じる。

【００３９】このマルチセレクションが生じた場合、非
選択状態に保持すべきスペアワード線が選択状態へ駆動
されるため、この半導体メモリが、ＤＲＡＭ（ダイナミ
ック・ランダム・アクセス・メモリ）の場合、スペアメ
モリセルのデータが対応のビット線上に読出され、スペ
アメモリセル情報が破壊されるという問題が生じる。

【００４０】また、スペアワード線およびノーマルワー
ド線は、ビット線を共有している。したがって、スペア
メモリセルから読出されるデータとノーマルメモリセル
から読出されたデータとが同じビット線上で衝突し、ノ
ーマルメモリセルのデータを正確に読出すことができな
くなるという問題が生じる。特にＤＲＡＭの場合、ビッ
ト線上に読出された微少電圧をセンスアンプで差動増幅
するため、ノーマルメモリセルから読出されたデータが
スペアメモリセルデータにより影響を受け、読出電圧が
小さくなった場合、正確なセンス動作を行なうことがで
きず、誤読出が生じる。

【００４１】特に、チップアーキテクチャ上の問題によ
り、不良アドレスがスペア判定回路において１つのヒュ
ーズ素子のみを介して信号ＳＲＥｐを放電する状態とな
る場合、特定のスペアロウイネーブル信号の遅延によ
り、ノーマルロウイネーブル信号ＮＲＥが活性化される
前に、ワード線ドライブ信号コントロール信号ＲＸＴが
活性状態へ駆動されることが考えられる。

【００４２】また、製造プロセスにおける各種パラメー
タのばらつきに起因するトランジスタのパラメータの変
動および設計マージンの不足により、ワード線ドライブ
信号コントロール信号ＲＸＴの活性化タイミングが前方
向にずれた場合にも、同様の問題が生じる。

【００４３】しかしながら、従来のウエハテスト（ウエ
ハレベルでのテスト）においては、不良ロウアドレスを
検出し、その不良ロウアドレスをスペア置換回路にプロ
グラムして、その後、正常に半導体メモリが動作するか
否かを判定して不良ビットが救済されたか否かを判定し
ているだけである。したがって、上述のようなスペアロ
ウおよびノーマルロウのマルチセレクションが生じるよ
うな場合、この不良ロウアドレスをプログラムした後で
なければ判定することができないため、正常に不良ロウ
アドレスがプログラムされたにもかかわらず、その半導
体メモリは、不良品として処理する必要が生じ、製品歩
留まりが低下するという問題があった。

【００４４】また、信号ＲＸＴの活性化タイミングを調
整できれば、ノーマルロウ選択の動作マージンが拡大さ
れるが、ウエハテストではこのような信号ＲＸＴのタイ
ミング測定は行なわれていない。

【００４５】それゆえ、この発明の目的は、ノーマルワ
ード線選択に対する動作マージンが拡大された半導体記
憶装置を提供することである。

【００４６】この発明の他の目的は、製造プロセスの影
響を受けることなく、常にマルチセレクションが生じる
ことのない半導体記憶装置を提供することである。

【００４７】この発明のさらに他の目的は、不良アドレ
ス値にかかわらず、正常に動作する半導体記憶装置を提
供することである。

【００４８】この発明のさらに他の目的は、不良ロウア
ドレスのアドレス値にかかわらず、最適なタイミングで
ワード線ドライブ信号コントロール信号を活性化するこ
とのできる半導体記憶装置を提供することである。

【００４９】この発明のさらに他の目的は、ワード線ド
ライブ信号コントロール信号の活性化タイミングを最適
化することのできる半導体記憶装置を提供することであ
る。

【００５０】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、不良メモリセル位置を示す不良アドレスをプ
ログラムするための不良アドレスプログラム回路を備え
る。この不良アドレスプログラム回路は、不良アドレス
をプログラムするための溶断可能なリンク素子と、この
リンク素子と直列に接続されるスイッチング素子とを含
む。

【００５１】請求項１に係る半導体記憶装置は、さら
に、特定動作モード時、スイッチング素子を選択的に非
導通状態とするための擬似切断モード信号発生回路を備
える。

【００５２】請求項２に係る半導体記憶装置は、請求項
１の記憶装置がさらに、メモリセル選択動作タイミング
信号を発生するための選択動作制御信号発生回路と、不
良アドレスプログラム回路からのノーマルセル使用指示
信号とメモリセル選択動作タイミング信号とに従って、
アドレス指定されたメモリセルを選択するための選択回
路とを備える。

【００５３】選択動作制御信号発生回路は、アクセス指
示信号に応答して、主制御信号を発生するための主制御
信号発生回路と、この主制御信号発生回路の出力信号を
受けてメモリセル選択動作制御信号を生成する可変遅延
回路とを備える。

【００５４】請求項２に係る半導体記憶装置は、さら
に、特定動作モード時、可変遅延回路の遅延時間を選択
的に設定するためのタイミング制御回路を備える。

【００５５】請求項３に係る半導体記憶装置は、請求項
２の可変遅延回路が互いにカスケード接続される複数の
遅延段と、これら複数の遅延段各々に対応して設けら
れ、タイミング制御回路からの出力信号に従って選択的
に導通または非導通状態に設定される複数のスイッチン
グ素子を含む。

【００５６】請求項４に係る半導体記憶装置は、請求項
２の可変遅延回路が、さらに、遅延時間を固定的に設定
するための遅延プログラム回路を備える。

【００５７】請求項５に係る半導体記憶装置は、請求項
２の半導体記憶装置が行列状に配列される複数のメモリ
セルと、各行に対応して設けられ、各々に対応の行のメ
モリセルが接続される複数のワード線とを含む。

【００５８】この請求項５に係る半導体記憶装置は、そ
の不良アドレスプログラム回路が、不良行を指定する不
良行アドレスを記憶し、メモリセル選択動作タイミング
信号は、ワード線を選択状態へ駆動するタイミングを与
えるワード線ドライブ信号コントロール信号である。

【００５９】請求項６に係る半導体記憶装置は、請求項
４の可変遅延回路が、互いにカスケード接続される複数
の遅延段を含む。遅延プログラム回路は、これら複数の
遅延段各々に対応して設けられる複数の溶断可能なリン
ク素子を含む。これら複数のリンク素子の溶断／非溶断
により可変遅延回路の遅延時間が固定的に設定される。

【００６０】不良アドレスをプログラムするためのヒュ
ーズ素子をスイッチング素子を用いて擬似的に溶断状態
に設定することにより、レーザトリミング工程前に、半
導体記憶装置を動作させて、マルチセレクションが生じ
るか否かを判定することができる。

【００６１】また、メモリセル選択動作タイミング信号
を可変遅延回路で構成することにより、メモリセル選択
動作タイミング信号の活性化タイミングを調整して、そ
の活性化タイミングを最適化することができる。

【００６２】また、この可変遅延回路の遅延時間をプロ
グラム可能とすることにより、チップごとに、このメモ
リセル選択動作タイミング信号の活性化タイミングを最
適化することができ、製品歩留まりを向上させることが
できる。

【００６３】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体メモリの全体の構成を概
略的に示す図である。この図１に示す半導体メモリ１に
おいて、周辺回路４は、従来と同様、制御信号発生回路
４ａの制御の下に、アドレス入力ピン（入力ノード）１
５に与えられるロウアドレス信号ビットＲＡ０−ＲＡｋ
から、ロウプログラム信号ＸＨ０−ＸＨｎおよび行ブロ
ック選択信号ＲＢＳを生成するロウアドレス信号変換回
路１３と、制御信号発生回路４ａの制御の下に、スペア
ロウプリチャージ信号／ＳＲＰを生成するスペアロウプ
リチャージ信号発生回路１１と、制御信号発生回路４ａ
からのアレイ活性化信号ＡＣＴに従ってワード線ドライ
ブ信号コントロール信号ＲＸＴを生成するＲＸＴ信号発
生回路８を含む。

【００６４】この発明の実施の形態１に従う半導体メモ
リは、さらに、不良行アドレスをプログラムしかつ擬似
的にヒューズ素子を溶断状態に設定することのできるス
ペアロウ置換回路１０Ａと、テストモード時スペアロウ
置換回路１０Ａのヒューズ素子を擬似的に溶断状態に設
定するための信号を発生するスペアロウ置換ヒューズ擬
似切断モード信号発生回路１２と、その遅延時間が変更
可能な可変遅延回路で構成され、ＲＸＴ信号発生回路８
からの信号ＲＸＴの活性化タイミングを調整するＲＸＴ
タイミング調整回路７と、ＲＸＴタイミング調整回路７
のタイミングを調整する調整信号ＴＭ１〜ＴＭｊ，／Ｔ
Ｍ１〜／ＴＭｊを生成するＲＸＴテストモード信号発生
回路９を含む。

【００６５】このＲＸＴタイミング調整回路７からの遅
延コントロール信号ＲＸＴＤが、ワード線ドライブ信号
発生回路６へ与えられる。ワード線ドライブ信号発生回
路６は、従来と同様、この遅延コントロール信号ＲＸＴ
Ｄとスペアロウ置換回路１０Ａからのスペアロウイネー
ブル信号とに従ってワード線ドライブ信号ＲＸ０−ＲＸ
ｍ，ＳＲＸ０−ＳＲＸｐを生成してロウデコーダ５へ与
える。

【００６６】ロウデコーダ５は、ワード線ドライブ信号
発生回路６からのワード線ドライブ信号とロウアドレス
信号変換回路１３からのプリデコード信号ＸＡ０〜ＸＡ
ｌに従ってアドレス指定されたワード線を選択状態へ駆
動する。メモリセルアレイ２は、ノーマルメモリセルが
行列状に配列されるノーマルメモリセルアレイ２ｎと、
スペアメモリセルが行列状に配列されるスペアメモリセ
ルアレイ２ｓを含む。

【００６７】この図１に示す半導体メモリの構成におい
ては、スペアロウ置換回路１０Ａの不良行アドレスのプ
ログラムを、そこに含まれるスイッチング素子（トラン
スミッションゲート）を用いてスペアロウ置換ヒューズ
擬似切断モード信号発生回路１２の制御の下に擬似的に
実行する。これにより、不良行アドレスプログラム用の
ヒューズ素子を擬似的に溶断状態とする。スペアロウイ
ネーブル信号ＳＲＥ０−ＳＲＥｐをテストモード時、活
性状態へ駆動して、ノーマルロウイネーブル信号ＮＲＥ
とＲＸＴタイミング調整回路７からの遅延コントロール
信号ＲＸＴＤのタイミング関係を測定する。不良行アド
レスのレーザトリミングによるプログラム前に、不良行
アドレスのプログラムにより新たな不良モードが発生す
るか否かを判定することができる。

【００６８】また、ＲＸＴタイミング調整回路７によ
り、このワード線ドライブ信号の活性化タイミングを調
整することにより、ワード線ドライブ信号コントロール
信号の活性化タイミングを最適化することができる。こ
の最適化の後、たとえばヒューズ素子を用いて活性化タ
イミング（遅延時間）をプログラムすることにより、不
良ロウアドレスのアドレス値がいずれであっても、正確
に動作する半導体メモリを得ることができ、製品歩留ま
りを改善することができる。

【００６９】図２は、図１に示すスペアロウ置換回路１
０Ａの構成を概略的に示す図である。図２において、こ
のスペアロウ置換回路１０Ａは、メモリセルアレイの行
ブロック各々に対応して設けられ、（ｐ＋１）個のスペ
ア判定回路２０−０〜２０−ｐを含む。これらのスペア
判定回路２０−０〜２０−ｐから、スペアロウイネーブ
ル信号ＳＲＥ０〜ＳＲＥｐがそれぞれ出力される。

【００７０】スペアロウ判定回路２０−０〜２０−ｐの
構成は同じであり、図２においては、スペアロウ判定回
路２０−０の構成を代表的に示す。スペアロウ判定回路
２０−０は、ノードＮＤａに並列に接続されるヒューズ
素子Ｈ０〜Ｈｎと、これらのヒューズ素子Ｈ０〜Ｈｎと
直列にそれぞれ接続され、それぞれ擬似切断モード信号
ＸＴ０，／ＸＴ０〜ＸＴｎ，／ＸＴｎに応答して選択的
に導通状態に設定されるトランスミッションゲートＳＴ
０〜ＳＴｎと、トランスミッションゲートＳＴ０〜ＳＴ
ｎと接地ノードの間にそれぞれ接続され、ゲートにプロ
グラム信号ＸＨ０〜ＸＨｎをそれぞれ受けるｎチャネル
ＭＯＳトランジスタＮＸ０〜ＮＸｎを含む。

【００７１】トランスミッションゲートＳＴ０〜ＳＴｎ
を選択的に非導通状態とすることにより、対応のヒュー
ズ素子を溶断状態に設定した状態が擬似的に実現され
る。これにより、ヒューズ素子Ｈ０〜Ｈｎのレーザトリ
ミング工程前に、テスタを用いて、スペアロウイネーブ
ル信号ＳＲＥ０〜ＳＲＥｐの活性化タイミングとワード
線ドライブ信号コントロール信号ＲＸＴの活性化タイミ
ングの最適化を行なうことができる。

【００７２】図３は、図１に示すスペアロウ置換ヒュー
ズ擬似切断モード信号発生回路１２の構成の一例を示す
図である。図３において、擬似切断モード信号発生回路
１２は、互いに直列に接続されるシフトレジスタ１２−
０〜１２−ｎを含む。シフトレジスタ１２−ｎの出力信
号ＸＴｎが、初段シフトレジスタ１２−０にフィードバ
ックされる。すなわち、この図３に示すスペアロウ置換
ヒューズ擬似切断モード信号発生回路１２は、テストパ
ルス信号ＴＰに従って、シフトレジスタ１２−０におい
てリセット信号ＲＳＴにより初期設定された信号を順次
シフトし、擬似切断モード信号ＸＴｉ，／ＸＴｉを生成
する。

【００７３】図４は、図３に示す初段のシフトレジスタ
１２−０の構成の一例を示す図である。図４において、
シフトレジスタ１２−０は、テストパルス信号ＴＰに従
って与えられた信号を転送するトランスファゲート１２
ａと、トランスファゲート１２ａから与えられた信号を
反転して擬似切断モード信号／ＸＴ０を生成するインバ
ータ１２ｂと、インバータ１２ｂの出力信号を反転して
擬似切断モード信号ＸＴ０を生成するインバータ１２ｃ
と、補のテストパルス信号／ＴＰに従って導通しインバ
ータ１２ｃの出力信号を転送するトランスファゲート１
２ｆと、インバータ１２ｂの出力信号を反転してインバ
ータ１２ｂの入力へ転送するインバータ１２ｄと、リセ
ット信号ＲＳＴに従って導通し、インバータ１２ｂの入
力を接地電圧レベルに放電するリセット用のｎチャネル
ＭＯＳトランジスタ１２ｅを含む。

【００７４】シフトレジスタ１２−１〜１２−ｎの各々
は、その入力段にリセット信号ＺＲＳＴに応答して導通
し、インバータ１２ｂの入力部を電源電圧Ｖｃｃレベル
にするｐチャネルＭＯＳトランジスタ１２ｆを含む。他
の構成は、シフトレジスタ１２−０と同じである。

【００７５】したがって、この図３に示すシフトレジス
タ回路においては、初期化時、シフトレジスタ１２−０
から出力される擬似切断モード信号ＸＴ０がＬレベル、
擬似切断モード信号／ＸＴ０がＨレベルとなり、シフト
レジスタ１２−１〜１２−ｐからの擬似切断モード信号
ＸＴ１〜ＸＴｎがＨレベル、擬似切断モード信号／ＸＴ
１〜／ＸＴｎがすべてＬレベルとなる。したがって、ス
ペア判定回路において、トランスミッションゲートＳＴ
０のみが導通状態となり、トランスミッションゲートＳ
Ｔ１〜ＳＴｎがすべて非導通状態となる。テストパルス
信号ＴＰに従って順次トランスミッションゲートを１つ
ずつ導通状態に設定することができ、スペア判定回路２
０−０〜２０−ｐ各々において最悪ケースでスペアロウ
イネーブル信号ＳＲＥ０〜ＳＲＥｐをＬレベルへ駆動す
ることができる。これにより、タイミング信号ＲＸＴと
ノーマルロウイネーブル信号ＮＲＥとのタイミングの関
係を設定することができる。

【００７６】なお、通常動作モード時においては、スペ
ア判定回路のトランスミッションゲートＳＴ０〜ＳＴｎ
はすべて導通状態に設定する必要がある。そこで、図４
に示すように、シフトレジスタ１２−０〜１２−ｎ各々
において、テストモード完了時、テスト指示信号ＴＥＳ
ＴがＬレベルになると導通し、インバータ１２ｃの入力
を電源電圧Ｖｃｃレベルにプリチャージするｐチャネル
ＭＯＳトランジスタ１２ｘを設ける。これにより、通常
動作モード時には、テストモード信号ＴＥＳＴはＬレベ
ルであり、ＭＯＳトランジスタ１２ｘにより、擬似切断
モード信号／ＸＴ０〜／ＸＴｎはすべてＨレベルとな
り、また擬似切断モード信号ＸＴ０〜ＸＴｎがすべてＬ
レベルとなり、トランスミッションゲートＳＴ０〜ＳＴ
ｎがすべて導通状態に維持される。

【００７７】なお、シフトレジスタ１２−０〜１２−ｎ
の出力信号に従ってスペア判定回路２０−０〜２０−ｐ
それぞれにおいて１つのトランスミッションゲートを導
通状態にして、スペアロウイネーブル信号ＳＲＥ０〜Ｓ
ＲＥｐをＬレベルへ駆動して最悪ケースを測定する構成
が用いられてもよい。

【００７８】また、１つのシフトレジスタ回路の出力信
号を、スペア判定回路を示す信号でデコードして、各ス
ペア判定回路２０−０〜２０−ｐそれぞれが順次テスト
される構成が用いられてもよい。

【００７９】なお、テストモード指示信号ＴＥＳＴは、
通常の半導体メモリにおいてよく知られている、外部制
御信号のタイミングおよびアドレスキーの条件を用いて
設定されてもよい。クロック同期型半導体記憶装置の場
合においても、特殊動作モードを指定するため、いわゆ
る「ＷＣＢＲ＋アドレスキー」条件が設定されており、
このモードに従ってテストモード擬似切断モードが設定
されてもよい。

【００８０】スペア判定回路２０−０〜２０−ｐが、１
つずつ順次テストされる場合、テストされるスペア判定
回路のスペアロウイネーブル信号のみがＨレベルからＬ
レベルへ駆動され、残りのスペアロウイネーブル信号は
強制的にＬレベルに固定される必要があるが、スペア判
定回路２０−０〜２０−ｐが同時にテストされる場合に
は、このスペアロウイネーブル信号ＳＲＥ０〜ＳＲＥｐ
の強制的なＬレベルへのセットは必要がない。

【００８１】［擬似切断モード信号発生回路の構成２］
図５は、図１に示すスペアロウ置換ヒューズ擬似切断モ
ード信号発生回路１２の他の構成を概略的に示す図であ
る。図５に示すスペアロウ置換ヒューズ擬似切断モード
信号発生回路１２は、外部から与えられる不良行アドレ
スＦＸ０〜ＦＸｎをテストモード指示信号ＴＥＳＴの活
性化に応答して取込み、導通制御信号ＸＴ０，／ＸＴ０
〜ＸＴｎ，／ＸＴｎを生成するレジスタ回路１２ｒを含
む。このレジスタ回路１２ｒは、スペア判定回路２０−
０〜２０−ｐにそれぞれ対応して設けられてもよい。不
良行アドレス信号ＦＸ０〜ＦＸｎは、テストモード指示
信号ＴＥＳＴの活性化時、特定のピン端子（アドレス信
号等）を介して与えられる。ピン端子の数が足らない場
合、このレジスタ回路１２ｒは、シフトレジスタ構成と
されて、順次不良行アドレス信号ＦＸ０〜ＦＸｎをラッ
チする構成であってもよい。

【００８２】ウエハテスト完了時においては、不良メモ
リセルの存在の有無、救済の可否、および不良行アドレ
スがすべて検出されている。したがって、このウエハテ
スト完了時、不良行アドレス信号ＦＸ０〜ＦＸｎを、ス
ペア判定回路２０−０〜２０−ｐそれぞれに対して設け
られたレジスタ回路１２ｒに設定して、擬似切断モード
信号ＸＴ０，／ＸＴ０〜ＸＴｎ，／ＸＴｎを選択的に活
性／非活性状態に設定する。これにより、トランスミッ
ションゲートＳＴ０〜ＳＴｎが選択的に導通／非導通状
態となり、等価的にヒューズ素子Ｈ０〜Ｈｎがプログラ
ムされた状態が実現される。この状態で、半導体メモリ
をテストすることにより、スペアロウイネーブル信号Ｓ
ＲＥ０〜ＳＲＥｐによるノーマルロウイネーブル信号Ｎ
ＲＥの活性化タイミングとワード線ドライブ信号コント
ロール信号ＲＸＴのタイミングの関係を測定することが
できる。実際のプログラム状態を実現でき、溶断する必
要のないヒューズ素子の溶断の影響を見る必要がなく、
テスト時間が短縮される。

【００８３】なお、このレジスタ回路１２ｒにおいて
も、テストモード指示信号ＴＥＳＴが非活性状態となる
通常動作モード時においては、この擬似切断モード信号
ＸＴ０，／ＸＴ０〜ＸＴｎ，／ＸＴｎの状態は、トラン
スミッションゲートＳＴ０〜ＳＴｎはすべて導通状態と
なる状態にリセットされる。

【００８４】この図５に示す構成の場合、チップごと
に、実際に使用される不良行アドレスに応じてノーマル
ロウイネーブル信号ＮＲＥとワード線ドライブ信号コン
トロール信号ＲＸＴのタイミング関係を調整することが
でき、十分な動作マージンを確保して、最適なワード線
ドライブ信号コントロール信号ＲＸＴの活性化タイミン
グを調整することが、以下に説明するように可能とな
る。

【００８５】なお、擬似切断モード信号ＸＴ０，／ＸＴ
０〜ＸＴｎ，／ＸＴｎを利用することにより、不良行救
済時、不良行アドレスにより正確に、不良行が救済され
るか否かの判定をも行なうことができる。

【００８６】図６は、図１に示すＲＸＴタイミング調整
回路７の構成の一例を示す図である。図６において、タ
イミング調整回路７は、ＲＸＴ信号発生回路８からのワ
ード線ドライブ信号コントロール信号ＲＸＴを受ける複
数の縦列接続される遅延回路ＤＲ１〜ＤＲｊと、これら
の遅延回路ＤＲ１〜ＤＲｊそれぞれと並列に設けられ、
テストモード指示信号ＴＭ１，／ＴＭ１〜ＴＭｊ，／Ｔ
Ｍｊに従って選択的に導通状態となるトランスミッショ
ンゲートＳＳ１〜ＳＳｊと、遅延回路ＤＲ１〜ＤＲｊそ
れぞれに対応して設けられかつ対応のトランスミッショ
ンゲートＳＳ１〜ＳＳｊと直列に接続されるヒューズ素
子ＨＲ１〜ＨＲｊを含む。

【００８７】ここで、ＲＸＴ信号発生回路８の出力駆動
力は、遅延回路ＤＲ１〜ＤＲｊの出力駆動力よりも十分
大きいとする。これにより、トランスミッションゲート
ＳＳ１〜ＳＳｊ導通時、遅延回路ＤＲ１〜ＤＲｊの信号
が導通状態のトランスミッションゲートを介してフィー
ドバックされることなく、トランスミッションゲートＳ
Ｓ１〜ＳＳｊは、導通時、対応の遅延回路を短絡し、信
号ＲＸＴを、ＲＸＴ信号発生回路８の出力駆動力に従っ
て伝達する。

【００８８】信号ＲＸＴのタイミング調整時において
は、タイミング調整テストモード指示信号に従って、信
号ＴＭ１−ＴＭｊ，および／ＴＭ１−／ＴＭｊを選択的
にＨレベル、Ｌレベルに設定し、トランスミッションゲ
ートＳＳ１〜ＳＳｊを選択的に非導通状態に設定する。
これにより、ヒューズ素子ＨＲ１〜ＨＲｊを含む短絡経
路が、このタイミング調整回路７において選択的に形成
される。遅延回路ＤＲ１〜ＤＲｊは、それぞれ与えられ
た信号をそれぞれの固有の遅延時間遅延して出力する。

【００８９】信号ＴＭ１〜ＴＭｉ（ｉ≦ｊ）をＨレベル
に設定し、信号ＴＭ（ｉ＋１）〜ＴＭｊをＬレベルに設
定する。信号／ＴＭ１〜／ＴＭｉをＨレベルに設定し、
信号／ＴＭ（ｉ＋１）〜／ＴＭｊをＬレベルに設定す
る。この状態においては、トランスミッションゲートＳ
Ｓ１〜ＳＳｉが導通状態、トランスミッションゲートＳ
Ｓ（ｉ＋１）〜ＳＳｊが非導通状態となる。したがっ
て、遅延回路ＤＲ１〜ＤＲｉが短絡され、信号ＲＸＴは
これらの遅延回路ＤＲ１〜ＤＲｉをバイパスされて、遅
延回路ＤＲ（ｉ＋１）へ伝達される。したがって、この
場合、信号ＲＸＴは、遅延回路ＤＲ（ｉ＋１）〜ＤＲｊ
により遅延されて、遅延制御信号ＲＸＴＤが生成され
る。信号ＴＭ１〜ＴＭｊ，／ＴＭ１〜／ＴＭｊにより、
トランスミッションゲートＳＳ１〜ＳＳｊを順次非導通
状態に設定し、このタイミング調整回路７の遅延時間
を、順次遅延回路ＤＲ１〜ＤＲｊの１段分ずつ長くす
る。各状態において、この半導体メモリが正常に動作す
るか否かを測定する。信号ＲＸＴＤのタイミングのみを
測定する場合、単に正常ワード線にメモリセルを書込
み、書込んだメモリセルデータを読出して、その読出デ
ータが書込んだデータと一致しているか否かを判定する
ことにより半導体メモリが正常に動作するか否かが測定
される。または、これに代えて後に説明するように、パ
ッドを介して信号ＲＸＴＤおよびＮＲＥを外部で観測す
る。測定結果に基づき、タイミング調整回路７のタイミ
ング調整を行ない、信号ＲＸＴＤのタイミングを最適化
する。信号ＲＸＴＤの活性化タイミングを早くすること
により、ワード線が選択されるタイミングが早くなり、
十分な大きさの読出電圧がビット線上に現われ、センス
マージンが改善される。このタイミング調整回路７のワ
ード線ドライブ信号コントロール信号ＲＸＴに対するタ
イミング調整を、先のスペアロウ置換回路１０Ａにおけ
るスペアロウイネーブル信号ＳＲＥ０〜ＳＲＥｐの活性
化タイミングと組合わせることにより、不良行アドレス
プログラム時における信号ＲＸＴＤのタイミングの最適
化を図る。

【００９０】通常動作モード時においては、信号ＴＭ１
−ＴＭｊがＬレベル、信号／ＴＭ１−／ＴＭｊがＨレベ
ルに設定され、トランスミッションゲートＳＳ１〜ＳＳ
ｊがすべて導通状態に設定される。タイミング調整テス
トにより、短絡すべき遅延回路を判別するために、短絡
すべき遅延回路に対応して設けられたヒューズ素子ＨＲ
１〜ＨＲｉを残して残りのヒューズ素子を溶断する。こ
れにより、タイミング調整テスト時において決定された
信号ＲＸＴＤの最適タイミングを固定的にプログラムす
ることができ、正常に動作する半導体メモリが得られ、
製品歩留まりが改善される。

【００９１】図７は、図６に示す信号ＴＭ１，／ＴＭ１
〜ＴＭｊ，／ＴＭｊを発生する部分の構成を概略的に示
す図である。図７において制御信号発生部は、ＲＸＴタ
イミング調整テストモード指示信号ＴＥＳＴＲに従って
初期設定され、テストパルス信号ＴＰに従って順次シフ
ト動作を行なって導通制御信号ＴＭ１，／ＴＭ１〜ＴＭ
ｊ，／ＴＭｊを生成するシフトレジスタ回路２７ｂを含
む。

【００９２】シフトレジスタ回路２７ｂは、図３，４に
示すシフトレジスタ回路と同様の構成を備える。ただ
し、図３に示すシフトレジスタ回路と異なり、最終段か
ら入力段へのフィードバックループは存在しない。テス
トモード指示信号ＴＥＳＴＲの活性化に応答して初期設
定され、次いでテストパルス信号ＴＰに従ってシフト動
作を行なう。これにより、順次トランスミッションゲー
トＳＳ１〜ＳＳｊが順次１つずつ導通状態または非導通
状態へ駆動される。トランスミッションゲートＳＳ１〜
ＳＳｊをすべて導通状態にし、順次トランスミッション
ゲートＳＳｊからトランスミッションゲートＳＳ１に向
かって非導通状態に設定するか、または、トランスミッ
ションゲートＳＳ１〜ＳＳｊをすべて非導通状態に設定
した後、トランスミッションゲートＳＳ１からトランス
ミッションゲートＳＳｊに向かって順次トランスミッシ
ョンゲートを導通状態に設定する。トランスミッション
ゲートの導通／非導通シーケンスに従って、シフトレジ
スタ回路２７ｂの信号シフト方向が設定される。たとえ
ば、図４に示す構成と同様の構成を利用した場合、トラ
ンスミッションゲートＳＳ１からトランスミッションゲ
ートＳＳｊに向かって順次トランスミッションゲートを
オフ状態へ駆動することができ、このタイミング調整回
路７の遅延時間を順次長くすることができる。

【００９３】［タイミング調整回路の変更例］図８は、
ＲＸＴタイミング調整回路７の変更例を概略的に示す図
である。図８において、ＲＸＴタイミング調整回路７
は、互いにカスケード接続される遅延回路ＤＲ１〜ＤＲ
ｊと、遅延回路ＤＲ１〜ＤＲｊの出力部にそれぞれ設け
られ、導通制御信号／ＴＭ１，ＴＭ１〜／ＴＭｊ，ＴＭ
ｊに応答して選択的に導通状態となるトランスミッショ
ンゲートＳＴ１〜ＳＴｊと、初段の遅延回路ＤＲ１の入
力部に設けられ、導通制御信号／ＴＭ０，ＴＭ０に応答
して選択的に導通して、信号ＲＸＴを通過させるトラン
スミッションゲートＳＴ０と、トランスミッションゲー
トＳＴ０〜ＳＴｊそれぞれと出力ノードＮＤｂの間に接
続されるヒューズ素子ＨＳ０〜ＨＳｊを含む。出力ノー
ドＮＤｂから、遅延コントロール信号ＲＸＴＤが出力さ
れる。

【００９４】この図８に示すＲＸＴタイミング調整回路
７の構成においては、トランスミッションゲートＳＴ０
〜ＳＴｊの１つがテスト動作モード時導通状態に設定さ
れる。遅延回路ＤＲ１〜ＤＲｊのうちの１つの遅延回路
の出力信号がトランスミッションゲートにより選択され
て出力ノードＮＤｂに伝達される。通常動作モード時に
おいては、トランスミッションゲートＳＴ０〜ＳＴｊを
すべて導通状態に設定し、ヒューズ素子ＨＳ０〜ＨＳｊ
において１つを残して、残りのヒューズ素子をすべて溶
断する。これにより、トランスミッションゲートＳＴ０
〜ＳＴｊにより擬似的にヒューズ素子を切断状態として
求められた信号ＲＸＴＤの最適タイミングをヒューズ素
子ＨＳ０〜ＨＳｊによりプログラムすることができる。
この図８に示すＲＸＴタイミング調整回路７の構成の場
合、タイミング調整のために溶断すべきヒューズ素子の
数はｊ個と多くなるものの、ＲＸＴタイミング調整回路
の構成要素数を低減することができる。また、信号ＲＸ
Ｔは、遅延回路ＤＲ１〜ＤＲｊを介して一方方向に伝達
されるだけであり、信号ＲＸＴを発生する回路はその出
力駆動力を大きくすることは要求されず、応じて信号Ｒ
ＸＴを発生する部分の回路規模を低減することができ
る。

【００９５】なお、図８に示すＲＸＴタイミング調整回
路７の制御信号ＴＭ０，／ＴＭ０〜ＴＭｊ，／ＴＭｊを
発生する部分の構成としては、図３および図４に示すフ
ィードバックループを有するシフトレジスタ回路と同様
の構成を利用することができる。

【００９６】このＲＸＴタイミング調整回路７として
は、可変遅延回路であり、その遅延時間がヒューズ素子
によりプログラム可能であれば、任意の構成を利用する
ことができる。ヒューズ素子と直列にトランスミッショ
ンゲートを接続することにより、擬似的にヒューズ素子
を溶断状態に設定することができる。

【００９７】図９は、図１に示すワード線ドライブ信号
発生回路６の構成を概略的に示す図である。この図９に
示すワード線ドライブ信号発生回路６の構成において
は、ＡＮＤ回路ＡＧＮが、ＲＸＴタイミング調整回路７
からのコントロール信号ＲＸＴＤとＮＯＲゲートＮＧ０
からのノーマルロウイネーブル信号ＮＲＥと、このロウ
デコーダが設けられる行ブロックを特定する行ブロック
選択信号ＲＢＳを受ける。他の構成は、先の図１５に示
す従来の構成と同じであり、対応する部分には同一参照
番号を付し、その詳細説明を省略する。

【００９８】図９に見られるように、ノーマルメモリセ
ルアレイ内のノーマルワード線に対するワード線ドライ
ブ信号ＲＸ０〜ＲＸｍを生成するＡＮＤ回路ＡＸ０〜Ａ
Ｘｍは、信号ＲＸＴＤ、ＮＲＥおよびＲＢＳを受けるＡ
ＮＤ回路ＡＧＮの出力信号によりイネーブルされる。ス
ペアロウ置換回路１０からのスペアロウイネーブル信号
ＳＲＥ０〜ＳＲＥｐに従って生成されるノーマルロウイ
ネーブル信号ＮＲＥとコントロール信号ＲＸＴＤの活性
化タイミングを最適化する。これにより、ノーマルロウ
イネーブル信号ＮＲＥが活性状態となってからコントロ
ール信号ＲＸＴＤがＨレベルの活性状態へ駆動されるよ
うに構成し、スペアワード線とノーマルワード線が選択
されるのを防止する。

【００９９】図１０は、コントロール信号ＲＸＴＤのタ
イミングを最適化するためのテスト動作の一例を示すフ
ロー図である。以下、図１０を参照して、この信号ＲＸ
ＴＤのタイミング最適化の動作について説明する。

【０１００】まず、ＲＸＴタイミング調整回路７におい
て、その遅延量Ｄを最大値に設定する（Ｄ＝Ｄｍａｘに
設定する）（ステップＳ１）。これは、図６に示すＲＸ
Ｔタイミング調整回路７において、トランスミッション
ゲートＳＳ１〜ＳＳｊをすべて非導通状態に設定する状
態に対応する。

【０１０１】次いで、スペア置換回路１０において、ス
ペア判定回路のそれぞれにおいて１つのトランスミッシ
ョンゲートｉをオン状態（導通状態）に設定する（ステ
ップＳ２）。この状態においては、スペア判定回路にお
いては、１つのトランジスタを用いて、ノーマル行アク
セス時に、その内部ノードＮＤａが放電される。この状
態において、所定のテストを実行する（ステップＳ
３）。このテストとしてはたとえば、以下のテストが考
えられる。ウエハテスト完了時においては、不良行アド
レスは既に判定されている。したがって、この不良行ア
ドレスを除く行アドレスを指定して、データ“１”また
は“０”を書込む。次いで、スペアテストモードとし
て、スペアセルに逆のデータを書込む。この後、ノーマ
ル行へアクセスしてデータを読出し、正常に先に書込ん
だデータが読出されたか否かを判定する。スペアワード
線とノーマルワード線のマルチセレクションが生じた場
合、データ読出時、たとえばデータ“１”が正常にセン
スされず、データ“０”として読出される可能性が高
い。このテストを、所定のノーマルワード線に対して実
行する。または、信号ＲＸＴＤおよびＮＲＥをパッドを
介して外部でモニタする。

【０１０２】次いで、このテスト結果に従って不良が発
生したか否かを判定する（ステップＳ４）。不良が発生
した場合、マルチセレクションが生じているため、その
遅延時間Ｄが最大値Ｄｍａｘであるか否かの判定が行な
われる（ステップＳ５）。信号ＲＸＴＤの遅延時間が最
大状態において不良が発生した場合これより遅く、信号
ＲＸＴＤを遅くすることはできない。したがって、この
場合には、この半導体メモリは救済不可であると判定さ
れてテストが完了する。

【０１０３】一方、遅延時間Ｄが最大値ではない場合に
は、前のテストサイクルにおいては、正常であるため、
前のサイクルにおける遅延時間Ｄ＋Ｄｕを記憶する。こ
こで、遅延時間Ｄｕは、ＲＸＴタイミング調整回路にお
ける単位遅延時間に等しく、遅延回路ＤＲ１〜ＤＲｊの
それぞれの有する遅延時間に等しい（ステップＳ６）。
このステップＳ６が完了すると、この半導体メモリにつ
いてのテストは完了する。

【０１０４】ステップＳ４において不良が発生していな
い場合には、次いでスペア置換回路において次のトラン
スミッションゲートをオン状態とするために、その制御
信号を切換える（ｉ＝ｉ＋１）（ステップＳ７）。ステ
ップＳ７において次に導通状態とすべきトランスミッシ
ョンゲートが、最後のトランスミッションゲートを越え
たトランスミッションゲートを示しているか否かの判定
が行なわれる（ステップＳ８）。まだすべてのトランス
ミッションゲートがスペア置換回路においてオン状態と
されていない場合、再びステップＳ３に戻りテストが繰
返し実行される。ステップＳ８において、最後のトラン
スミッションゲートについてテストが行なわれ、その状
態で不良が発生していない場合には、次のテストに備え
るため、遅延時間Ｄを１単位遅延時間Ｄｕだけ短くする
（ステップＳ９）。この新たに設定された遅延時間Ｄが
負であるか否かの判定が行なわれる（ステップＳ１
０）。この遅延時間Ｄが負の場合には、ＲＸＴタイミン
グ調整回路における遅延時間が０の状態についてまでテ
ストが行なわれたことを示しており、このときの遅延時
間Ｄ（Ｄ＝０）を記憶する（ステップＳ１１）。一方、
まだ遅延時間が最小値（＝０）に到達していない場合に
は再びステップＳ２に戻り、各スペア判定回路のトラン
スミッションゲートを順次オン状態としてテストを繰返
し実行する。これらのテスト動作を繰返し実行すること
により、この半導体メモリにおいて、不良行アドレス救
済時において、不良が発生するか否かの判定が行なわ
れ、その判定が救済可能であるか否かの判定も併せて行
なわれる。

【０１０５】ステップＳ６およびステップＳ１１完了後
においては、この記憶した遅延時間Ｄに従ってＲＸＴタ
イミング遅延回路の遅延時間を次工程のレーザトリミン
グ（ＬＴ）においてヒューズブローによりプログラミン
グする。

【０１０６】これにより、半導体メモリの製造プロセス
のばらつきなどが生じその動作特性が変動されても、信
号ＲＸＴＤを最適タイミングで活性化することができ、
スペアワード線およびノーマルワード線のマルチセレク
ションを防止することができ、製品歩留まりを改善する
ことができる。

【０１０７】なお、ステップＳ１においては信号ＲＸＴ
Ｄの遅延Ｄを最大値Ｄｍａｘに設定しているが、最小値
Ｄｍｉｎに設定して、テストを行なってもよい。この場
合、遅延時間Ｄが順次長くされる。

【０１０８】［テスト動作の変更例］図１１は、この発
明に従うテスト動作の変更例を示すフロー図である。以
下、図１１を参照して、この変更例のテスト動作につい
て説明する。

【０１０９】まず、ＲＸＴタイミング調整回路７におい
て、この遅延時間Ｄを最大値Ｄｍａｘに設定する（ステ
ップＳ２０）。次いで、ウエハテストにおいて識別した
不良行アドレスを、スペア置換回路に擬似的にトランス
ミッションゲートを用いてプログラムする（ステップＳ
２１）。この状態においては、スペア置換回路におい
て、使用されるスペア行すべてに対する不良行アドレス
がすべてプログラムされる。１つのヒューズプログラム
回路において、複数のヒューズ素子が擬似的に導通状態
に設定される場合がある。１つのヒューズ素子を介して
放電するアドレスを設定してテストする（不良アドレス
のプログラム信号ＸＨ０−ＸＨｎにより検出可能）。こ
の場合、スペア判定回路２０−０〜２０−ｐにおいて順
次１つのヒューズ素子を介して放電するようにアドレス
設定してテストする。各スペア判定回路２０−０〜２０
−ｐにおいて、導通状態のトランスミッションゲートに
対し、順次１つのヒューズ素子を介して放電が行なわれ
るようにアドレス設定してテストが行なわれてもよい
（１つのスペア判定回路で複数回の放電テスト）。この
状態でテストを実行する（ステップＳ２２）。実行する
テスト内容は、先の図１０に示すフローにおいて説明し
たものと同じでよい。このテスト結果に従って不良が発
生したか否かを判定する（ステップＳ２３）。不良発生
時においては、その遅延時間Ｄが最大値Ｄｍａｘである
か否かの判定が行なわれる（ステップＳ２４）。遅延時
間が最大値であれば、これ以上遅延時間を大きくするこ
とができないため、この半導体メモリは、不良行アドレ
スをプログラムすると不良が発生し、その不良が救済不
可であるため、テスト動作は完了する。一方、遅延時間
Ｄが最大値Ｄｍａｘでない場合には、その前のテストサ
イクルにおける遅延時間（Ｄ＋Ｄｕ）を記憶する（ステ
ップＳ２５）。

【０１１０】ステップＳ２３において不良が発生してい
ない場合には、ＲＸＴタイミング調整回路７の遅延時間
Ｄをタイミング時間Ｄｕだけ短くする（ステップＳ２
６）。この新たに設定された遅延時間Ｄが負であるか否
かの判定が行なわれる（ステップＳ２７）。新たに設定
された遅延時間Ｄが負であれば、ＲＸＴタイミング調整
回路のすべての遅延時間についてのテストが完了し、最
小遅延時間（Ｄ＝０）において、不良が発生していない
ため、テストサイクルにおいて設定された遅延時間Ｄ
（Ｄ＝Ｄｍｉｎ（：最小遅延値））を記憶する（ステッ
プＳ２７）。

【０１１１】ステップＳ２７において、まだすべての遅
延時間についてのテストが行なわれていない場合には、
再びステップＳ２２に戻ってテストを実行し、判定動作
および遅延時間の変更を繰返し実行する。

【０１１２】すべてのテストが完了すると、このプログ
ラムされた不良行アドレスに従って最適なタイミングで
活性化されるＲＸＴタイミング調整回路の遅延時間が検
出される。次工程のレーザトリミング工程（ＬＴ工程）
でヒューズブローを行ない、不良行アドレスのプログラ
ムおよびＲＸＴタイミング調整回路の遅延時間のプログ
ラムを実行する。これにより、各チップごとに、その不
良ロウアドレスに応じてワード線ドライブ信号コントロ
ール信号を最適なタイミングで活性化することができ
る。これにより、動作マージンが拡大されまた不良の発
生を防止することができる。

【０１１３】図１０および図１１に示すテスト動作は、
各メモリ行ブロックごとに順次実行される。このメモリ
行ブロック単位でのテストの実行時、行ブロックごと
に、信号ＲＸＴＤの最適タイミングを検出するテスト動
作が行なわれてもよく、また同じ遅延時間Ｄですべての
メモリ行ブロックをテストした後、すべてのメモリ行ブ
ロックにおいて不良が発生しない場合、この遅延時間を
短くして再びすべてのメモリ行ブロックについて順次テ
ストが実行される構成が用いられてもよい。

【０１１４】また、図１１のステップＳ２４において、
“ＹＥＳ”と判定されたとき、別の救済アドレスをプロ
グラムすることによりスペア判定回路の救済アドレスを
変更することにより、救済可能となる場合もあり、この
追加ステップ（別の救済アドレス設定）が付加されても
よい。

【０１１５】たとえば、ワード線駆動信号ＲＸ０に対す
るワード線が不良であり、スペアワード線駆動信号ＳＲ
Ｘ０に対するスペアワード線ＳＷＬ０で置換した場合、
あるアドレスでスペアロウイネーブル信号ＳＲＥ０がＬ
レベルに放電されるのが遅く、ノーマルロウイネーブル
信号ＮＲＥがＨレベルに立上がるタイミングが遅く、コ
ントロール信号ＲＸＴＤとのタイミングが一致しなくな
る場合が生じることがある。ワード線駆動信号ＲＸ０に
対するワード線の置換先をスペアワード線駆動信号ＳＲ
Ｘ１に対するスペアワード線に変更する。スペア判定回
路の動作条件（トランジスタパラメータ）により、スペ
アロウイネーブル信号ＳＲＥ１の立下がりタイミングを
調整でき、応じてノーマルロウイネーブル信号ＮＲＥと
コントロール信号ＲＸＴＤとのタイミング調整を実現す
ることができる場合もある。実際のヒューズブロー工程
前に救済用スペアロウの割当てを変更できる。また、コ
ントロール信号ＲＸＴＤの活性化タイミングを最も早い
タイミングに設定することもでき、救済不可の不良を低
減することができかつ最適動作タイミングの設定もでき
る。

【０１１６】図１２は、この発明の実施の形態１の変更
例の構成を概略的に示す図である。図１２に示す構成に
おいては、テストモード指示信号ＴＥＳＴに従って導通
し、コントロール信号ＲＸＴＤおよびノーマルロウイネ
ーブル信号ＮＲＥをそれぞれパッドＰＤａおよびＰＤｂ
に伝達するトランスミッションゲートＳＸａおよびＳＸ
ｂが設けられる。パッドＰＤａおよびＰＤｂは、単に対
応の行ブロック近傍の空き領域に設けられる。ピン端子
に接続はされない。ウエハレベルでのテスト時において
は、プローブが接触する領域が準備されていれば、その
内部信号を外部でモニタすることができる。したがっ
て、テストモード時、このコントロール信号ＲＸＴＤお
よびノーマルロウイネーブル信号ＮＲＥをパッドＰＤａ
およびＰＤｂに伝達し、そのタイミング関係を外部でモ
ニタすることにより、正確にタイミングのミスマッチの
識別および最適化を実現することができる。

【０１１７】また、テスト動作時に発生する不良が、別
の機能不良に起因する不良であるのか不明な場合が考え
られる。前述のように信号ＲＸＴＤおよびＮＲＥを直接
モニタすることにより、正確にこれらの信号のタイミン
グ関係を判定できる。

【０１１８】なお、コントロール信号ＲＸＴＤは、行ブ
ロックに対し共通に与えられている（ワード線ドライブ
信号発生回路へは、行ブロック選択信号ＲＢＳが与えら
れている）。したがって、コントロール信号ＲＸＴＤを
１つのパッドＰＤａから読出し、行ブロックそれぞれに
対して設けられたスペア判定回路からのノーマルロウイ
ネーブル信号ＮＲＥを各行ブロックから並列に読出すこ
とにより、一度に、複数の行ブロックについてこの信号
ＲＸＴＤおよびＮＲＥのタイミング関係を判定すること
ができる（ノーマルロウイネーブル信号ＮＲＥは、行ブ
ロック選択信号ＲＢＳとは独立に生成される。また不良
行アドレスも行ブロック選択信号ＲＢＳとは独立であ
る）。したがって、この図１２に示すように、ノーマル
ロウイネーブル信号ＮＲＥに対するパッドＰＤｂを各行
ブロックそれぞれに対して設けておくことにより、複数
の行ブロックに対して同時にタイミング検出を行なうこ
とができ、テスト時間が大幅に短縮される。

【０１１９】なお、パッドＰＤａは全部ブロック共通で
あってもよく、所定数の行ブロックに１つ設けられても
よい。

【０１２０】［他の適用例］上述の説明において、スペ
ア行の救済は、行ブロック単位で行なわれている。すな
わち、１つの行ブロックにおいてノーマル行とスペア行
とが設けられている。しかしながら、たとえば「フレキ
シブルリダンダンシー」と呼ばれるように、１つのスペ
ア行を複数の行ブロックが使用することができる構成に
対しても、スペア判定結果に従ってノーマルロウデコー
ダのデコード動作を制御する構成が利用される限り、本
発明は適用可能である。

【０１２１】また、不良コラム判定結果とコラムデコー
ダイネーブル信号とに従ってノーマル列を選択するため
のノーマルコラムデコーダおよびスペア列を選択するた
めのスペアコラムデコーダの一方を活性化する構成の場
合、このコラムデコーダイネーブル信号のタイミング
を、スペアコラム判定結果に対して最適化する構成に
も、本発明は適用可能である。

【０１２２】また、本発明は、ワード線ドライブコント
ロール信号ＲＸＴに従ってワード線を選択状態へ駆動す
るタイミングが決定される構成であれば、ロウデコーダ
およびスペアコラムデコーダの具体的構成にかかわら
ず、適用可能である。

【０１２３】また、スペア判定回路の構成としては、ア
ドレス変換せずに、不良アドレスをプログラムする構成
であってもよい。

【０１２４】

【発明の効果】以上のように、この発明に従えば、不良
アドレスを、トランスミッションゲートを用いて擬似的
にプログラム可能としているため、任意の不良アドレス
プログラム時において内部回路が正常に動作するか否か
をテストすることができる。

【０１２５】また、メモリセル選択動作タイミングの遅
延時間を変更可能とし、その遅延時間を、そのトランス
ミッションゲートで擬似的に設定することが可能なよう
にしているため、タイミングマージンなどを容易に検出
することができる。

【０１２６】また、これらの特徴を組合わせることによ
り、製造プロセスパラメータのばらつきに起因するトラ
ンジスタ性能のずれおよび設計マージン不足などが生じ
ても、最適なタイミングでメモリセル選択動作指示信号
の活性化タイミングを最適化することができ、設計変更
およびマスク改定を行なうことなく回路パラメータを各
チップの特徴に合わせて修正することができ、製造歩留
まりを向上させることができる。

【０１２７】すなわち、請求項１に係る発明に従えば、
不良アドレスのプログラムを行なうための溶断可能なリ
ンク素子と直列にスイッチング素子を設け、このスイッ
チング素子を選択的に非導通状態とするように構成して
いるため、容易に、不良アドレスをプログラムした状態
での内部回路動作をエミュレートすることができ、内部
不良を検出することができる。

【０１２８】請求項２に係る発明に従えば、アドレス指
定されたメモリセルへ選択する選択回路へ与えられるメ
モリセル選択動作タイミング信号を可変遅延回路を介し
て発生させ、特定動作モード時この可変遅延回路の遅延
時間を選択的に設定するように構成しているため、この
特定動作モード時に、タイミング信号の活性化タイミン
グの最適タイミングを検出することができる。

【０１２９】請求項３に係る発明に従えば、請求項２の
可変遅延回路を、カスケード接続される複数の遅延段そ
れぞれに対応してタイミング制御回路からの出力信号に
従って導通／非導通が設定される複数のスイッチング素
子で構成しているため、簡易な回路構成で容易に可変遅
延回路の遅延時間を設定することができる。

【０１３０】請求項４に係る発明に従えば、請求項２の
可変遅延回路にさらに、この遅延時間を固定的にプログ
ラムするための遅延プログラム回路を設けているため、
特定動作モード時に検出された最適動作タイミングでこ
の半導体記憶装置を通常動作モード時動作させることが
可能となり、各チップごとに、最適なタイミングでタイ
ミング信号を活性化させることができる。

【０１３１】請求項５に係る発明に従えば、不良アドレ
スが不良行アドレスであり、メモリセル選択動作タイミ
ング信号は、ワード線ドライブ信号コントロール信号で
あり、自由に、スペア判定時にノーマルロウイネーブル
信号とワード線ドライブ信号コントロール信号の活性化
のタイミングを最適化することができ、ノーマル行とス
ペア行が選択されるマルチセレクションを防止すること
ができる。

【０１３２】請求項６に係る発明に従えば、請求項４の
可変遅延回路を複数のカスケード接続される遅延段で構
成し、この遅延段それぞれに対応して複数の溶断可能な
リンク素子を設けてこのリンク素子の溶断／非溶断によ
り可変遅延回路の遅延時間を設定しているため、不良ビ
ット救済時のレーザトリミング工程時に同様に、この可
変遅延回路の可変時間を設定することができる。

【図面の簡単な説明】

【図１】 この発明に従う半導体記憶装置の要部の構成
を概略的に示す図である。

【図２】 図１に示すスペアロウ置換回路の構成を概略
的に示す図である。

【図３】 図２に示すスペアロウ置換回路に対する制御
信号発生部の構成の一例を示す図である。

【図４】 図３に示すシフトレジスタの構成の一例を示
す図である。

【図５】 図２のスペアロウ置換回路に対する制御信号
発生部の変更例の構成を概略的に示す図である。

【図６】 図１に示すＲＸＴタイミング調整回路の構成
の一例を示す図である。

【図７】 図６に示す制御信号を発生する部分の構成の
一例を示す図である。

【図８】 図１に示すＲＸＴタイミング調整回路の変更
例の構成を概略的に示す図である。

【図９】 図１に示すワード線ドライブ信号発生回路の
構成の一例を示す図である。

【図１０】 この発明に従う半導体記憶装置のテスト動
作を示すフロー図である。

【図１１】 この発明に従うテスト動作の変更例の動作
を示すフロー図である。

【図１２】 この発明に従う半導体記憶装置のテスト動
作の他の変更例を示す図である。

【図１３】 従来の半導体記憶装置の要部の構成を概略
的に示す図である。

【図１４】 図１３に示すスペアロウ置換回路の構成の
一例を示す図である。

【図１５】 図１３に示すワード線ドライブ信号発生回
路の構成の一例を示す図である。

【図１６】 図１３に示すロウデコーダの構成の一例を
示す図である。

【図１７】 図１３に示す半導体記憶装置の動作を示す
信号波形図である。

【図１８】 （Ａ）および（Ｂ）は、図１３に示すスペ
アロウ置換回路のプログラム状態を示す図である。

【図１９】 図１８（Ａ）および（Ｂ）に示すスペアロ
ウ置換回路における出力信号の変化を概略的に示す図で
ある。

【図２０】 （Ａ）は、従来の半導体記憶装置における
正常ロウアクセス時の動作波形を示し、（Ｂ）は、スペ
ア行およびノーマル行が選択される場合の動作波形を示
す図である。

【符号の説明】

１ 半導体メモリ、２ メモリセルアレイ、２ｎ ノー
マルメモリセルアレイ、２ｓ スペアメモリセルアレ
イ、４ 周辺回路、４ａ 制御信号発生回路、５ロウデ
コーダ、６ ワード線ドライブ信号発生回路、７ ＲＸ
Ｔタイミング調整回路、８ ＲＸＴ信号発生回路、９
ＲＸＴテストモード信号発生回路、１０Ａ スペアロウ
置換回路、１１ スペアロウプリチャージ信号発生回
路、１２スペアロウ置換ヒューズ擬似切断モード信号発
生回路、１３ ロウアドレス信号変換回路、ＳＴ０〜Ｓ
Ｔｎ トランスミッションゲート、Ｈ０〜Ｈｎ ヒュー
ズ素子、ＳＳ１〜ＳＳｊ トランスミッションゲート、
ＨＲ１〜ＨＲｊ ヒューズ素子。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 不良メモリセル位置を示す不良アドレス
   をプログラムするための不良アドレスプログラム回路を
   備え、前記不良アドレスプログラム回路は、前記不良ア
   ドレスをプログラムするための溶断可能なリンク素子
   と、前記リンク素子と直列に接続されるスイッチング素
   子とを含み、さらに特定動作モード時、前記スイッチン
   グ素子を選択的に非導通状態とするための擬似切断モー
   ド信号発生回路を備える、半導体記憶装置。
2. 【請求項２】 メモリセル選択動作タイミング信号を発
   生するための選択動作制御信号発生回路と、 前記不良アドレスプログラム回路からの正常メモリセル
   使用指示信号と前記メモリセル選択動作タイミング信号
   とに従って、アドレス指定されたメモリセルを選択する
   ための選択回路とをさらに備え、 前記選択動作制御信号発生回路は、 アクセス指示信号に応答して、主制御信号を発生するた
   めの主制御信号発生回路と、 前記主制御信号発生回路からの主制御信号を受けて前記
   メモリセル選択動作制御信号を生成するための可変遅延
   回路と、 前記特定動作モード時、前記可変遅延回路の遅延時間を
   選択的に設定するためのタイミング制御回路とをさらに
   備える、請求項１記載の半導体記憶装置。
3. 【請求項３】 前記可変遅延回路は、 互いにカスケード接続される複数の遅延段と、 前記複数の遅延段各々に対応して設けられ、前記タイミ
   ング制御回路からの出力信号に従って導通／非導通状態
   に設定される複数のスイッチング素子を含む、請求項２
   記載の半導体記憶装置。
4. 【請求項４】 前記可変遅延回路は、さらに、遅延時間
   を固定的に設定するための遅延プログラム回路を備え
   る、請求項２記載の半導体記憶装置。
5. 【請求項５】 行列状に配列される複数のメモリセル
   と、各行に対応して設けられ、各々に対応の行のメモリ
   セルが接続される複数のワード線とをさらに含み、 前記不良アドレスプログラム回路は、前記複数のメモリ
   セルの不良行を指定する不良行アドレスを記憶し、 前記メモリセル選択動作タイミング信号は、ワード線を
   選択状態へ駆動するタイミングを与えるワード線ドライ
   ブ信号コントロール信号である、請求項２記載の半導体
   記憶装置。
6. 【請求項６】 前記可変遅延回路は、互いにカスケード
   接続される複数の遅延段を含み、 前記遅延プログラム回路は、前記複数の遅延段各々に対
   応して設けられる複数の溶断可能なリンク素子を含み、
   前記リンク素子の溶断／非溶断により前記可変遅延回路
   の遅延時間が設定される、請求項４記載の半導体記憶装
   置。