JPH11238393A - 欠陥救済回路及び欠陥救済方法 - Google Patents
欠陥救済回路及び欠陥救済方法Info
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- JPH11238393A JPH11238393A JP10289680A JP28968098A JPH11238393A JP H11238393 A JPH11238393 A JP H11238393A JP 10289680 A JP10289680 A JP 10289680A JP 28968098 A JP28968098 A JP 28968098A JP H11238393 A JPH11238393 A JP H11238393A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/72—Masking faults in memories by using spares or by reconfiguring with optimized replacement algorithms
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】組込みセルフテスト回路を具備した欠陥救済回
路及びこれを用いた欠陥救済方法に提供する。 【解決手段】パワーオンの都度、BIST動作を実行しメモ
リセルが正常に動作するか否かを検査し、不良であると
判定したアドレスをレジスタに保存する。通常動作時
は、保存したアドレスをアクセス用のアドレスと比較
し、保存したアドレスとアクセス用のアドレスとが同一
である場合には冗長回路を駆動して不良セルを冗長セル
に置換する。従って、不良セルの位置が外部からの影響
等に変化した場合においても、該不良セルを冗長セルに
より置換することができる。さらに、パッケージされた
状態においても、不良メモリセルを冗長セルにより置換
することができるため、製造コスト等を低減することが
できる。
路及びこれを用いた欠陥救済方法に提供する。 【解決手段】パワーオンの都度、BIST動作を実行しメモ
リセルが正常に動作するか否かを検査し、不良であると
判定したアドレスをレジスタに保存する。通常動作時
は、保存したアドレスをアクセス用のアドレスと比較
し、保存したアドレスとアクセス用のアドレスとが同一
である場合には冗長回路を駆動して不良セルを冗長セル
に置換する。従って、不良セルの位置が外部からの影響
等に変化した場合においても、該不良セルを冗長セルに
より置換することができる。さらに、パッケージされた
状態においても、不良メモリセルを冗長セルにより置換
することができるため、製造コスト等を低減することが
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ装置の欠陥
救済回路及びこれを用いた欠陥救済方法に係り、特に、
組込みセルフテスト（Built-In Self Test；以下BIST）
回路を具備した欠陥救済回路及びこれを用いた欠陥救済
方法に関する。
救済回路及びこれを用いた欠陥救済方法に係り、特に、
組込みセルフテスト（Built-In Self Test；以下BIST）
回路を具備した欠陥救済回路及びこれを用いた欠陥救済
方法に関する。
【０００２】
【従来の技術】半導体メモリ装置は、データを記憶する
ための多数のメモリセルを有する。半導体メモリ装置
は、最初に開発されて以来、目覚ましい発展を遂げ、現
在では、256[MBit]の記憶容量を有する大容量の半導体
メモリ装置が量産されている。メモリ装置を構成する多
数のメモリセルのうち１つでも欠陥があればメモリ装置
として適正に機能しないため、不良品として処理される
が、これはメモリ装置の収率を低下させることになる。
このような問題を解決するために、現在のメモリ集積回
路には冗長回路が備えられている。
ための多数のメモリセルを有する。半導体メモリ装置
は、最初に開発されて以来、目覚ましい発展を遂げ、現
在では、256[MBit]の記憶容量を有する大容量の半導体
メモリ装置が量産されている。メモリ装置を構成する多
数のメモリセルのうち１つでも欠陥があればメモリ装置
として適正に機能しないため、不良品として処理される
が、これはメモリ装置の収率を低下させることになる。
このような問題を解決するために、現在のメモリ集積回
路には冗長回路が備えられている。
【０００３】一般に、冗長回路は、欠陥の生じたメモリ
セルを置換するための冗長メモリセルと、冗長メモリセ
ルを駆動するための駆動ラインと、欠陥の生じたセルの
アドレスが入力された時に冗長セル駆動ラインを選択す
るための冗長デコーダとを具備する。さらに、従来の冗
長回路は、欠陥の生じたメモリセルのアドレスがアドレ
ス入力端子を介して入力された時に冗長メモリセル駆動
ラインをイネーブル状態にするヒューズからなる別途の
ヒューズボックスを備える。
セルを置換するための冗長メモリセルと、冗長メモリセ
ルを駆動するための駆動ラインと、欠陥の生じたセルの
アドレスが入力された時に冗長セル駆動ラインを選択す
るための冗長デコーダとを具備する。さらに、従来の冗
長回路は、欠陥の生じたメモリセルのアドレスがアドレ
ス入力端子を介して入力された時に冗長メモリセル駆動
ラインをイネーブル状態にするヒューズからなる別途の
ヒューズボックスを備える。
【０００４】従来の欠陥救済方法によれば、欠陥が生じ
不良と判定されたメモリセルは、上記のように構成され
た冗長回路を介して良好な冗長セルに置換される。すな
わち、ウェハ製造工程が終了した後、ウェハ状態でのテ
ストにより不良であると判別されたメモリセルのアドレ
スは、冗長回路で実行されるプログラムによって冗長セ
ルのアドレスに置換される。これにより、メモリ装置を
実際に使用する際に、不良ラインに該当するアドレスが
入力されると、これに代えて冗長ラインが選択される。
不良と判定されたメモリセルは、上記のように構成され
た冗長回路を介して良好な冗長セルに置換される。すな
わち、ウェハ製造工程が終了した後、ウェハ状態でのテ
ストにより不良であると判別されたメモリセルのアドレ
スは、冗長回路で実行されるプログラムによって冗長セ
ルのアドレスに置換される。これにより、メモリ装置を
実際に使用する際に、不良ラインに該当するアドレスが
入力されると、これに代えて冗長ラインが選択される。
【０００５】このように、欠陥セルが冗長メモリセルに
置換することにより、半導体メモリ装置の収率を大幅に
向上されることができる。
置換することにより、半導体メモリ装置の収率を大幅に
向上されることができる。
【０００６】しかし、以上述べたような従来の通常の冗
長回路は、ポリシリコンや金属からなるヒューズ切断工
程において、不良のメモリセルを冗長セルに置換する。
このように、ウェハ状態でレーザーを用いて不良の生じ
たラインと連結された特定ヒューズを切断することによ
り、不良が生じたラインが正常ラインから分離される。
しかし、この方法は、ヒューズが一度切断されると、そ
の状態が固定されるので、正常セルが不良セルに変化し
た場合に対処することができない。さらに、ウェハ状態
でのみ欠陥の救済が可能であるため、パッケージされた
後に生じ得る不良に対しては対応できないという問題が
ある。
長回路は、ポリシリコンや金属からなるヒューズ切断工
程において、不良のメモリセルを冗長セルに置換する。
このように、ウェハ状態でレーザーを用いて不良の生じ
たラインと連結された特定ヒューズを切断することによ
り、不良が生じたラインが正常ラインから分離される。
しかし、この方法は、ヒューズが一度切断されると、そ
の状態が固定されるので、正常セルが不良セルに変化し
た場合に対処することができない。さらに、ウェハ状態
でのみ欠陥の救済が可能であるため、パッケージされた
後に生じ得る不良に対しては対応できないという問題が
ある。
【０００７】
【発明が解決しようとする課題】本発明は、不良セルの
位置の変更に対処することができ、例えば、パッケージ
された状態においても不良メモリセルを冗長セルにより
置換することが可能な複合メモリ装置の欠陥救済回路を
提供することを目的とする。
位置の変更に対処することができ、例えば、パッケージ
された状態においても不良メモリセルを冗長セルにより
置換することが可能な複合メモリ装置の欠陥救済回路を
提供することを目的とする。
【０００８】また、本発明は、例えば、かかる欠陥救済
回路を用いた欠陥救済方法を提供することを目的とす
る。
回路を用いた欠陥救済方法を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】前記課題を達成するた
め、本発明に係る複合メモリ装置の欠陥救済回路は、BI
ST回路とリペアイネーブル信号発生器を有し、前記BIST
回路は、BISTモードでセルの良否を示すエラー信号とBI
STアドレスを発生すると共に、パワーオンの都度活性化
される。前記リペアイネーブル信号発生器は、BISTモー
ドにおいて、発生したエラー信号に応答して前記BISTア
ドレスをリペアアドレスとして保存すると共に、通常モ
ードにおいて、ロジック回路から出力されるロジックア
ドレスと前記リペアアドレスとを比較し、前記ロジック
アドレスが不良セルのアドレスに該当する場合に、前記
メモリ内の冗長回路を駆動するリペアイネーブル信号を
出力する。
め、本発明に係る複合メモリ装置の欠陥救済回路は、BI
ST回路とリペアイネーブル信号発生器を有し、前記BIST
回路は、BISTモードでセルの良否を示すエラー信号とBI
STアドレスを発生すると共に、パワーオンの都度活性化
される。前記リペアイネーブル信号発生器は、BISTモー
ドにおいて、発生したエラー信号に応答して前記BISTア
ドレスをリペアアドレスとして保存すると共に、通常モ
ードにおいて、ロジック回路から出力されるロジックア
ドレスと前記リペアアドレスとを比較し、前記ロジック
アドレスが不良セルのアドレスに該当する場合に、前記
メモリ内の冗長回路を駆動するリペアイネーブル信号を
出力する。
【００１０】さらに、前記欠陥救済回路は、BISTモード
では、前記BIST回路から出力される情報信号を前記メモ
リに提供すると共に、正常モードでは、ロジック回路か
ら出力される情報信号を前記メモリに提供するマルチプ
レクサをさらに具備してもよい。
では、前記BIST回路から出力される情報信号を前記メモ
リに提供すると共に、正常モードでは、ロジック回路か
ら出力される情報信号を前記メモリに提供するマルチプ
レクサをさらに具備してもよい。
【００１１】前記リペアイネーブル信号発生器は、BIST
モードにおいて、前記BIST回路からエラー信号とBISTア
ドレスを入力して、前記エラー信号が活性化した場合
に、該当するBISTアドレスをリペアアドレスとして保存
するアドレス保存部と、正常モードにおいて、前記アド
レス保存部に保存されたリペアアドレスとロジック回路
から入力されるロジックアドレスとを比較して、その結
果をリペアイネーブル信号として出力する比較器とを具
備する。
モードにおいて、前記BIST回路からエラー信号とBISTア
ドレスを入力して、前記エラー信号が活性化した場合
に、該当するBISTアドレスをリペアアドレスとして保存
するアドレス保存部と、正常モードにおいて、前記アド
レス保存部に保存されたリペアアドレスとロジック回路
から入力されるロジックアドレスとを比較して、その結
果をリペアイネーブル信号として出力する比較器とを具
備する。
【００１２】前記アドレス保存部は、複数個のフリップ
フロップを具備し、前記フリップフロップのそれぞれ
は、BISTアドレスを入力するデータ入力と、前記エラー
信号に応答してフリップフロップを指定する信号を入力
するクロック入力及び前記クロック入力信号に応答して
前記データ入力に提供されるBISTアドレスを出力するデ
ータ出力を具備する。
フロップを具備し、前記フリップフロップのそれぞれ
は、BISTアドレスを入力するデータ入力と、前記エラー
信号に応答してフリップフロップを指定する信号を入力
するクロック入力及び前記クロック入力信号に応答して
前記データ入力に提供されるBISTアドレスを出力するデ
ータ出力を具備する。
【００１３】さらに、前記アドレス保存部は、連続して
活性化するエラー信号をカウントして、そのカウント値
に基づいて該当するフリップフロップを選択するクロッ
ク入力信号を発生すると共に、これを前記クロック入力
に提供するクロック入力信号発生回路をさらに備え、前
記クロック入力信号発生回路は、クロック信号CLKに応
答して前記エラー信号を制御信号として出力するフリッ
プフロップと、前記制御信号の立下がりエッジに応答し
て前記制御信号の数をカウントするnビットカウンター
と、前記カウンターから出力されるnビットの2進コード
を入力して2n個の情報を出力するデコーダと、前記フリ
ップフロップから出力される制御信号を共通に入力する
と共に、前記デコーダから出力される2nの出力信号をそ
れぞれ入力する2n個の論理ゲートを具備する。
活性化するエラー信号をカウントして、そのカウント値
に基づいて該当するフリップフロップを選択するクロッ
ク入力信号を発生すると共に、これを前記クロック入力
に提供するクロック入力信号発生回路をさらに備え、前
記クロック入力信号発生回路は、クロック信号CLKに応
答して前記エラー信号を制御信号として出力するフリッ
プフロップと、前記制御信号の立下がりエッジに応答し
て前記制御信号の数をカウントするnビットカウンター
と、前記カウンターから出力されるnビットの2進コード
を入力して2n個の情報を出力するデコーダと、前記フリ
ップフロップから出力される制御信号を共通に入力する
と共に、前記デコーダから出力される2nの出力信号をそ
れぞれ入力する2n個の論理ゲートを具備する。
【００１４】前記他の課題を達成するため、本発明に係
る複合メモリ装置の欠陥救済方法は、（A）BIST回路に
よりメモリセルをテストしその良否を判定し、（B）テ
ストしたメモリセルが不良と判断した場合に、BIST回路
で生じたアドレスをリペアアドレスとして保存した後
に、（C）BIST動作が完了してメモリ装置が通常モード
で動作する時に、ロジック回路から出力されたロジック
アドレスと前記リペアアドレスとを比較して、（D）前
記ロジックアドレスと前記リペアアドレスが等しい場合
に前記メモリ内の冗長回路を駆動する。
る複合メモリ装置の欠陥救済方法は、（A）BIST回路に
よりメモリセルをテストしその良否を判定し、（B）テ
ストしたメモリセルが不良と判断した場合に、BIST回路
で生じたアドレスをリペアアドレスとして保存した後
に、（C）BIST動作が完了してメモリ装置が通常モード
で動作する時に、ロジック回路から出力されたロジック
アドレスと前記リペアアドレスとを比較して、（D）前
記ロジックアドレスと前記リペアアドレスが等しい場合
に前記メモリ内の冗長回路を駆動する。
【００１５】本発明によれば、パワーオンの都度、BIST
動作を実行し、不良アドレスを保存するため、外部から
の影響等によって不良セルが新しく生じた場合であって
も、不良セルの位置をすぐに修正することができる。さ
らに、パッケージされた状態であっても不良メモリセル
が救済できるため、コストを低減することができる。
動作を実行し、不良アドレスを保存するため、外部から
の影響等によって不良セルが新しく生じた場合であって
も、不良セルの位置をすぐに修正することができる。さ
らに、パッケージされた状態であっても不良メモリセル
が救済できるため、コストを低減することができる。
【００１６】
【発明の実施の形態】以下、添付の図面に基づいて本発
明の好適な実施の形態を詳細に説明する。
明の好適な実施の形態を詳細に説明する。
【００１７】図1は、本発明の好適な実施の形態に係る
欠陥救済回路100を示すブロック図である。本発明の好
適な実施の形態に係る欠陥救済回路100は、図1に示すよ
うに、BIST回路110と、リペアイネーブル信号発生器130
と、マルチプレクサ170とを具備する。
欠陥救済回路100を示すブロック図である。本発明の好
適な実施の形態に係る欠陥救済回路100は、図1に示すよ
うに、BIST回路110と、リペアイネーブル信号発生器130
と、マルチプレクサ170とを具備する。
【００１８】BIST回路110は、BISTモードにおいて、例
えば、外部又は内部の回路から入力されるテストイネー
ブル信号TEに応答して、メモリ10をテストするためのBI
ST情報信号、例えばBISTアドレスBADDR、テストデータB
DATA及び制御信号BCONTを発生する。BIST回路110は、メ
モリ10の特定アドレスにテストデータBDATAを書込んだ
後にこれを読出して、書き込まれたテストデータBDATA
と読出されたテストデータRDATAとを比較する。BIST回
路110は、読出されたテストデータRDATAが書き込まれた
データBDATAと一致しない場合に所定のエラー信号Fを発
生し、この時のBISTアドレスBADDRは、リペアイネーブ
ル信号発生器130に対してリペアアドレスとして提供さ
れる。
えば、外部又は内部の回路から入力されるテストイネー
ブル信号TEに応答して、メモリ10をテストするためのBI
ST情報信号、例えばBISTアドレスBADDR、テストデータB
DATA及び制御信号BCONTを発生する。BIST回路110は、メ
モリ10の特定アドレスにテストデータBDATAを書込んだ
後にこれを読出して、書き込まれたテストデータBDATA
と読出されたテストデータRDATAとを比較する。BIST回
路110は、読出されたテストデータRDATAが書き込まれた
データBDATAと一致しない場合に所定のエラー信号Fを発
生し、この時のBISTアドレスBADDRは、リペアイネーブ
ル信号発生器130に対してリペアアドレスとして提供さ
れる。
【００１９】本発明の好適な実施の形態によれば、上記
のような一連のBIST動作は、パワーオン（power on）の
都度実行される。このため、欠陥救済回路100は、例え
ば、ロジック回路20及びシステムのパワーオン回路によ
って制御されるテストイネーブル信号発生回路を備える
ことが好ましい。この一例が図3に示されている。
のような一連のBIST動作は、パワーオン（power on）の
都度実行される。このため、欠陥救済回路100は、例え
ば、ロジック回路20及びシステムのパワーオン回路によ
って制御されるテストイネーブル信号発生回路を備える
ことが好ましい。この一例が図3に示されている。
【００２０】リペアイネーブル信号RE発生器130は、BIS
Tモードにおいて、BIST回路110から供給されるエラー信
号Fに応答して、不良であると判定されたリペアアドレ
スBADDRを保存する。また、リペアイネーブル信号RE発
生器130は、正常モードにおいて、ロジック回路部20か
ら出力されるロジック情報信号、例えばロジックアドレ
スADDR、データDATA及び制御信号CONTを入力するとと共
に、該ロジックアドレスADDRとBISTモード時に保存され
たリペアアドレスBADDRを比較する。正常モードにおい
て、入力されたロジックアドレスADDRとBISTモード時に
保存されたリペアアドレスBADDRとが同一である場合、
リペアイネーブル信号RE発生器130は、メモリ10内の冗
長回路を駆動するリペアイネーブル信号REを発生する。
Tモードにおいて、BIST回路110から供給されるエラー信
号Fに応答して、不良であると判定されたリペアアドレ
スBADDRを保存する。また、リペアイネーブル信号RE発
生器130は、正常モードにおいて、ロジック回路部20か
ら出力されるロジック情報信号、例えばロジックアドレ
スADDR、データDATA及び制御信号CONTを入力するとと共
に、該ロジックアドレスADDRとBISTモード時に保存され
たリペアアドレスBADDRを比較する。正常モードにおい
て、入力されたロジックアドレスADDRとBISTモード時に
保存されたリペアアドレスBADDRとが同一である場合、
リペアイネーブル信号RE発生器130は、メモリ10内の冗
長回路を駆動するリペアイネーブル信号REを発生する。
【００２１】この実施の形態に係る冗長回路は、従来と
は異なってヒューズを有しない。
は異なってヒューズを有しない。
【００２２】マルチプレクサ170は、２つのデータ入力
端a及びbと、出力端c及び選択信号入力端sを有し、選択
信号入力端sには、テストイネーブル信号TEが入力され
る。従って、マルチプレクサ170は、テストイネーブル
信号TEの状態に基づいて、２つのデータ入力端a及びbに
入力されるデータのうち何れか一方を選択的に出力する
する。すなわち、マルチプレクサ170は、テストイネー
ブル信号TEが活性化するBISTモードでは、BIST回路110
から供給される情報信号BADDR、BDATA、BCONTをメモリ1
0に提供し、テストイネーブル信号TEが非活性化する正
常モードでは、ロジック回路20から供給される情報信号
ADDR、DATA、CONTをメモリ10に提供する。
端a及びbと、出力端c及び選択信号入力端sを有し、選択
信号入力端sには、テストイネーブル信号TEが入力され
る。従って、マルチプレクサ170は、テストイネーブル
信号TEの状態に基づいて、２つのデータ入力端a及びbに
入力されるデータのうち何れか一方を選択的に出力する
する。すなわち、マルチプレクサ170は、テストイネー
ブル信号TEが活性化するBISTモードでは、BIST回路110
から供給される情報信号BADDR、BDATA、BCONTをメモリ1
0に提供し、テストイネーブル信号TEが非活性化する正
常モードでは、ロジック回路20から供給される情報信号
ADDR、DATA、CONTをメモリ10に提供する。
【００２３】図2は、図1に示す欠陥救済回路100を用い
た欠陥救済方法を示すフローチャートである。以下、図
1及び図2を参照して、本発明の好適な実施の形態に係る
欠陥救済方法を説明する。
た欠陥救済方法を示すフローチャートである。以下、図
1及び図2を参照して、本発明の好適な実施の形態に係る
欠陥救済方法を説明する。
【００２４】まず、テストイネーブル信号TEが活性化さ
れてメモリ装置10がBISTモードに移行すると（50）、BI
ST回路110は、一連のテスト動作（BIST動作）を実行す
る（52）。BIST動作は、図1に示すように、メモリ10を
テストするためのBIST情報信号BADDR、BDATA及びBCONT
を発生し、発生したBIST情報信号を用いてメモリセルに
データBDATAを書込んだ後にこれを読出し、書き込んだ
データBDATAと読み出したデータRDATAとを比較する動作
を全メモリセルに関して繰り返す動作である。
れてメモリ装置10がBISTモードに移行すると（50）、BI
ST回路110は、一連のテスト動作（BIST動作）を実行す
る（52）。BIST動作は、図1に示すように、メモリ10を
テストするためのBIST情報信号BADDR、BDATA及びBCONT
を発生し、発生したBIST情報信号を用いてメモリセルに
データBDATAを書込んだ後にこれを読出し、書き込んだ
データBDATAと読み出したデータRDATAとを比較する動作
を全メモリセルに関して繰り返す動作である。
【００２５】次いで、BIST動作でテストされた各メモリ
セルに不良が存在するかどうかを判断する（54）。そし
て、テストされたメモリセルに不良が存在する場合に
は、不良セルに該当するBISTアドレスBADDRをリペアイ
ネーブル信号発生器130内にリペアアドレスとして保存
する（56）。
セルに不良が存在するかどうかを判断する（54）。そし
て、テストされたメモリセルに不良が存在する場合に
は、不良セルに該当するBISTアドレスBADDRをリペアイ
ネーブル信号発生器130内にリペアアドレスとして保存
する（56）。
【００２６】次いで、メモリ装置10が正常モードに移行
すると（58）、ロジック回路20において正常動作のため
のロジック情報信号ADDR、DATA、CONTを発生する（6
0）。そして、ロジック回路20で生成されたアドレスADD
Rとリペアアドレスとして保存されたBISTアドレスBADDR
をリペアイネーブル信号発生器130において比較し、２
つのアドレスADDR、BADDRが同一であるかどうかを判断
する（62）。２つのアドレスADDR、BADDRが同一である
と判断した場合は、メモリ10内の冗長セル、例えば、冗
長カラム選択ライン、冗長ワードライン等を駆動して冗
長セルをアクセスし（64）、同一でないと判断した場合
はメモリ10内の正常セルを駆動する（66）。
すると（58）、ロジック回路20において正常動作のため
のロジック情報信号ADDR、DATA、CONTを発生する（6
0）。そして、ロジック回路20で生成されたアドレスADD
Rとリペアアドレスとして保存されたBISTアドレスBADDR
をリペアイネーブル信号発生器130において比較し、２
つのアドレスADDR、BADDRが同一であるかどうかを判断
する（62）。２つのアドレスADDR、BADDRが同一である
と判断した場合は、メモリ10内の冗長セル、例えば、冗
長カラム選択ライン、冗長ワードライン等を駆動して冗
長セルをアクセスし（64）、同一でないと判断した場合
はメモリ10内の正常セルを駆動する（66）。
【００２７】図3は、図1に示すBIST回路110を駆動する
回路を概略的に示すブロック図である。図3に示すよう
に、本発明の好適な実施の形態に係る欠陥救済回路（図
1の100）は、ロジック回路20とパワーオン回路40により
制御されて、テストイネーブル信号TEを発生するテスト
イネーブル信号発生回路30を具備することが好ましい。
この実施の形態によれば、ロジック回路20とシステムの
パワーオン回路40によりBIST回路110を駆動するテスト
イネーブル信号TEが発生される。従って、図1に示す欠
陥救済回路100を備えるメモリ装置を搭載したシステム
のパワーがオンされる都度、BIST動作が実行される。
回路を概略的に示すブロック図である。図3に示すよう
に、本発明の好適な実施の形態に係る欠陥救済回路（図
1の100）は、ロジック回路20とパワーオン回路40により
制御されて、テストイネーブル信号TEを発生するテスト
イネーブル信号発生回路30を具備することが好ましい。
この実施の形態によれば、ロジック回路20とシステムの
パワーオン回路40によりBIST回路110を駆動するテスト
イネーブル信号TEが発生される。従って、図1に示す欠
陥救済回路100を備えるメモリ装置を搭載したシステム
のパワーがオンされる都度、BIST動作が実行される。
【００２８】図4は、図1に示すリペアイネーブル信号発
生器130を概略的に示すブロック図である。図示のよう
に、本発明の好適な実施の形態に係るリペアイネーブル
信号発生器130は、アドレス保存部140と比較器160とを
具備する。
生器130を概略的に示すブロック図である。図示のよう
に、本発明の好適な実施の形態に係るリペアイネーブル
信号発生器130は、アドレス保存部140と比較器160とを
具備する。
【００２９】アドレス保存部140は、BIST回路110からエ
ラー信号FとBISTアドレスBADDRを入力すると共に、エラ
ー信号Fが発生する都度、該当するBISTアドレスBADDRを
リペアアドレスFA0〜FA（2n-1）として保存する。
ラー信号FとBISTアドレスBADDRを入力すると共に、エラ
ー信号Fが発生する都度、該当するBISTアドレスBADDRを
リペアアドレスFA0〜FA（2n-1）として保存する。
【００３０】比較器160は、アドレス保存部140に保存さ
れたリペアアドレスFA0〜FA（2n-1）とロジック回路
（図1における20）から入力されるロジックアドレスADD
Rとを比較して、その結果をリペアイネーブル信号REと
して出力する。リペアイネーブル信号REは、リペアアド
レスFA0〜FA（2n-1）とロジックアドレスADDRとが同一
である場合に活性化されてハイレバルになり、図1に示
すメモリ内の10の冗長回路を駆動する。ここで、比較器
160は、保存されるアドレスの個数（2n）と同一の個数
（2n）の比較器（図示せず）で構成されることが好まし
い。
れたリペアアドレスFA0〜FA（2n-1）とロジック回路
（図1における20）から入力されるロジックアドレスADD
Rとを比較して、その結果をリペアイネーブル信号REと
して出力する。リペアイネーブル信号REは、リペアアド
レスFA0〜FA（2n-1）とロジックアドレスADDRとが同一
である場合に活性化されてハイレバルになり、図1に示
すメモリ内の10の冗長回路を駆動する。ここで、比較器
160は、保存されるアドレスの個数（2n）と同一の個数
（2n）の比較器（図示せず）で構成されることが好まし
い。
【００３１】図5は、図4に示すアドレス保存部140の好
適な実施の形態を示すブロック図である。本発明の好適
な実施の形態に係るアドレス保存部140は、複数個のレ
ジスター142、144を具備する。レジスター142、144は、
図示のようにフリップフロップ、例えば入力値によって
次の状態が決まるD型フリップフロップで構成すること
できる。各レジスター142、144は、BIST回路（図1にお
ける110）から出力されるアドレスBADDRを構成するビッ
ト数m（mは自然数）と同一の個数のD型フリップフロッ
プで構成されることが好ましい。レジスター142、144を
構成する各D型フリップフロップは、データ入力端DA、
クロック入力端CLKA及びデータ出力端QAを有する。
適な実施の形態を示すブロック図である。本発明の好適
な実施の形態に係るアドレス保存部140は、複数個のレ
ジスター142、144を具備する。レジスター142、144は、
図示のようにフリップフロップ、例えば入力値によって
次の状態が決まるD型フリップフロップで構成すること
できる。各レジスター142、144は、BIST回路（図1にお
ける110）から出力されるアドレスBADDRを構成するビッ
ト数m（mは自然数）と同一の個数のD型フリップフロッ
プで構成されることが好ましい。レジスター142、144を
構成する各D型フリップフロップは、データ入力端DA、
クロック入力端CLKA及びデータ出力端QAを有する。
【００３２】データ入力端DAには、BISTアドレスBADDR
の該当ビットが入力され、クロック入力端CLKAにはエラ
ー信号が発生する都度、リペアアドレスを保存するレジ
スターを順に指定するための制御信号が入力される。デ
ータ出力QA端からは、クロック入力端CLKAに入力される
制限信号に応答して、データ入力端DAに入力されるBIST
アドレスBADDRの該当ビットが出力されるアドレス保存
部140は、D型フリップフロップ142,144のクロック入力
端CLKAに供給する信号を発生するクロック入力信号発生
回路150を具備する。クロック入力信号発生回路150は、
図示のように、フリップフロップ（例えばD型フリップ
フロップ）152、カウンタ154、デコーダ156、及び論理
ゲート158、159を具備する。
の該当ビットが入力され、クロック入力端CLKAにはエラ
ー信号が発生する都度、リペアアドレスを保存するレジ
スターを順に指定するための制御信号が入力される。デ
ータ出力QA端からは、クロック入力端CLKAに入力される
制限信号に応答して、データ入力端DAに入力されるBIST
アドレスBADDRの該当ビットが出力されるアドレス保存
部140は、D型フリップフロップ142,144のクロック入力
端CLKAに供給する信号を発生するクロック入力信号発生
回路150を具備する。クロック入力信号発生回路150は、
図示のように、フリップフロップ（例えばD型フリップ
フロップ）152、カウンタ154、デコーダ156、及び論理
ゲート158、159を具備する。
【００３３】フリップフロップ152は、データ入力端D
B、クロック入力端CLKB、リセット入力端RST及びデータ
出力端QBを有する。BIST回路（図1における110）から出
力されるエラー信号Fは、データ入力端DBに供給され
る。また、クロック信号CLKは、クロック入力端CLKBに
供給され、書込み許可信号WEBは、リセット入力端RSTに
供給される。
B、クロック入力端CLKB、リセット入力端RST及びデータ
出力端QBを有する。BIST回路（図1における110）から出
力されるエラー信号Fは、データ入力端DBに供給され
る。また、クロック信号CLKは、クロック入力端CLKBに
供給され、書込み許可信号WEBは、リセット入力端RSTに
供給される。
【００３４】フリップフロップ152のデータ出力端QB
は、クロック信号CLKに応答して、データ入力端DBに供
給されるエラー信号Fを制御信号dFとして出力する。こ
の制御信号dFは、論理ゲート158、159の第1の入力端に
供給される。
は、クロック信号CLKに応答して、データ入力端DBに供
給されるエラー信号Fを制御信号dFとして出力する。こ
の制御信号dFは、論理ゲート158、159の第1の入力端に
供給される。
【００３５】カウンター154は、例えば、クロック入力
端CLKCを有するnビットの2進カウンタで構成されること
が好ましく、フリップフロップ152から出力される制御
信号dFがクロック入力端CLKCに供給される。
端CLKCを有するnビットの2進カウンタで構成されること
が好ましく、フリップフロップ152から出力される制御
信号dFがクロック入力端CLKCに供給される。
【００３６】デコーダ156としては、例えば、カウンタ1
54から出力されるn（nは自然数）ビットの2進コードを
入力して2n個の情報を出力d（0）〜d（2n-1）する周知
のデコーダが使用される。デコーダ156の出力d（0）〜d
（2n-1）は、論理ゲート158、159の第2の入力端に供給
される。
54から出力されるn（nは自然数）ビットの2進コードを
入力して2n個の情報を出力d（0）〜d（2n-1）する周知
のデコーダが使用される。デコーダ156の出力d（0）〜d
（2n-1）は、論理ゲート158、159の第2の入力端に供給
される。
【００３７】論理ゲート158、159は、第1の入力端及び
第2の入力端の他に出力端を有し、例えばANDゲートで構
成される。第1の入力端と第2の入力端に供給される信号
の双方がハイレバルの場合、論理ゲート158、159の出力
はハイレバルとなる。すなわち、フリップフロップ152
から発生される制御信号dFが活性化され、これによりデ
コーダ156の出力d（0）〜d（2n-1）のいずれか１つが活
性化されて論理ハイになると、論理ゲート158、159のい
ずれか１つが活性化される。
第2の入力端の他に出力端を有し、例えばANDゲートで構
成される。第1の入力端と第2の入力端に供給される信号
の双方がハイレバルの場合、論理ゲート158、159の出力
はハイレバルとなる。すなわち、フリップフロップ152
から発生される制御信号dFが活性化され、これによりデ
コーダ156の出力d（0）〜d（2n-1）のいずれか１つが活
性化されて論理ハイになると、論理ゲート158、159のい
ずれか１つが活性化される。
【００３８】図示のように、デコーダ156の出力端d
（0）〜d（2n-1）の信号は、制御信号dFの立下がりエッ
ジに同期して順に活性化されるので、論理ゲート158、1
59も順に活性化活性化される。論理ゲート158、159の出
力、すなわち、クロック入力信号発生回路150の出力信
号は、D型フリップフロップ142、144のクロック入力端C
LKに供給される。
（0）〜d（2n-1）の信号は、制御信号dFの立下がりエッ
ジに同期して順に活性化されるので、論理ゲート158、1
59も順に活性化活性化される。論理ゲート158、159の出
力、すなわち、クロック入力信号発生回路150の出力信
号は、D型フリップフロップ142、144のクロック入力端C
LKに供給される。
【００３９】図6は、図1に示すBIST回路110及び図5に示
すアドレス保存部140における信号のタイミング図であ
る。なお、図6のタイミング図は、第１番目及び第３番
目のアドレスに不良が生じた場合の例である。
すアドレス保存部140における信号のタイミング図であ
る。なお、図6のタイミング図は、第１番目及び第３番
目のアドレスに不良が生じた場合の例である。
【００４０】図6に示すように、メモリ装置がBISTモー
ドに移行してテストイネーブル信号TEが活性化される
と、BIST回路110は、クロック信号CLKに同期して、ロー
アドレスストローブRASB信号、カラムアドレスストロー
ブCASB信号、BISTアドレスBADDR（ローアドレスRADDRと
カラムアドレスCADDR）を発生する。また、BIST回路110
は、書込み許可信号WEBをローに活性化し、テストデー
タBDATAを入力データDA0〜DA2としてメモリ10に書き込
むと共に、各書込みの間に書込み許可信号WEBをハイに
比活性化し、書き込んだテストデータBDATAを出力デー
タDA'0〜DA'2として読み出す。書き込んだデータDA0〜D
A2と読み出ｓｈたデータDA'0〜DA'2とが異なる場合（DA
0≠DA'0、DA2≠DA'2）は、BIST回路110は、エラー信号F
を論理ハイに遷移させる。
ドに移行してテストイネーブル信号TEが活性化される
と、BIST回路110は、クロック信号CLKに同期して、ロー
アドレスストローブRASB信号、カラムアドレスストロー
ブCASB信号、BISTアドレスBADDR（ローアドレスRADDRと
カラムアドレスCADDR）を発生する。また、BIST回路110
は、書込み許可信号WEBをローに活性化し、テストデー
タBDATAを入力データDA0〜DA2としてメモリ10に書き込
むと共に、各書込みの間に書込み許可信号WEBをハイに
比活性化し、書き込んだテストデータBDATAを出力デー
タDA'0〜DA'2として読み出す。書き込んだデータDA0〜D
A2と読み出ｓｈたデータDA'0〜DA'2とが異なる場合（DA
0≠DA'0、DA2≠DA'2）は、BIST回路110は、エラー信号F
を論理ハイに遷移させる。
【００４１】制御信号dFは、エラー信号Fの立上がりエ
ッジに応答して論理ハイに遷移し、次いで、書込み許可
信号WEBがローに活性化されると論理ローに遷移する。
図5に示すデコーダ156の第1の出力信号d(0)は、制御信
号dFがローの最初の期間で論理ハイの状態を維持し、制
御信号dFの立下がりエッジに応答して論理ローに遷移
し、次いで、デコーダ156の第2の出力信号d(1)は、制御
信号dFの立下がりエッジに応答して論理ローから論理ハ
イに遷移する。
ッジに応答して論理ハイに遷移し、次いで、書込み許可
信号WEBがローに活性化されると論理ローに遷移する。
図5に示すデコーダ156の第1の出力信号d(0)は、制御信
号dFがローの最初の期間で論理ハイの状態を維持し、制
御信号dFの立下がりエッジに応答して論理ローに遷移
し、次いで、デコーダ156の第2の出力信号d(1)は、制御
信号dFの立下がりエッジに応答して論理ローから論理ハ
イに遷移する。
【００４２】図5に示すアドレス保存部140に入力される
BISTアドレスBADDR（ローアドレスRADDR及びカラムアド
レスCADDR）は、デコーダ156の出力信号d（0）〜d（2n-
1）のいずれかがハイレバルを維持している状態で、制
御信号dFが論理ローからハイに遷移すると、不良アドレ
スとして保存される。例えば、図6に示すように、デコ
ーダの第1の出力信号d（0）がハイレバルを維持してい
る時に、制御信号dFがハイに遷移すると、それに応答し
て、BISTアドレスBADDR、即ちローアドレス(Row Addres
s 0)及び最初のカラムアドレスCA(0)がレジスター142に
取り込まれて、第1の不良アドレスFA(0)として継続して
出力される。また、デコーダの第2の出力信号d（1）が
ハイレバルを維持している時に、制御信号dFがハイに遷
移すると、それに応答して、BISTアドレスBADDR、即ち
ローアドレス(Row Address 0)及び第３番目のカラムア
ドレスCA(2)が次のレジスターに取り込まれて、第2の不
良アドレスFA(1)として継続して出力される。
BISTアドレスBADDR（ローアドレスRADDR及びカラムアド
レスCADDR）は、デコーダ156の出力信号d（0）〜d（2n-
1）のいずれかがハイレバルを維持している状態で、制
御信号dFが論理ローからハイに遷移すると、不良アドレ
スとして保存される。例えば、図6に示すように、デコ
ーダの第1の出力信号d（0）がハイレバルを維持してい
る時に、制御信号dFがハイに遷移すると、それに応答し
て、BISTアドレスBADDR、即ちローアドレス(Row Addres
s 0)及び最初のカラムアドレスCA(0)がレジスター142に
取り込まれて、第1の不良アドレスFA(0)として継続して
出力される。また、デコーダの第2の出力信号d（1）が
ハイレバルを維持している時に、制御信号dFがハイに遷
移すると、それに応答して、BISTアドレスBADDR、即ち
ローアドレス(Row Address 0)及び第３番目のカラムア
ドレスCA(2)が次のレジスターに取り込まれて、第2の不
良アドレスFA(1)として継続して出力される。
【００４３】以上述べたように、本発明の好適な実施の
形態によれば、パワーオンの都度、BIST動作を実行して
メモリセルが正常に動作するか否かを検査し、不良であ
ると判定したアドレスをレジスターに保存する。そし
て、通常動作時は、保存した不良アドレスとアクセス用
のアドレスとを比較して、該不良アドレスとアクセス用
のアドレスとが同一である場合は、冗長回路を駆動して
不良セルの代わりに冗長セルをアクセスする。従って、
この実施の形態によれば、パワーオンの都度、BIST動作
を実行して不良アドレスを保存するので、外部からの影
響等により正常セルが不良セルに変化（例えば増加）し
た場合においても、不良セルを冗長セルで置換すること
ができる。さらに、この実施の形態によれば、パッケー
ジされた状態においても、不良メモリセルを冗長セルに
よって置換することができるため、製造コスト等を低減
することができる。
形態によれば、パワーオンの都度、BIST動作を実行して
メモリセルが正常に動作するか否かを検査し、不良であ
ると判定したアドレスをレジスターに保存する。そし
て、通常動作時は、保存した不良アドレスとアクセス用
のアドレスとを比較して、該不良アドレスとアクセス用
のアドレスとが同一である場合は、冗長回路を駆動して
不良セルの代わりに冗長セルをアクセスする。従って、
この実施の形態によれば、パワーオンの都度、BIST動作
を実行して不良アドレスを保存するので、外部からの影
響等により正常セルが不良セルに変化（例えば増加）し
た場合においても、不良セルを冗長セルで置換すること
ができる。さらに、この実施の形態によれば、パッケー
ジされた状態においても、不良メモリセルを冗長セルに
よって置換することができるため、製造コスト等を低減
することができる。
【００４４】以上、種々の特定の用語を用いて限定的な
説明をしているが、これは本発明の好適な実施の形態を
提供することを目的として使用したに過ぎず、特許請求
の範囲に記載された発明の技術的範囲を制限する目的で
使用したものではない。例えば、上記の詳細な説明にお
いては、レジスター142及び144をD型フリップフロップ
で構成した例を示しているが、実質的に同一の機能を奏
する別の論理回路でこれを構成することもできる。結
局、本発明に係る権利範囲は、特許請求の範囲の記載に
基づいて定められるべきである。
説明をしているが、これは本発明の好適な実施の形態を
提供することを目的として使用したに過ぎず、特許請求
の範囲に記載された発明の技術的範囲を制限する目的で
使用したものではない。例えば、上記の詳細な説明にお
いては、レジスター142及び144をD型フリップフロップ
で構成した例を示しているが、実質的に同一の機能を奏
する別の論理回路でこれを構成することもできる。結
局、本発明に係る権利範囲は、特許請求の範囲の記載に
基づいて定められるべきである。
【００４５】
【発明の効果】本発明によれば、例えば、パッケージさ
れた状態においても不良メモリセルを冗長セルにより置
換することが可能となる。
れた状態においても不良メモリセルを冗長セルにより置
換することが可能となる。
【００４６】
【図１】本発明の好適な実施の形態に係る欠陥救済回路
を示すブロック図である。
を示すブロック図である。
【図２】図1に示す欠陥救済回路による欠陥救済方法を
示すフローチャートである。
示すフローチャートである。
【図３】図1に示すBIST回路を駆動する回路を概略的に
示すブロック図である。
示すブロック図である。
【図４】図1に示すリペアイネーブル信号発生器を概略
的に示すブロック図である。
的に示すブロック図である。
【図５】図4に示すアドレス保存部の実施の形態を示す
ブロック図である。
ブロック図である。
【図６】図1に示すBIST回路及び図5に示すアドレス保存
部における信号のタイミング図である。
部における信号のタイミング図である。
Claims (12)
- 【請求項１】 メモリ回路とロジック回路とを１つのチ
ップに搭載された複合メモリ装置の欠陥救済回路におい
て、 BIST（組み込みセルフテスト）モードにおいて、前記メ
モリにデータを書込み、その書き込んだデータと前記メ
モリから読み出したデータとを比較してセルの良否を示
すエラー信号とBISTアドレスを発生するBIST回路と、 BISTモードにおいて、前記エラー信号に応答して前記BI
STアドレスをリペアアドレスとして保存し、正常モード
では、前記ロジック回路から出力されるロジックアドレ
スと前記リペアアドレスとを比較して、前記ロジックア
ドレスが不良セルのアドレスに該当する場合に、前記メ
モリ内の冗長回路を駆動するリペアイネーブル信号を出
力するリペアイネーブル信号発生器と、 を備えることを特徴とするメモリ装置の欠陥救済回路。 - 【請求項２】 前記欠陥救済回路は、BISTモードでは、
前記BIST回路から出力される情報信号を前記メモリに提
供し、正常モードでは、前記ロジック回路から出力され
る情報信号を前記メモリに提供するマルチプレクサをさ
らに備えることを特徴とする請求項１に記載のメモリ装
置の欠陥救済回路。 - 【請求項３】 前記リペアイネーブル信号発生器は、 BISTモードにおいて、前記BIST回路からエラー信号及び
BISTアドレスを入力して、前記エラー信号が活性化した
場合に、該当するBISTアドレスをリペアアドレスとして
保存するアドレス保存部と、 正常モードにおいて、前記アドレス保存部に保存された
リペアアドレスと前記ロジック回路から入力されるロジ
ックアドレスとを比較して、その結果をリペアイネーブ
ル信号として出力する比較器と、 を備えることを特徴とする請求項１に記載のメモリ装置
の欠陥救済回路。 - 【請求項４】 前記アドレス保存部は、複数個のフリッ
プフロップを備えることを特徴とする請求項３に記載の
メモリ装置の欠陥救済回路。 - 【請求項５】 前記の各フリップフロップは、 BISTアドレスを入力するデータ入力端と、 前記エラー信号に応答してフリップフロップを指定する
信号を入力するクロック入力端と、 前記クロック入力信号に応答して前記BISTアドレスをリ
ペアアドレスとして出力するデータ出力端と、 を備えることを特徴とする請求項４に記載のメモリ装置
の欠陥救済回路。 - 【請求項６】 前記アドレス保存部は、連続して活性化
するエラー信号をカウントして、そのカウント値に基づ
いて該当するフリップフロップを選択するクロック入力
信号を発生するクロック入力信号発生回路をさらに備え
ることを特徴とする請求項５に記載のメモリ装置の欠陥
救済回路。 - 【請求項７】 前記クロック入力信号発生回路は、 クロック信号に応答して前記エラー信号を制御信号とし
て出力するフリップフロップと、 前記制御信号の立下がりエッジに応答して前記制御信号
の数をカウントするn（nは自然数）ビットのカウンター
と、 前記nビットのカウンターから出力されるnビットの2進
コードを入力して2n個の情報を出力するデコーダと、 前記フリップフロップから出力される制御信号を共通に
入力すると共に、前記デコーダから出力される2n個の出
力信号をそれぞれ入力する2n個の論理ゲートと、 を備えることを特徴とする請求項６に記載のメモリ装置
の欠陥救済回路。 - 【請求項８】 前記BIST回路は、パワーオンの都度、テ
ストイネーブル信号を活性化させるテストモードイネー
ブル信号発生回路を備えることを特徴とする請求項１に
記載のメモリ装置の欠陥救済回路。 - 【請求項９】 メモリ回路とロジック回路が１つのチッ
プに搭載された複合メモリ装置の欠陥救済方法におい
て、 （A）BISTモードにおいてメモリセルをテストしその良
否を判定する段階と、 （B）テストしたメモリセルが不良である場合に、BIST
回路で発生したアドレスをリペアアドレスとして保存す
る段階と、 （C）BISTモードの動作が完了してメモリ装置が通常モ
ードで動作する時に、前記ロジック回路から出力される
ロジックアドレスと前記リペアアドレスとを比較する段
階と、 （D）前記ロジックアドレスと前記リペアアドレスとが
等しい場合に、前記メモリ内の冗長回路を駆動する段階
と、 を備えることを特徴とする欠陥救済方法。 - 【請求項１０】 前記（A）段階は、 メモリセルにデータを書き込み、その書き込んだデータ
を読み出す段階と、 読み出したデータと書き込んだデータとを比較する段階
と、 を有することを特徴とする請求項９に記載の欠陥救済方
法。 - 【請求項１１】 前記（C）段階は、 前記ロジック回路からロジックアドレスを出力する段階
と、 前記ロジックアドレスと前記リペアアドレスとを比較す
る段階と、 を有することを特徴とする請求項９に記載の欠陥救済方
法。 - 【請求項１２】 前記BISTモードの動作は、メモリ装置
を具備するシステムのパワーオンの都度実行されること
を特徴とする請求項９に記載の欠陥救済方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980003510A KR100265765B1 (ko) | 1998-02-06 | 1998-02-06 | 빌트인 셀프 테스트 회로를 구비한 결함구제회로 및 이를 사용한 결함구제방법 |
| KR98-3510 | 1998-02-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11238393A true JPH11238393A (ja) | 1999-08-31 |
| JP3708726B2 JP3708726B2 (ja) | 2005-10-19 |
Family
ID=19532661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28968098A Expired - Fee Related JP3708726B2 (ja) | 1998-02-06 | 1998-10-12 | 欠陥救済回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6091649A (ja) |
| JP (1) | JP3708726B2 (ja) |
| KR (1) | KR100265765B1 (ja) |
| TW (1) | TW384482B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7171592B2 (en) | 2002-03-18 | 2007-01-30 | Fujitsu Limited | Self-testing circuit in semiconductor memory device |
| US7397719B2 (en) | 2005-05-12 | 2008-07-08 | Nec Electronics Corporation | Volatile semiconductor memory |
| US8055958B2 (en) | 2008-12-11 | 2011-11-08 | Samsung Electronics Co., Ltd. | Replacement data storage circuit storing address of defective memory cell |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE19924244B4 (de) * | 1999-05-27 | 2006-03-09 | Infineon Technologies Ag | Integrierter Speicher mit redundanten Einheiten von Speicherzellen und Testverfahren für seine redundanten Einheiten |
| KR100532408B1 (ko) * | 1999-09-15 | 2005-11-30 | 삼성전자주식회사 | 메모리를 내장한 반도체장치에서 메모리 테스트 및 불량 셀(들) 복구방법 |
| US6256237B1 (en) * | 1999-12-28 | 2001-07-03 | United Microelectronics Corp. | Semiconductor device and method for repairing failed memory cell by directly programming fuse memory cell |
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| WO2002021234A2 (en) * | 2000-09-06 | 2002-03-14 | Infineon Technologies Ag | Bist for parallel testing of on-chip memory |
| KR100375998B1 (ko) * | 2000-11-17 | 2003-03-15 | (주)실리콘세븐 | 자동 테스트 및 리페어 기능을 내장하는 반도체 메모리장치 및 그 방법 |
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| KR20020043796A (ko) * | 2000-12-04 | 2002-06-12 | 박종섭 | 반도체 메모리 소자의 구제 회로 |
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