JPH01224998A

JPH01224998A - 半導体記憶装置

Info

Publication number: JPH01224998A
Application number: JP63049751A
Authority: JP
Inventors: Kazuhiro Sawada; 沢田　和宏; Takayasu Sakurai; 貴康桜井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-03-04
Filing date: 1988-03-04
Publication date: 1989-09-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、半導体記憶装置に関するもので、特に、メモ
リの評価方法を容易化し、評価コストを低減化し、かつ
、メモリ使用の際の信頼性を向上させることをめざした
半導体メモリに使用されるものである。

（従来の技術）第４図に、従来から提案されている冗長回路内蔵のメモ
リの構成概略図を示す。通常のデコーダ１とメモリ・ア
レイ２に加えて、スペアのデコーダ３とメモリ４を持つ
。テスターにより、通常のメモリ・アレイ２をテストし
、不良ビットの存在を検査する。不良ビットが存在する
場合、その対応アドレスに対して、スペアメモリ４に置
換すべく、プログラム回路によるプログラムを人為的に
行なう必要がある。プログラム回路の一例を第５図に示
す。第５図中、５はＰ型ＭＯ８ＦＥＴ。

６及び７はＮ型ＭＯ８ＦＥＴ、Ｃｒ及びＣ２は容量、Ｆ
はフユーズ（ｆｕｓｅ）でポリシリコンなどにより形成
されている。レーザ・マシンによりフユーズＦをブロク
しないと、ＰがＬ”、ＰがＨ″の状態で安定し、フユー
ズＦをブロクすると逆の状態で安定する。第５図で説明
したプログラム回路を用いて、スペアアドレスをプログ
ラムするスペアデコーダ３の例を第６図に示す。即ち、
プログラム回路８を含むＡ部で置換すべきアドレスをＭ
Ｏ８ＦＥＴ９．１０よりなるトランスファーゲートによ
り制御し、Ａｉ又はＡＩが“Ｈ）＋つまりアドレスがＨ
″かＬ″を選別し、スペアアドレスＡｉＳを生成する。

これに加えて８部で示すプログラム回路により、スペア
イネーブル（３ｐａｒｅＥｎａｂｌｅ　）信号を生成し
、スペアアドレスＡｉＳとアンド回路１１で組合わせ、
スペアアドレスイネーブル（Ｓｐａｒｅ　　Ａｄｄｒｅ
ｓｓ　　Ｅｎａｂｌｅ　）信号Ａｉｓεを生成し、スペ
アメモリアレイ４にアクセスすると同時に、通常メモリ
アレイ２を非活性化するように制御する。このようにし
て通常のメモリ・アレイ２の不良ビットのアドレスに対
してアクセスが行われた場合、スペア・メモリアレイ４
にアクセスされるようにプログラムするわけである。

（発明が解決しようとする課題）この方式では、メモリチップをまずテストし不良アドレ
スを検出し、その後フユーズをブローし、最終的にもう
一度テストし、正しく置換されているかチエツクする必
要がある。このように、レーザブローの必要が有り、評
価のターンアラウンド（ｔｕｒｎ　　ａｒｏｕｎｄ）を
遅くし、しかも評価コストアップにつながる。また、レ
ーザ・マシンによるブローには、機械的ミスが存在し、
歩留りの低下も伴う。

特に第７図に示すようなロジック回路１２にメモリ１３
を搭載したメモリ混載ロジックの場合、メモリ１３、ロ
ジック回路１２を別々に評価し、しかも上記のようにメ
モリ１３のみの評価プロセスが多いと、評価コストが増
大する。

この発明は上記のような点に鑑みてなされたもので、単
体またはロジック回路混載時の半導体メモリにおいて、
冗長回路のフユーズブローを用いないで電気的にスペア
・メモリと置換することによって評価プロセスを容易化
し、評価コストを低減化し得る半導体記憶装置を提供す
ることを目的とする。

［発明の構成］（課題を解決するための手段と作用）本発明は目的を達成するために、デコーダを有するメモ
リアレイと、外部制御ピンによりテストモードを設定し
た際にアドレス、読み出し／Ｉき込み制御信号、書き込
みデータ、読み出し期待値データを制御クロックに応じ
て生成する第１の制御回路と、前記メモリアレイの読み
出し結果と前記読み出し期待値データを比較する第１の
比較器と、この第１の比較器の出力に応じて不一致時に
該当アドレスを記憶するアドレスレジスタと、通常勤作
時に該アドレスレジスタ内アドレスと外部入力アドレス
の比較を行う第２の比較器と、この第２の比較器の出力
結果に対応して前記メモリアレイとスペアメモリを切り
換えてアクセスする第２の制御回路とを具備することを
特徴とするもので、メモリアレイの読み出し結果と読み
出し期待値データを第１の比較器で比較し、不一致の場
合に該当アドレスをレジスタに記憶し、このレジスタ内
アドレスと外部入力アドレスの比較を行なう第２の比較
器の出力結果により、メモリアレイとスペアメモリを切
り換えるものである。

（実施例）第１図に本発明の実施例を示す。ここでは、デコーダ２
３、メモリ・アレイ２４とスペアメモリ２５および置換
制御回路のみを示しており、メモリ全体を構成するその
他の制御信号発生回路部、増幅器部、入出力ピンバッフ
７などを省略している。

第２図の動作タイミング概略図により動作を説明する。

信号は第１図に対応する。まず、外部制御ピンにより、
セルフテストイネーブル（３ｅｌｆＴｅｓｔ　Ｅ　ｎａ
ｂｌｅ　：　Ｓ　Ｔ　Ｅ　）信号を活性状態にし、テス
トモードを設定す、る。これによりスイッチＳＷ１はＴ
Ａ側、スイッチＳＷ２はＴＤＩ側を選択する。チップ活
性化信号ＧＥにクロックＣＬＫを入力する。この信号に
応じてアドレスジェネレータ２１、データジェネレータ
及びタイミングジェネレータ２２を動作させ、アドレス
（Ａｄｄ＞、言き込みデータ（Ｑａｔａｉｎ　）　、読
み出し／書き込み制御信号（Ｒ／Ｗ　）を生成する。第
２図ではｔ　１〜ｔ　２で書き込み（ｗｒｉｔｅ　）を
行ない、ｔ２以降読み出しくｒｅａｄ）モードになる場
合を示している。ｔ３から読み出し動作がスタートし、
ｔ４で出力がバリッド（ｖａｌｉｄ　）になっている。

このとき、第１の比較器２６でジェネレータ２２からの
読み出し期待値データ（ｄａｔａ）ＴＤＯとメモリアレ
イ２４からの出力ＮＤＯを比較し、一致しない場合は比
較器２６の出力ＣＰ１がエラー（ｅｒｒｏｒ　）となり
、正しい読み出し／書き込みが行なわれていないため不
良ビットであることを意味している。比較器２６の出力
ＣＰＩによりスイッチＳＷ３を制御し、該当不良アドレ
ス（Ａｄｄ）をアドレスレジスタ２７に書き込むように
制御する。上記動作を全メモリアドレスに対して行ない
、不良アドレスを抽出する。不良アドレスの抽出方法は
用意するスペアメモリ２５に対応して考えられる。つま
りロウ方向にスペアメモリ２５を有する場合はロウアド
レスのみを抽出すれば良く、カラム方向の場合はカラム
のみで良いことになる。

不良アドレス抽出後は、置換をチエツクするため第２図
と同様のタイミングで全メモリアドレスに対してテスト
を行なう。ただしここでは、すでに不良アドレスを抽出
しであるため、不良アドレスに対しての読み出し／書き
込みアクセスをスペアメモリ２５に対して行なうように
制御する。この方法としては、第２の比較器２８で、レ
ジスタ２７の出力とアドレスを比較し、一致するときは
不良アドレスアクセスであるため、この比較器２８の出
力ＣＰ２によって通常メモリ・アレイ２４をスイッチＳ
Ｗ４により非活性化し、スペアメモリ２５にアクセスさ
れるようにする。正しくスペアメモリ２５に置換される
と、不良アドレス抽出の際にはエラーになっていたアド
レスも含めた全アドレスに対して読み出し／書き込みが
正常に行なわれることになる。比較器２８の出力ＣＰ２
でスイッチＳＷ５を切換えて正常な出力データを得る。

比較器２６の出力ＣＰ１に今度はエラーフラグが立たな
いことを確認すれば正しく置換されたことがわかる。な
お、第１図中点線Ａで示すレジスタ２７と比較器２８の
組合せを一組とすると、スペアメモリ２５の大きさに応
じてこの組の数を決定することになる。

通常動作状態では、スイッチＳＷ１は入力アドレスにス
イッチＳＷ２は入力データにつながる。

入力アドレスは常にレジスタ２７の内容と比較され、不
良アドレスにアクセスされるときは、この比較器２８の
出力ＣＰ２に応じて通常メモリデコーダ２３を非活性化
し、スペアメモリ２５にアクセスされるように制御する
。第１図は通常メモリ・アレイ２４のロウまたはカラム
方向にスペアメモリ２５が付加される構成を示している
。これは単体のメモリチップの場合である。これに対し
、ロジック回路混載時のメモリに対する例を第３図に示
す。基本的動作概略は第１図と同様である。

この場合周辺制御回路はロジック回路部（例えばゲート
アレイ）で組むわけであり、スペアメモリ２５′もフリ
ップフロップなどで簡単に作ることが可能である。点線
Ｂで示すレジスタ２７′、比較器２８′、スペアメモリ
２５′を一組としてこの組の数が何ビット置換可能であ
るかを決定する。

第１図との違いは、不良アドレスにアクセスされた場合
でも通常メモリ・デコーダ２３を非活性化する必要がな
いことである。

尚、上記実施例において、半導体記憶装置への電源供給
がとまると、アドレスレジスタの記憶装置が消えるため
、電源再供給時に半導体記憶装置のテストをヤリ直さな
ければならないが、このような場合には電源供給がとま
っても記憶内容が消えない例えば、ＥＰＲＯＭセルと高
電圧発生回路、制御回路などをロジック部に用意して、
アドレスレジスタを構成するようにすれば、電源再供給
時にテストをやり直さなくても、全アドレスに対して読
み出し／書き込みを正常に行なうことができる。

［発明の効果１以上述べたように本発明によれば、アドレス、コントロ
ール信号、書き込みデータ、期待値データを自動的に発
生する制御回路を持ち、メモリアクセス読み出し結果と
期待値データを第１の比較器で比較し、不一致の場合に
該当アドレスを記憶するレジスタを持ち、レジスタ内ア
ドレスと外部入力アドレスの比較を行なう第２の比較器
の出力結果により、通常メモリとスペアメモリを切り換
えることにより、冗長回路の７ユーズブローを用いずに
、電気的にスペアメモリと自動的に置換可能となり、評
価“時間の増大、評価コストのアップを防ぎ、信頼性の
高い半導体記憶装置を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成説明図、第２図は
第１図の各部の信号の一例を示す波形図、第３図は本発
明の他の実施例を示す構成説明図、第４図は従来の半導
体記憶装置を示す構成説明図、第５図は従来のプログラ
ム回路の一例を示す回路図、第６図は従来のスペアデコ
ーダの一例を示す構成説明図、第７図はメモリとロジッ
ク回路が混載された半導体記憶装置の模式図である。２１・・・アドレスジェネレータ、２２・・・データジ
ェネレータ及びタイミングジェネレータ、２３・・・デ
コーダ、２４・・・メモリアレイ、２５・・・スペアメ
モリ、２６・・・第１の比較器、２７・・・アドレスジ
ェネレータ、２８・・・第２の比較器。出願人代理人　弁理士　鈴　江　武　彦。Ｐｌ　　　１
　　　　：　　　’　　１ｅｒｒ。、：１１ｊ　ｉ讐１ｔ２　　　ｆ３ｉ４　　　ｔ５第　２　ロ第５図第６図第７図

Claims

【特許請求の範囲】

（１）デコーダを有するメモリアレイと、外部制御ピン
によりテストモードを設定した際にアドレス、読み出し
／書き込み制御信号、書き込みデータ、読み出し期待値
データを制御クロックに応じて生成する第１の制御回路
と、前記メモリアレイの読み出し結果と前記読み出し期
待値データを比較する第１の比較器と、この第１の比較
器の出力に応じて不一致時に該当アドレスを記憶するア
ドレスレジスタと、通常勤作時に該アドレスレジスタ内
アドレスと外部入力アドレスの比較を行う第２の比較器
と、この第２の比較器の出力結果に対応して前記メモリ
アレイとスペアメモリを切り換えてアクセスする第２の
制御回路とを具備することを特徴とする半導体記憶装置
。
（２）同一基板にメモリアレイとロジック回路を混載し
た半導体記憶装置において、第１の制御回路、第２の制
御回路、第１の比較器、第２の比較器、スペアメモリ、
及びアドレスレジスタをロジック回路部に組み込むこと
を特徴とする請求項１記載の半導体記憶装置。