JPH01224998A - 半導体記憶装置 - Google Patents

半導体記憶装置

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Publication number
JPH01224998A
JPH01224998A JP63049751A JP4975188A JPH01224998A JP H01224998 A JPH01224998 A JP H01224998A JP 63049751 A JP63049751 A JP 63049751A JP 4975188 A JP4975188 A JP 4975188A JP H01224998 A JPH01224998 A JP H01224998A
Authority
JP
Japan
Prior art keywords
address
memory
comparator
register
memory array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63049751A
Other languages
English (en)
Inventor
Kazuhiro Sawada
沢田 和宏
Takayasu Sakurai
貴康 桜井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP63049751A priority Critical patent/JPH01224998A/ja
Publication of JPH01224998A publication Critical patent/JPH01224998A/ja
Pending legal-status Critical Current

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  • Semiconductor Memories (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は、半導体記憶装置に関するもので、特に、メモ
リの評価方法を容易化し、評価コストを低減化し、かつ
、メモリ使用の際の信頼性を向上させることをめざした
半導体メモリに使用されるものである。
(従来の技術) 第4図に、従来から提案されている冗長回路内蔵のメモ
リの構成概略図を示す。通常のデコーダ1とメモリ・ア
レイ2に加えて、スペアのデコーダ3とメモリ4を持つ
。テスターにより、通常のメモリ・アレイ2をテストし
、不良ビットの存在を検査する。不良ビットが存在する
場合、その対応アドレスに対して、スペアメモリ4に置
換すべく、プログラム回路によるプログラムを人為的に
行なう必要がある。プログラム回路の一例を第5図に示
す。第5図中、5はP型MO8FET。
6及び7はN型MO8FET、Cr及びC2は容量、F
はフユーズ(fuse)でポリシリコンなどにより形成
されている。レーザ・マシンによりフユーズFをブロク
しないと、PがL”、PがH″の状態で安定し、フユー
ズFをブロクすると逆の状態で安定する。第5図で説明
したプログラム回路を用いて、スペアアドレスをプログ
ラムするスペアデコーダ3の例を第6図に示す。即ち、
プログラム回路8を含むA部で置換すべきアドレスをM
O8FET9.10よりなるトランスファーゲートによ
り制御し、Ai又はAIが“H)+つまりアドレスがH
″かL″を選別し、スペアアドレスAiSを生成する。
これに加えて8部で示すプログラム回路により、スペア
イネーブル(3pareEnable )信号を生成し
、スペアアドレスAiSとアンド回路11で組合わせ、
スペアアドレスイネーブル(Spare  Addre
ss  Enable )信号Aisεを生成し、スペ
アメモリアレイ4にアクセスすると同時に、通常メモリ
アレイ2を非活性化するように制御する。このようにし
て通常のメモリ・アレイ2の不良ビットのアドレスに対
してアクセスが行われた場合、スペア・メモリアレイ4
にアクセスされるようにプログラムするわけである。
(発明が解決しようとする課題) この方式では、メモリチップをまずテストし不良アドレ
スを検出し、その後フユーズをブローし、最終的にもう
一度テストし、正しく置換されているかチエツクする必
要がある。このように、レーザブローの必要が有り、評
価のターンアラウンド(turn  around)を
遅くし、しかも評価コストアップにつながる。また、レ
ーザ・マシンによるブローには、機械的ミスが存在し、
歩留りの低下も伴う。
特に第7図に示すようなロジック回路12にメモリ13
を搭載したメモリ混載ロジックの場合、メモリ13、ロ
ジック回路12を別々に評価し、しかも上記のようにメ
モリ13のみの評価プロセスが多いと、評価コストが増
大する。
この発明は上記のような点に鑑みてなされたもので、単
体またはロジック回路混載時の半導体メモリにおいて、
冗長回路のフユーズブローを用いないで電気的にスペア
・メモリと置換することによって評価プロセスを容易化
し、評価コストを低減化し得る半導体記憶装置を提供す
ることを目的とする。
[発明の構成] (課題を解決するための手段と作用) 本発明は目的を達成するために、デコーダを有するメモ
リアレイと、外部制御ピンによりテストモードを設定し
た際にアドレス、読み出し/Iき込み制御信号、書き込
みデータ、読み出し期待値データを制御クロックに応じ
て生成する第1の制御回路と、前記メモリアレイの読み
出し結果と前記読み出し期待値データを比較する第1の
比較器と、この第1の比較器の出力に応じて不一致時に
該当アドレスを記憶するアドレスレジスタと、通常勤作
時に該アドレスレジスタ内アドレスと外部入力アドレス
の比較を行う第2の比較器と、この第2の比較器の出力
結果に対応して前記メモリアレイとスペアメモリを切り
換えてアクセスする第2の制御回路とを具備することを
特徴とするもので、メモリアレイの読み出し結果と読み
出し期待値データを第1の比較器で比較し、不一致の場
合に該当アドレスをレジスタに記憶し、このレジスタ内
アドレスと外部入力アドレスの比較を行なう第2の比較
器の出力結果により、メモリアレイとスペアメモリを切
り換えるものである。
(実施例) 第1図に本発明の実施例を示す。ここでは、デコーダ2
3、メモリ・アレイ24とスペアメモリ25および置換
制御回路のみを示しており、メモリ全体を構成するその
他の制御信号発生回路部、増幅器部、入出力ピンバッフ
7などを省略している。
第2図の動作タイミング概略図により動作を説明する。
信号は第1図に対応する。まず、外部制御ピンにより、
セルフテストイネーブル(3elfTest E na
ble : S T E )信号を活性状態にし、テス
トモードを設定す、る。これによりスイッチSW1はT
A側、スイッチSW2はTDI側を選択する。チップ活
性化信号GEにクロックCLKを入力する。この信号に
応じてアドレスジェネレータ21、データジェネレータ
及びタイミングジェネレータ22を動作させ、アドレス
(Add>、言き込みデータ(Qatain ) 、読
み出し/書き込み制御信号(R/W )を生成する。第
2図ではt 1〜t 2で書き込み(write )を
行ない、t2以降読み出しくread)モードになる場
合を示している。t3から読み出し動作がスタートし、
t4で出力がバリッド(valid )になっている。
このとき、第1の比較器26でジェネレータ22からの
読み出し期待値データ(data)TDOとメモリアレ
イ24からの出力NDOを比較し、一致しない場合は比
較器26の出力CP1がエラー(error )となり
、正しい読み出し/書き込みが行なわれていないため不
良ビットであることを意味している。比較器26の出力
CPIによりスイッチSW3を制御し、該当不良アドレ
ス(Add)をアドレスレジスタ27に書き込むように
制御する。上記動作を全メモリアドレスに対して行ない
、不良アドレスを抽出する。不良アドレスの抽出方法は
用意するスペアメモリ25に対応して考えられる。つま
りロウ方向にスペアメモリ25を有する場合はロウアド
レスのみを抽出すれば良く、カラム方向の場合はカラム
のみで良いことになる。
不良アドレス抽出後は、置換をチエツクするため第2図
と同様のタイミングで全メモリアドレスに対してテスト
を行なう。ただしここでは、すでに不良アドレスを抽出
しであるため、不良アドレスに対しての読み出し/書き
込みアクセスをスペアメモリ25に対して行なうように
制御する。この方法としては、第2の比較器28で、レ
ジスタ27の出力とアドレスを比較し、一致するときは
不良アドレスアクセスであるため、この比較器28の出
力CP2によって通常メモリ・アレイ24をスイッチS
W4により非活性化し、スペアメモリ25にアクセスさ
れるようにする。正しくスペアメモリ25に置換される
と、不良アドレス抽出の際にはエラーになっていたアド
レスも含めた全アドレスに対して読み出し/書き込みが
正常に行なわれることになる。比較器28の出力CP2
でスイッチSW5を切換えて正常な出力データを得る。
比較器26の出力CP1に今度はエラーフラグが立たな
いことを確認すれば正しく置換されたことがわかる。な
お、第1図中点線Aで示すレジスタ27と比較器28の
組合せを一組とすると、スペアメモリ25の大きさに応
じてこの組の数を決定することになる。
通常動作状態では、スイッチSW1は入力アドレスにス
イッチSW2は入力データにつながる。
入力アドレスは常にレジスタ27の内容と比較され、不
良アドレスにアクセスされるときは、この比較器28の
出力CP2に応じて通常メモリデコーダ23を非活性化
し、スペアメモリ25にアクセスされるように制御する
。第1図は通常メモリ・アレイ24のロウまたはカラム
方向にスペアメモリ25が付加される構成を示している
。これは単体のメモリチップの場合である。これに対し
、ロジック回路混載時のメモリに対する例を第3図に示
す。基本的動作概略は第1図と同様である。
この場合周辺制御回路はロジック回路部(例えばゲート
アレイ)で組むわけであり、スペアメモリ25′もフリ
ップフロップなどで簡単に作ることが可能である。点線
Bで示すレジスタ27′、比較器28′、スペアメモリ
25′を一組としてこの組の数が何ビット置換可能であ
るかを決定する。
第1図との違いは、不良アドレスにアクセスされた場合
でも通常メモリ・デコーダ23を非活性化する必要がな
いことである。
尚、上記実施例において、半導体記憶装置への電源供給
がとまると、アドレスレジスタの記憶装置が消えるため
、電源再供給時に半導体記憶装置のテストをヤリ直さな
ければならないが、このような場合には電源供給がとま
っても記憶内容が消えない例えば、EPROMセルと高
電圧発生回路、制御回路などをロジック部に用意して、
アドレスレジスタを構成するようにすれば、電源再供給
時にテストをやり直さなくても、全アドレスに対して読
み出し/書き込みを正常に行なうことができる。
[発明の効果1 以上述べたように本発明によれば、アドレス、コントロ
ール信号、書き込みデータ、期待値データを自動的に発
生する制御回路を持ち、メモリアクセス読み出し結果と
期待値データを第1の比較器で比較し、不一致の場合に
該当アドレスを記憶するレジスタを持ち、レジスタ内ア
ドレスと外部入力アドレスの比較を行なう第2の比較器
の出力結果により、通常メモリとスペアメモリを切り換
えることにより、冗長回路の7ユーズブローを用いずに
、電気的にスペアメモリと自動的に置換可能となり、評
価“時間の増大、評価コストのアップを防ぎ、信頼性の
高い半導体記憶装置を得ることができる。
【図面の簡単な説明】
第1図は本発明の一実施例を示す構成説明図、第2図は
第1図の各部の信号の一例を示す波形図、第3図は本発
明の他の実施例を示す構成説明図、第4図は従来の半導
体記憶装置を示す構成説明図、第5図は従来のプログラ
ム回路の一例を示す回路図、第6図は従来のスペアデコ
ーダの一例を示す構成説明図、第7図はメモリとロジッ
ク回路が混載された半導体記憶装置の模式図である。 21・・・アドレスジェネレータ、22・・・データジ
ェネレータ及びタイミングジェネレータ、23・・・デ
コーダ、24・・・メモリアレイ、25・・・スペアメ
モリ、26・・・第1の比較器、27・・・アドレスジ
ェネレータ、28・・・第2の比較器。 出願人代理人 弁理士 鈴 江 武 彦。Pl   1
    :   ’  1err。、:11j i 讐1t2   f3i4   t5 第 2 ロ 第5図 第6図 第7図

Claims (2)

    【特許請求の範囲】
  1. (1)デコーダを有するメモリアレイと、外部制御ピン
    によりテストモードを設定した際にアドレス、読み出し
    /書き込み制御信号、書き込みデータ、読み出し期待値
    データを制御クロックに応じて生成する第1の制御回路
    と、前記メモリアレイの読み出し結果と前記読み出し期
    待値データを比較する第1の比較器と、この第1の比較
    器の出力に応じて不一致時に該当アドレスを記憶するア
    ドレスレジスタと、通常勤作時に該アドレスレジスタ内
    アドレスと外部入力アドレスの比較を行う第2の比較器
    と、この第2の比較器の出力結果に対応して前記メモリ
    アレイとスペアメモリを切り換えてアクセスする第2の
    制御回路とを具備することを特徴とする半導体記憶装置
  2. (2)同一基板にメモリアレイとロジック回路を混載し
    た半導体記憶装置において、第1の制御回路、第2の制
    御回路、第1の比較器、第2の比較器、スペアメモリ、
    及びアドレスレジスタをロジック回路部に組み込むこと
    を特徴とする請求項1記載の半導体記憶装置。
JP63049751A 1988-03-04 1988-03-04 半導体記憶装置 Pending JPH01224998A (ja)

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JP63049751A JPH01224998A (ja) 1988-03-04 1988-03-04 半導体記憶装置

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JP63049751A Pending JPH01224998A (ja) 1988-03-04 1988-03-04 半導体記憶装置

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04102298A (ja) * 1990-08-17 1992-04-03 Nec Corp 冗長構成lsiメモリ
US5983358A (en) * 1996-09-27 1999-11-09 Hitachi, Ltd. Semiconductor memory having redundancy circuit
US7457996B2 (en) 2003-03-18 2008-11-25 Renesas Technology Corp. Semiconductor integrated circuit capable of testing with small scale circuit configuration

Cited By (3)

* Cited by examiner, † Cited by third party
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JPH04102298A (ja) * 1990-08-17 1992-04-03 Nec Corp 冗長構成lsiメモリ
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