JPH04102298A - 冗長構成ｌｓｉメモリ - Google Patents
冗長構成ｌｓｉメモリInfo
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- JPH04102298A JPH04102298A JP2216785A JP21678590A JPH04102298A JP H04102298 A JPH04102298 A JP H04102298A JP 2216785 A JP2216785 A JP 2216785A JP 21678590 A JP21678590 A JP 21678590A JP H04102298 A JPH04102298 A JP H04102298A
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- memory
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- cell array
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- 230000015654 memory Effects 0.000 title claims abstract description 140
- 238000012360 testing method Methods 0.000 claims abstract description 14
- 230000002950 deficient Effects 0.000 abstract description 25
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 241001279686 Allium moly Species 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は冗長構成Ｌ Ｓ Ｉメモリに関する。
ＬＳＩメモリは、メモリ容量の大容量化に伴ない、最小
加工寸法及びメモリセル面積の縮小の結果、不良ピッ）
へのメモリセルが発生し易くなり、全ビット良品チップ
を得ることが困難になりつつある。この不良メモリセル
を救済し、全ピッ）−良品チップを得るための手段とし
て、予備のメモリセルを搭載し、不良ビットのメモリセ
ルを予備のメモリセルで置き換え、全ビット良品チップ
を得る冗長構成ＬＳＩメモリメモリが一般的に用いられ
ている。
加工寸法及びメモリセル面積の縮小の結果、不良ピッ）
へのメモリセルが発生し易くなり、全ビット良品チップ
を得ることが困難になりつつある。この不良メモリセル
を救済し、全ピッ）−良品チップを得るための手段とし
て、予備のメモリセルを搭載し、不良ビットのメモリセ
ルを予備のメモリセルで置き換え、全ビット良品チップ
を得る冗長構成ＬＳＩメモリメモリが一般的に用いられ
ている。
従来のこの種の冗長構成１．．．． Ｓ Ｉメモリの例
としては４例えば、１９８０年２月に開催されたアイ・
イー・イー・イー・イン′ターナショナル・ソリッドス
テート・ザーキッツ・コンファレンス（１９８０ＴＥＥ
Ｅ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ５ＯＬＩＤ−８ＴＡ
ＴＥ ＣＩＲＣｌｌＩＴＳ Ｃ０ＮＦＥＲＥＮＣＥ）の
ダイシュス）へ・オブ・チク二力ｙＩｙ−ヘ−，ｚ＜−
ズ（ＩＳＳＣＣＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡ
ＬＰＡＰＥＲ８）第２３４頁−２−２３５頁（１９８０
１２月会議時に同時頒布）に掲載された、”Ａ ２５６
Ｋ ＲＡＭＦａｂｒｉｃａｔｅｄ ｗｉｔｈ Ｍｏｌｙ
ｂｄｅｎｕｍ−Ｐｏｌｙｓｉｌｉｃｏｎ Ｔｅｃｈｎｏ
ｌｏｇｙ と題する真贋（Ｔｓｕｎｅｏ Ｍａ、ｎｏ
）氏等の論文等がある８上記論文に紹介されｔ：冗長構
成ＬＳＩメモリのプロ・ツク図を第２図に示す。
としては４例えば、１９８０年２月に開催されたアイ・
イー・イー・イー・イン′ターナショナル・ソリッドス
テート・ザーキッツ・コンファレンス（１９８０ＴＥＥ
Ｅ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ５ＯＬＩＤ−８ＴＡ
ＴＥ ＣＩＲＣｌｌＩＴＳ Ｃ０ＮＦＥＲＥＮＣＥ）の
ダイシュス）へ・オブ・チク二力ｙＩｙ−ヘ−，ｚ＜−
ズ（ＩＳＳＣＣＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡ
ＬＰＡＰＥＲ８）第２３４頁−２−２３５頁（１９８０
１２月会議時に同時頒布）に掲載された、”Ａ ２５６
Ｋ ＲＡＭＦａｂｒｉｃａｔｅｄ ｗｉｔｈ Ｍｏｌｙ
ｂｄｅｎｕｍ−Ｐｏｌｙｓｉｌｉｃｏｎ Ｔｅｃｈｎｏ
ｌｏｇｙ と題する真贋（Ｔｓｕｎｅｏ Ｍａ、ｎｏ
）氏等の論文等がある８上記論文に紹介されｔ：冗長構
成ＬＳＩメモリのプロ・ツク図を第２図に示す。
第２図のＬＳｌ、メモリは、複数のメモリセルから成る
通常のメモリセルアレイ］１、Ｘデコーダ２、Ｙデコー
ダ３に加えて複数の予備のメモリセルから成る予備のメ
モリセルアレイ１２と予備のＸデコーダ２〕から成る。
通常のメモリセルアレイ］１、Ｘデコーダ２、Ｙデコー
ダ３に加えて複数の予備のメモリセルから成る予備のメ
モリセルアレイ１２と予備のＸデコーダ２〕から成る。
このＬ Ｓ Ｉメモリでは、メモリセルアレイ１１の中
に、不良のメモリセルがある場合に、予備のＸテ゛コー
ダ２］を用いて、予備のメモリセルアレイ１２を選択し
、不良メモリセルの代りに、予備のメモリセルを選択す
ることにより、全ビット良品Ｌ Ｓ Ｉ 、メモリを得
ることができる。
に、不良のメモリセルがある場合に、予備のＸテ゛コー
ダ２］を用いて、予備のメモリセルアレイ１２を選択し
、不良メモリセルの代りに、予備のメモリセルを選択す
ることにより、全ビット良品Ｌ Ｓ Ｉ 、メモリを得
ることができる。
このような冗長構成Ｌ Ｓ Ｉ 、メモリでは、ウェー
ハ上でのＬ Ｓ Ｉ製造工程終了後、ＬＳＩテスタでメ
モリセルの動作かテストされ、不良メモリセルが発見さ
れた場合には、不良メモリセルと同じＸアドレスで予備
のメモリセルが選択されるように、予備のＸデコーダ２
１をヒユーズのようなプログラム素子を用いてハード的
にプログラムする。
ハ上でのＬ Ｓ Ｉ製造工程終了後、ＬＳＩテスタでメ
モリセルの動作かテストされ、不良メモリセルが発見さ
れた場合には、不良メモリセルと同じＸアドレスで予備
のメモリセルが選択されるように、予備のＸデコーダ２
１をヒユーズのようなプログラム素子を用いてハード的
にプログラムする。
この結果、当該ＬＳＩメモリにおいて、不良のメモリセ
ルを選択するアドレス信号が入力さり、ると常に予備の
メモリセルが代りに選択され、チップ外部からは不良メ
モリセルの存在が見えなくなり、完全良品チップと見な
される。
ルを選択するアドレス信号が入力さり、ると常に予備の
メモリセルが代りに選択され、チップ外部からは不良メ
モリセルの存在が見えなくなり、完全良品チップと見な
される。
ところで、上述した従来の冗長構成Ｌｌメモリでは、通
常のメモリセルが正常に動作するがどうかのテスト、は
ＬＳＩテスタで行い、不良のメモリセルがある場合に予
備のメモリセルを選択するためのデコーダのプログラム
を、レーサビ・−ムが電気的に溶断不能なヒユーズを用
いて行わなけらばならない。
常のメモリセルが正常に動作するがどうかのテスト、は
ＬＳＩテスタで行い、不良のメモリセルがある場合に予
備のメモリセルを選択するためのデコーダのプログラム
を、レーサビ・−ムが電気的に溶断不能なヒユーズを用
いて行わなけらばならない。
従って、ＬＳＩテスタやヒユーズのプログラム装置とい
う高価な設備が必要になるとともに、１、、、ＳｆＩメ
モリパッケージングして、メモリボード上で使用してい
る場合に、使用中にハードエラーが生じた場合には、ボ
ードから取りはずし、再度、ＬＳＩテスタでテストして
、不良メモリセルを見つけ、予価のメモリセルに置換す
るなめのプログラムを行わなければならない欠点があっ
た。
う高価な設備が必要になるとともに、１、、、ＳｆＩメ
モリパッケージングして、メモリボード上で使用してい
る場合に、使用中にハードエラーが生じた場合には、ボ
ードから取りはずし、再度、ＬＳＩテスタでテストして
、不良メモリセルを見つけ、予価のメモリセルに置換す
るなめのプログラムを行わなければならない欠点があっ
た。
本発明の目的はこうした欠点を改善し、オンデツプ組込
み自己ナスｌ−回路を内蔵１．てメモリチップ自身で不
良のメモリセルを見つけ、更に、自動的に不良メよりセ
ルを予備のメモリセルに置換することにより、ＬＳＩメ
モリのテストと不良メモリセルの置換を低コスト、かつ
、メモリボード上でチップを取りはずすこと無しに行え
る冗長構成り、 Ｓ Ｉメモリを提供することにある４
、〔課題を解決するための手段〕 本発明の冗長構成Ｌ Ｓ Ｉメモリは、複数のメモリセ
ルから成る第１のメモリセルアレイと、複数の予備メモ
リセルから成る第２のメモリセルアレイと、前記第１の
メモリセルアレイの列選択線および行選択線をそれぞれ
駆動するＸデコーダおよびＸデコーダと、該ＸおよびＸ
デコーダに外部アドレス信号を与えるアドレスバッファ
と、テスト命令信号の印加によってアドレス信号と入力
データパターンとを自動生成するアドレス発生回路およ
びデータパターン発生回路と、前記メモリセルアレイか
らの読出しデータと前記データパターン発生回路からの
期待値パターンとを比較するデータ比較回路と、前記読
出しデータと期待値パターンとが不一致の場合に、該読
出しデータのアドレスをエラービットアドレスとして記
憶する連想メモリとを有し、前記テスト命令信号が印加
されない通常のメモリ動作において、外部アドレス信号
が入力された場合に前記連想メモリを用いて、該外部ア
ドレス信号が前記連想メモリに蓄えられているエラービ
ットアドレスに一致するか否かを判別し、エラービット
アドレスに一致しない場合には、前記Ｘ、Ｙデコーダを
介して前記第１のメモリセルアレイとデータの入出力を
行うのに対し、前記アドレス信号がエラービットアドレ
スに一致する場合には、前記Ｘ、Ｙデコーダーによるメ
モリセルの選択を中止し、前記第２のメモリセルアレイ
とデータの入出力を行うことを特徴とする。
み自己ナスｌ−回路を内蔵１．てメモリチップ自身で不
良のメモリセルを見つけ、更に、自動的に不良メよりセ
ルを予備のメモリセルに置換することにより、ＬＳＩメ
モリのテストと不良メモリセルの置換を低コスト、かつ
、メモリボード上でチップを取りはずすこと無しに行え
る冗長構成り、 Ｓ Ｉメモリを提供することにある４
、〔課題を解決するための手段〕 本発明の冗長構成Ｌ Ｓ Ｉメモリは、複数のメモリセ
ルから成る第１のメモリセルアレイと、複数の予備メモ
リセルから成る第２のメモリセルアレイと、前記第１の
メモリセルアレイの列選択線および行選択線をそれぞれ
駆動するＸデコーダおよびＸデコーダと、該ＸおよびＸ
デコーダに外部アドレス信号を与えるアドレスバッファ
と、テスト命令信号の印加によってアドレス信号と入力
データパターンとを自動生成するアドレス発生回路およ
びデータパターン発生回路と、前記メモリセルアレイか
らの読出しデータと前記データパターン発生回路からの
期待値パターンとを比較するデータ比較回路と、前記読
出しデータと期待値パターンとが不一致の場合に、該読
出しデータのアドレスをエラービットアドレスとして記
憶する連想メモリとを有し、前記テスト命令信号が印加
されない通常のメモリ動作において、外部アドレス信号
が入力された場合に前記連想メモリを用いて、該外部ア
ドレス信号が前記連想メモリに蓄えられているエラービ
ットアドレスに一致するか否かを判別し、エラービット
アドレスに一致しない場合には、前記Ｘ、Ｙデコーダを
介して前記第１のメモリセルアレイとデータの入出力を
行うのに対し、前記アドレス信号がエラービットアドレ
スに一致する場合には、前記Ｘ、Ｙデコーダーによるメ
モリセルの選択を中止し、前記第２のメモリセルアレイ
とデータの入出力を行うことを特徴とする。
本発明の冗長構成ＬＳＩメモリは、不良メモリセルを救
済するための予備のメモリセルアレイを有すると同時に
、オンチップ組込み自己テスト回路も内蔵されており、
自己テスト動作中に、見つけたエラービットアドレスを
連想メモリに記憶し、通常のメモリ動作中に、不良メモ
リセルを選択するアドレスが入力された場合には、連想
メモリでアドレスの照合を行って、予備のメモリセルＩ
＼メモリ動作を切り換えることにより、全ビット良品チ
ップを得るＬＳＩメモリである。
済するための予備のメモリセルアレイを有すると同時に
、オンチップ組込み自己テスト回路も内蔵されており、
自己テスト動作中に、見つけたエラービットアドレスを
連想メモリに記憶し、通常のメモリ動作中に、不良メモ
リセルを選択するアドレスが入力された場合には、連想
メモリでアドレスの照合を行って、予備のメモリセルＩ
＼メモリ動作を切り換えることにより、全ビット良品チ
ップを得るＬＳＩメモリである。
このため、ＬＳＩテスタが不要でコストが低減されると
同時に予備のメモリセルへ置換するためのヒユーズやプ
ログラム装置も不要になるとともに、メモリボード上で
上記一連の動作が行えるため、装置を使用中に生じたメ
モリセルの不良も容易に救済できる利点がある。
同時に予備のメモリセルへ置換するためのヒユーズやプ
ログラム装置も不要になるとともに、メモリボード上で
上記一連の動作が行えるため、装置を使用中に生じたメ
モリセルの不良も容易に救済できる利点がある。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の構成図で、１チツプ上に形
成されたＬＳＩメモリを示している。本例は通常のメモ
リセルアレイ１１、予備のメモリセルアレイ１２、Ｘデ
コーダ２、Ｘデコーダ３、アドレスバッファ４、アドレ
ス発生回路５、データパターン発生回路６、データ比較
回路７及び連想メモリ８から成る。
成されたＬＳＩメモリを示している。本例は通常のメモ
リセルアレイ１１、予備のメモリセルアレイ１２、Ｘデ
コーダ２、Ｘデコーダ３、アドレスバッファ４、アドレ
ス発生回路５、データパターン発生回路６、データ比較
回路７及び連想メモリ８から成る。
本ＬＳＩメモリは通常動作においては、外部端子に入力
されるアドレス信号Ａｉがアドレスバッファ４を介して
Ｘデコーダ２及びＸデコーダ３に送られ、Ｘデコーダ２
からの列選択線とＸデコーダ３からの行選択線との交点
にあるメモリセルが選択され、情報の読出し、又は書き
込みが行われる。
されるアドレス信号Ａｉがアドレスバッファ４を介して
Ｘデコーダ２及びＸデコーダ３に送られ、Ｘデコーダ２
からの列選択線とＸデコーダ３からの行選択線との交点
にあるメモリセルが選択され、情報の読出し、又は書き
込みが行われる。
他方、テスト命令信号Ｔが印加されると、アドレス発生
回路５が自動的にアドレス信号を発生し、これと同期し
てデータパターン発生回路６がちテストパターンが生成
され、Ｘデコーダ２からの列選択線とＸデコーダ３から
の行選択線との交点にあるメモリセルに、特定のデータ
が書き込まれたり、読出されたりする。
回路５が自動的にアドレス信号を発生し、これと同期し
てデータパターン発生回路６がちテストパターンが生成
され、Ｘデコーダ２からの列選択線とＸデコーダ３から
の行選択線との交点にあるメモリセルに、特定のデータ
が書き込まれたり、読出されたりする。
読出し時には、データ比較回路７においてメモリセルか
らの読出しデータとデータパターン発生回路６からの期
待値データとが比較され、不一致の場合に、読出しデー
タのアドレスをエラービットアドレスとして連想メモリ
８に書き込み記憶する。
らの読出しデータとデータパターン発生回路６からの期
待値データとが比較され、不一致の場合に、読出しデー
タのアドレスをエラービットアドレスとして連想メモリ
８に書き込み記憶する。
上記自己テスト動作終了時に、連想のメモリ動作を行わ
せると、外部端子に入力されるアドレス信号Ａｉがアド
レスバッファ４を介して連想メモリ８及びＸデコーダ２
とＸデコーダ３に送られる。
せると、外部端子に入力されるアドレス信号Ａｉがアド
レスバッファ４を介して連想メモリ８及びＸデコーダ２
とＸデコーダ３に送られる。
連想メモリ８では入力されたアドレスが記憶しているエ
ラービットアドレスに一致するか否かの照合が行われる
。入力アドレスがエラービットアドレスに一致しない場
合には、前述したように、Ｘデコーダ２からの列選択線
とＸデコーダ３からの行選択線との交点にあるメモリセ
ルが選択され、情報の読出し又は書き込みが行われる。
ラービットアドレスに一致するか否かの照合が行われる
。入力アドレスがエラービットアドレスに一致しない場
合には、前述したように、Ｘデコーダ２からの列選択線
とＸデコーダ３からの行選択線との交点にあるメモリセ
ルが選択され、情報の読出し又は書き込みが行われる。
しかし、連想メモリ８への入力アドレスがエラービット
アドレスに一致する場合には、Ｘデコーダ２及びＸデコ
ーダ３によるメモリセルの選択を中止し、連想メモリ８
からの一致信号Ｃによって予備のメモリセルアレイ１２
の中のメモリセルが選択され、情報の読出し又は書き込
みが行われる。
アドレスに一致する場合には、Ｘデコーダ２及びＸデコ
ーダ３によるメモリセルの選択を中止し、連想メモリ８
からの一致信号Ｃによって予備のメモリセルアレイ１２
の中のメモリセルが選択され、情報の読出し又は書き込
みが行われる。
以上の一連の動作により、ＬＳＩメモリのメモリセルア
レイ１１の中に不良のメモリセルが存在する場合にも、
本ＬＳＩメモリでは、自動的に不良メモリセルのアドレ
スをエラービットアドレスとして連想メモリ８に蓄え、
通常のメモリ動作において、不良のメモリセルを選択す
る外部アドレスが入力された場合には、自動的に予備の
メモリセルを選択して、正常な情報の入出力を可能とす
る。
レイ１１の中に不良のメモリセルが存在する場合にも、
本ＬＳＩメモリでは、自動的に不良メモリセルのアドレ
スをエラービットアドレスとして連想メモリ８に蓄え、
通常のメモリ動作において、不良のメモリセルを選択す
る外部アドレスが入力された場合には、自動的に予備の
メモリセルを選択して、正常な情報の入出力を可能とす
る。
以上、詳細に説明したように、本発明の冗長構成ＬＳＩ
メモリはチップをテストし、不良メモリセルを見つけて
、予備のメモリセルへ置換するために必要なＬＳＩテス
タやヒユーズによるデコーダのプログラム装置が不要に
なるとともに、メモリボード上で装置に装着した状態で
不良メモリセルの置換を行うことができるため、テスト
コストが安くなるとともに、歩留りが格段に良くなると
いう効果がある。
メモリはチップをテストし、不良メモリセルを見つけて
、予備のメモリセルへ置換するために必要なＬＳＩテス
タやヒユーズによるデコーダのプログラム装置が不要に
なるとともに、メモリボード上で装置に装着した状態で
不良メモリセルの置換を行うことができるため、テスト
コストが安くなるとともに、歩留りが格段に良くなると
いう効果がある。
第１図は本発明の一実施例の構成図、第２図は従来例の
構成図である。 １．１１・・・メモリセルアレイ、２・・・Ｘデコーダ
、３・・・Ｙデコーダ、４・・・アドレスバッファ、５
・・・アドレス発生回路、６・・・データパターン発生
回路、７・・・データ比較回路、８・・・連想メモリ、
１２・・・予備のメモリセルアレイ、２１・・・予備の
Ｘデコーダ。
構成図である。 １．１１・・・メモリセルアレイ、２・・・Ｘデコーダ
、３・・・Ｙデコーダ、４・・・アドレスバッファ、５
・・・アドレス発生回路、６・・・データパターン発生
回路、７・・・データ比較回路、８・・・連想メモリ、
１２・・・予備のメモリセルアレイ、２１・・・予備の
Ｘデコーダ。
Claims (1)
- 【特許請求の範囲】 複数のメモリセルから成る第１のメモリセルアレイと
、 複数の予備メモリセルから成る第２のメモリセルアレイ
と、 前記第１のメモリセルアレイの列選択線および行選択線
をそれぞれ駆動するＸデコーダおよびＹデコーダと、 該ＸおよびＹデコーダに外部アドレス信号を与えるアド
レスバッファと、 テスト命令信号の印加によってアドレス信号と入力デー
タパターンとを自動生成するアドレス発生回路およびデ
ータパターン発生回路と、 前記メモリセルアレイからの読出しデータと前記データ
パターン発生回路からの期待値パターンとを比較するデ
ータ比較回路と、 前記読出しデータと期待値パターンとが不一致の場合に
、該読出しデータのアドレスをエラービットアドレスと
して記憶する連想メモリとを有し、 前記テスト命令信号が印加されない通常のメモリ動作に
おいて、外部アドレス信号が入力された場合に前記連想
メモリを用いて、該外部アドレス信号が前記連想メモリ
に蓄えられているエラービットアドレスに一致するか否
かを判別し、エラービットアドレスに一致しない場合に
は、前記Ｘ、Ｙデコーダを介して前記第１のメモリセル
アレイとデータの入出力を行うのに対し、前記アドレス
信号がエラービットアドレスに一致する場合には、前記
Ｘ、Ｙデコーダーによるメモリセルの選択を中止し、前
記第２のメモリセルアレイとデータの入出力を行うこと
を特徴とする冗長構成ＬＳＩメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2216785A JPH04102298A (ja) | 1990-08-17 | 1990-08-17 | 冗長構成ｌｓｉメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2216785A JPH04102298A (ja) | 1990-08-17 | 1990-08-17 | 冗長構成ｌｓｉメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04102298A true JPH04102298A (ja) | 1992-04-03 |
Family
ID=16693854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2216785A Pending JPH04102298A (ja) | 1990-08-17 | 1990-08-17 | 冗長構成ｌｓｉメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04102298A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5332633A (en) * | 1976-09-08 | 1978-03-28 | Hitachi Ltd | Information processing unit |
| JPS62250599A (ja) * | 1986-04-23 | 1987-10-31 | Hitachi Ltd | 半導体メモリ装置 |
| JPS63164100A (ja) * | 1986-12-26 | 1988-07-07 | Hiroshi Nakamura | 半導体集積回路メモリ |
| JPH01224998A (ja) * | 1988-03-04 | 1989-09-07 | Toshiba Corp | 半導体記憶装置 |
-
1990
- 1990-08-17 JP JP2216785A patent/JPH04102298A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5332633A (en) * | 1976-09-08 | 1978-03-28 | Hitachi Ltd | Information processing unit |
| JPS62250599A (ja) * | 1986-04-23 | 1987-10-31 | Hitachi Ltd | 半導体メモリ装置 |
| JPS63164100A (ja) * | 1986-12-26 | 1988-07-07 | Hiroshi Nakamura | 半導体集積回路メモリ |
| JPH01224998A (ja) * | 1988-03-04 | 1989-09-07 | Toshiba Corp | 半導体記憶装置 |
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