KR101150531B1 - 칼럼 리던던시 퓨즈회로 - Google Patents

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Abstract

본 발명에 따른 칼럼 리던던시 퓨즈회로는 퓨즈 회로의 동작시 발생하는 과도한 피크 전류를 줄이기 위해, 매트 선택신호를 입력받아 각각 서로 다른 지연시간으로 지연시켜 출력하는 다수개의 지연부와, 리던던시 칼럼 라인에 대응하며 다수개의 지연부의 출력 신호를 입력받아 각 대응되는 리던던시 칼럼 라인이 리페어 되는지 여부를 나타내는 리페어 감지 신호를 출력하는 다수개의 퓨즈셋을 포함하여, 과도한 피크 전류를 감소시켜 주변회로가 안정적으로 동작할 수 있는 기술이다.
퓨즈, 리던던시

Description

칼럼 리던던시 퓨즈회로{COLUMN REDUNDANCY FUSE CIRCUIT}
도 1은 종래 기술에 의한 칼럼 리던던시 퓨즈회로를 도시한 회로도.
도 2는 도 1에 도시된 칼럼 리던던시 퓨즈회로의 동작을 도시한 타이밍도.
도 3은 본 발명에 따른 칼럼 리던던시 퓨즈회로에 관한 회로도.
도 4는 도 3에 도시된 칼럼 리던던시 퓨즈회로의 동작을 도시한 타이밍도.
본 발명은 칼럼 리던던시 퓨즈회로에 관한 것으로, 특히 퓨즈회로에 발생하는 피크(peak) 전류를 줄일 수 있도록 하는 기술이다.
일반적으로 디램(Dynamic Random Access Memory;DRAM) 등의 메모리 소자에서는 수많은 미세 셀들이 존재하는데, 이러한 셀들 중 1개라도 결함이 발생되면 해당 메모리 소자는 제 구실을 하지 못하게 되면서 불량품으로 처리된다. 그러나, 디램의 집적도가 점차 증가함에 따라 확률적으로 소량의 셀에만 결함이 발생할 확률이 높은데도 이를 포함한 전체 소자를 불량품으로 처리하여 폐기 처분하는 것은 제품의 수율을 낮추는 비효율적인 처리 방식이라고 볼 수 있다. 따라서, 미리 디램 셀 내에 별도로 구비해 둔 여분의 셀을 이용하여 불량 셀을 대체시킴으로써 양산률을 높이는 방법을 통상적으로 사용하고 있는데, 이때 사용하는 회로가 '리던던시 회로'이다.
도 1은 종래 기술에 의한 칼럼 리던던시 퓨즈회로를 도시한 회로도이다.
종래의 퓨즈회로는 리던던시 칼럼 라인에 대응하는 퓨즈셋(100)을 구비한다. 하나의 퓨즈셋(100)은 리던던시 칼럼 어드레스의 비트 수 만큼 병렬로 배열된 퓨즈박스(110)를 구비한다.
여기서, 리던던시 칼럼 라인은 i개 있고, 리페어될 칼럼 어드레스의 비트 수가 9개인 것으로 가정하여 설명한다.
퓨즈박스(110)는 퓨즈부(111), 프리차지부(113) 및 출력부(115)를 구비하며, 매트 선택신호 MSY<0:7>를 입력받아 리페어 감지 신호 YRA를 출력한다.
퓨즈부(111)는 퓨즈 f1～f8 및 NMOS 트랜지스터 N1～N8를 구비하며, 퓨즈 f1～f8 및 NMOS 트랜지스터 N1～N8가 쌍을 이루어 노드 A와 접지전압 VSS사이에 병렬 연결되어 있다.
퓨즈 f1～f8는 각 매트(Mat)에 대응하고, 각 대응되는 매트의 칼럼(Column)이 리페어 되는 경우에 컷팅된다. 그리고, NMOS 트랜지스터 N1～N8는 게이트로 매트 선택신호 MSY<0:7>가 입력되어 선택적으로 스위칭된다.
여기서 매트 선택신호 MSY<0:7>는 액티브 신호에 의해 임의의 매트가 선택되면 하이 값을 갖게 되어 임의의 매트가 선택되어졌음을 나타내는 신호이다.
즉, 매트<0>가 선택되면, 매트 선택신호 MSY<0>가 하이가 되며, 매트<1>이 선택되면, 매트 선택신호 MSY<1>가 하이가 된다.
프리차지부(113)는 PMOS 트랜지스터 P1를 구비하며, 게이트에 인가되는 프리차지 신호 PREB에 따라서 전원전압 VDD으로 노드 A를 프리차지시킨다.
출력부(115)는 인버터 IV1～IV3를 구비하며, 래치부(미도시)는 인버터 IV1와 인버터 IV2로 구성되어 노드 A의 출력을 래치시킨다. 그리고, 인버터 IV3는 래치된 신호를 반전하여 선택된 매트의 리페어 여부를 나타내는 리페어 감지 신호 YRA를 출력한다.
위와 같이 구성된 퓨즈회로의 동작을 도 2의 타이밍도를 참조하여 설명하면 다음과 같다. 여기서는 매트<0>이 선택된 경우를 예를 들어 설명한다.
먼저, 프리차지신호 PREB가 로우인 동안 PMOS 트랜지스터 P1가 턴 온되어 노드 A를 전원전압 VDD으로 프리차지시킨다.
그 다음, 액티브 명령이 인가되면, 프리차지신호 PREB가 하이가 되어 PMOS 트랜지스터 P1가 턴 오프되고, 매트 선택신호 MSY<0>가 하이로 인에이블된다.
여기서, 선택된 매트<0>에 대응되는 퓨즈 f1가 컷 상태이면 리페어 감지 신호 YRA가 하이로 출력되어 현재 선택된 매트<0>가 리페어 됨을 나타내게 된다.
이때, 액티브 명령은 지정된 어드레스에 해당되는 매트를 인에이블하여 리드(read) 또는 라이트(write) 동작이 가능하도록 만드는 명령어이다.
그리고, 선택된 매트<0>에 대응되는 퓨즈 f1가 노 컷(No-cut) 상태이면 프리차지된 노드 A의 하이 값이 선택된 매트에 해당하는 퓨즈 f1와 NMOS 트랜지스터 N1의 직렬회로를 통하여 빠져나가게 되어 리페어 감지신호 YRA가 로우로 출력되어 현재 선택된 매트<0>가 리페어되지 않음을 나타내게 된다.
그런데, 매트 선택신호 MSY를 입력으로 하는 퓨즈박스(110)가 어드레스 비트 수 만큼 있고, 이러한 퓨즈박스(100)로 구성된 퓨즈셋(100)이 블럭 수 만큼 존재하기 때문에 매트 선택신호 MSY가 한번 인에이블될 때 수백 mA의 과다한 피크(peak) 전류가 발생할 수 있다.
여기서, 과다한 피크 전류는 주변 접지전압 VSS을 바운싱(bouncing)되게 하고, 이로 인하여 주변회로의 오동작을 유발하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 메모리 장치의 각 블럭에 구비된 칼럼 리던던시 퓨즈회로가 동작할 때의 피크 전류를 줄일 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 칼럼 리던던시 퓨즈회로는, 매트 선택신호를 입력받아 각각 서로 다른 지연시간으로 지연시켜 출력하는 다수개의 지연부와 리던던시 칼럼 라인에 대응하며, 다수개의 지연부의 출력 신호를 입력받아 각 대응되는 리던던시 칼럼 라인이 리페어 되는지 여부를 나타내는 리페어 감지 신호를 출력하는 다수개의 퓨즈셋을 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다. 여기서, 동일한 참조부호는 동일한 구성 소자를 나타낸다.
도 3은 본 발명에 따른 칼럼 리던던시 퓨즈회로에 관한 회로도이다.
여기서는 리던던시 칼럼 라인이 i개 있고, 리던던시 칼럼 어드레스의 비트 수는 9개인 것으로 가정하여 설명한다.
본 발명은 지연부(200) 및 퓨즈셋(300)을 구비한다.
지연부(200)는 매트 선택신호 MSY<0:7>를 입력받아 서로 다른 지연시간으로 지연시켜 i개의 매트 선택신호 MSY<0:7>를 출력하는 다수개의 지연부(201～20i)를 구비한다.
여기서, 매트 선택신호 MSY1<0:7>는 지연부(201)에 의해 매트 선택신호 MSY<0:7>가 1ns만큼 지연된 신호이며, 매트 선택신호 MSYi<0:7>는 지연부(20i)에 의해 매트 선택신호 MSY<0:7>가 ins만큼 지연된 신호이다.
퓨즈셋(300)은 리던던시 칼럼 라인에 대응하는 다수개의 퓨즈셋(301～30i)을 구비한다.
다수개의 퓨즈셋(301～30i) 각각은 리던던시 칼럼 어드레스의 비트 수 만큼 병렬로 배열된 다수개의 퓨즈박스(401～409)를 구비하여 각각 대응되는 매트 선택신호 MSY<0:7>를 입력받아 순차적으로 인에이블된다.
다수개의 퓨즈박스(401～409) 각각은 퓨즈부(411), 프리차지부(413), 출력부(415) 및 전류 제어부(417)를 구비하며, 지연부(200)에서 출력된 매트 선택신호 MSY<0:7>를 입력받아 리페어 감지 신호 YRA를 출력한다.
퓨즈부(411)는 퓨즈 f1～f8 및 NMOS 트랜지스터 N1～N8를 구비하며, 퓨즈 f1～f8 및 NMOS 트랜지스터 N1～N8가 쌍을 이루어 노드 A와 접지전압 VSS사이에 병렬 연결되어 있다.
퓨즈 f1～f8는 각 매트(Mat)에 대응하고, 각 대응되는 매트의 칼럼(Column) 이 리페어 되는 경우에 컷팅된다. 그리고, NMOS 트랜지스터 N1～N8는 게이트로 매트 선택신호 MSY<0:7>가 입력되어 선택적으로 스위칭된다.
여기서 매트 선택신호 MSY<0:7>는 블량이 발생된 워드라인에 해당하는 어드레스가 입력되어 임의의 매트가 선택되면 하이 값을 갖게 되어 임의의 매트가 선택되어졌음을 나타내는 신호이다.
즉, 매트<0>가 선택되면, 매트 선택신호 MSY<0>가 하이가 되며, 매트<1>이 선택되면, 매트 선택신호 MSY<1>가 하이가 된다.
프리차지부(413)는 PMOS 트랜지스터 P1를 구비하며, 게이트에 인가되는 프리차지 신호 PREB에 따라서 전원전압 VDD으로 노드 A를 전원전압 VDD으로 프리차지시킨다.
PMOS 트랜지스터 P1는 게이트로 프리차지 신호 PREB를 입력받고, 소스는 전원전압 VDD에 접속되어 있고, 드레인은 노드 A와 접속되어 있다.
이때, 프리차지 신호 PREB는 로우 프리차지(Row precharge)일 때 로우레벨로 인에이블되고, 로우 액티브일때 하이레벨로 인에이블되는 신호이며, 노드 A를 프리차지 시켜준다.
출력부(415)는 인버터 IV1～IV3를 구비하며, 래치부(미도시)는 인버터 IV1와 인버터 IV2로 구성되어 노드 A의 출력을 래치시킨다. 그리고, 인버터 IV3는 인버터 IV1의 출력 신호를 입력받아 반전하여 선택된 매트의 리페어 여부를 나타내는 리페어 감지 신호 YRA를 출력한다.
전류 제어부(417)는 NMOS 트랜지스터 N9를 구비하며, 접지전압 VSS으로 흐르 는 전류를 제한하여 피크 전류의 양를 감소시킨다.
NMOS 트랜지스터 N9의 드레인은 NMOS 트랜지스터 N1～N8의 공통 소스와 연결되어 있고, 게이트로 전원전압 VDD을 입력받고, 소스는 접지전압 VSS에 연결되어 있다.
이때, NMOS 트랜지스터 N9의 사이즈는 시뮬레이션을 통해 적절한 값으로 설정되는 것이 바람직하다.
위와 같이 구성된 퓨즈회로의 동작을 도 4의 타이밍도를 참조하여 설명하면 다음과 같다. 여기서는 매트<0>이 선택된 경우를 예를 들어 설명한다.
먼저, 프리차지신호 PREB가 로우인 동안 PMOS 트랜지스터 P1이 턴 온되어 노드 A를 프리차지시킨다.
그 다음, 액티브 명령이 인가되면, 프리차지신호 PREB가 하이로 디스에이블되고, 매트 선택신호 MSY<0>가 하이로 인에이블된다.
여기서, 선택된 매트<0>에 대응되는 퓨즈 f1가 컷 상태이면 리페어 감지 신호 YRA가 하이로 출력되어 현재 선택된 매트<0>가 리페어 됨을 나타내게 된다.
이때, 액티브 명령은 지정된 어드레스에 해당되는 매트를 인에이블하여 리드(read) 또는 라이트(write) 동작이 가능하도록 만드는 명령어이다.
그리고, 선택된 매트<0>에 대응되는 퓨즈 f1가 노 컷(No-cut) 상태이면 프리차지된 노드 A의 하이 값이 선택된 매트<0>에 해당하는 퓨즈 f1와 NMOS 트랜지스터 N1의 직렬회로를 통하여 빠져나가게 되어 리페어 감지신호 YRA가 로우로 출력되어 현재 선택된 매트<0>가 리페어되지 않음을 나타내게 된다.
즉, 퓨즈회로의 동작시 서로 다른 지연시간을 갖고 인에이블되는 i개의 매트 선택신호 MSY<0:7>에 따라 다수개의 퓨즈셋(301～30i) 각각이 다른 타이밍에 인에이블되어 퓨즈회로에 흐르는 과다한 피크 전류를 분산시킬 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명의 칼럼 리던던시 퓨즈회로는 메모리 장치의 각 블럭에 구비된 칼럼 리던던시 퓨즈회로에 입력되는 매트 선택신호를 서로 다른 지연 시간을 갖도록 하여 각각의 퓨즈회로가 다른 타이밍에 인에이블되도록 하고, 퓨즈회로의 동작시 접지전압으로 흐르는 전류를 제한시킴으로써 피크 전류를 줄여 주변회로가 안정적으로 동작할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (9)

  1. 매트 선택신호를 입력받아 각각 서로 다른 지연시간으로 지연시켜 출력하는 다수개의 지연부; 및
    리던던시 칼럼 라인에 대응하며, 상기 다수개의 지연부의 출력 신호를 입력받아 각 대응되는 상기 리던던시 칼럼 라인이 리페어 되는지 여부를 나타내는 리페어 감지 신호를 출력하는 다수개의 퓨즈셋
    을 포함하는 것을 특징으로 하는 칼럼 리던던시 퓨즈회로.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 다수개의 퓨즈셋 각각은
    리던던시 칼럼 어드레스 비트 수 만큼 구비된 다수개의 퓨즈박스로 구성되는 것을 특징으로 하는 칼럼 리던던시 퓨즈회로.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서, 상기 다수개의 퓨즈박스 각각은
    제 1 노드와 접지전압 사이에 위치하고, 결함이 발생한 특정 매트에 따라 코딩되어 있고, 상기 매트 선택신호에 따라 상기 코딩된 매트와 일치하는 경우에만 상기 리페어 감지 신호를 인에이블시키는 퓨즈부
    를 포함하는 것을 특징으로 하는 칼럼 리던던시 퓨즈회로.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서, 상기 다수개의 퓨즈박스 각각은 프리차지 신호를 입력받 아 상기 제 1 노드를 프리차지시키는 프리차지부를 더 포함하는 것을 특징으로 하는 칼럼 리던던시 퓨즈회로.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서, 상기 다수개의 퓨즈박스 각각은 상기 제 1 노드의 출력을 래치하여 상기 리페어 감지 신호를 출력하는 출력부를 더 포함하는 것을 특징으로 하는 칼럼 리던던시 퓨즈회로.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서, 상기 다수개의 퓨즈박스 각각은 상기 퓨즈부로 흐르는 전류를 제어하는 전류 제어부를 더 포함하는 것을 특징으로 하는 칼럼 리던던시 퓨즈회로.
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